JPH08330517A - 集積回路装置および共振回路 - Google Patents
集積回路装置および共振回路Info
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- JPH08330517A JPH08330517A JP13365095A JP13365095A JPH08330517A JP H08330517 A JPH08330517 A JP H08330517A JP 13365095 A JP13365095 A JP 13365095A JP 13365095 A JP13365095 A JP 13365095A JP H08330517 A JPH08330517 A JP H08330517A
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Abstract
(57)【要約】
【目的】 共振回路を用いた集積回路装置の占有面積を
小さくし、配線を短くすることである。 【構成】 上部金属層６１からなるスパイラルインダク
タ１０の中央部の空き領域に下部金属層２１、絶縁層お
よび上部金属層６２からなるＭＩＭキャパシタ２０を配
置する。インダクタ１０の上部金属層６１の内側の端部
をコンタクトホール４１を介してキャパシタ２０の下部
金属層２１に接続し、インダクタ１０の上部金属層６１
の外側の端部をコンタクトホール４２を介して下部金属
層２２に接続する。キャパシタ２０の上部金属層６２を
コンタクトホール４３を介して下部金属層２０に接続す
る。
小さくし、配線を短くすることである。 【構成】 上部金属層６１からなるスパイラルインダク
タ１０の中央部の空き領域に下部金属層２１、絶縁層お
よび上部金属層６２からなるＭＩＭキャパシタ２０を配
置する。インダクタ１０の上部金属層６１の内側の端部
をコンタクトホール４１を介してキャパシタ２０の下部
金属層２１に接続し、インダクタ１０の上部金属層６１
の外側の端部をコンタクトホール４２を介して下部金属
層２２に接続する。キャパシタ２０の上部金属層６２を
コンタクトホール４３を介して下部金属層２０に接続す
る。
Description
【０００１】
【産業上の利用分野】本発明はインダクタおよびキャパ
シタを含む集積回路装置および共振回路に関する。
シタを含む集積回路装置および共振回路に関する。
【０００２】
【従来の技術】近年、移動体通信の急速な発展に伴って
通信のために非常に多くの周波数の電波が必要となって
おり、移動体通信で使用される電波の周波数はマイクロ
波帯へと移行しつつある。そのため、携帯機に用いられ
る増幅器等の信号処理回路はマイクロ波集積回路（ＭＭ
ＩＣ）により構成される。そして、利便性の向上という
観点から携帯機の小型化が指向されている。
通信のために非常に多くの周波数の電波が必要となって
おり、移動体通信で使用される電波の周波数はマイクロ
波帯へと移行しつつある。そのため、携帯機に用いられ
る増幅器等の信号処理回路はマイクロ波集積回路（ＭＭ
ＩＣ）により構成される。そして、利便性の向上という
観点から携帯機の小型化が指向されている。
【０００３】図６はマイクロ波集積回路（ＭＭＩＣ）に
より構成される増幅器の一例を示す回路図である。図６
の増幅器１００は、キャパシタＣｇ，Ｃｄ１，Ｃｄ２，
Ｃｄ３、インダクタＬｇ，Ｌｄ１，Ｌｄ２、電界効果ト
ランジスタ（ＦＥＴ）ＴＲおよび抵抗Ｒｇを含み、ＭＭ
ＩＣのチップ上に形成される。
より構成される増幅器の一例を示す回路図である。図６
の増幅器１００は、キャパシタＣｇ，Ｃｄ１，Ｃｄ２，
Ｃｄ３、インダクタＬｇ，Ｌｄ１，Ｌｄ２、電界効果ト
ランジスタ（ＦＥＴ）ＴＲおよび抵抗Ｒｇを含み、ＭＭ
ＩＣのチップ上に形成される。
【０００４】入力パッドＩＮと電界効果トランジスタＴ
Ｒのゲートとの間にキャパシタＣｇおよびインダクタＬ
ｇが直列に接続され、トランジスタＴＲのゲートとゲー
ト電圧入力パッドＶＧとの間に抵抗Ｒｇが接続される。
トランジスタＴＲのソースは接地パッドＧＮＤに接続さ
れ、トランジスタＴＲのドレインと接地パッドＧＮＤと
の間にキャパシタＣｄ３が接続される。
Ｒのゲートとの間にキャパシタＣｇおよびインダクタＬ
ｇが直列に接続され、トランジスタＴＲのゲートとゲー
ト電圧入力パッドＶＧとの間に抵抗Ｒｇが接続される。
トランジスタＴＲのソースは接地パッドＧＮＤに接続さ
れ、トランジスタＴＲのドレインと接地パッドＧＮＤと
の間にキャパシタＣｄ３が接続される。
【０００５】トランジスタＴＲのドレインと出力パッド
ＯＵＴとの間にインダクタＬｄ１およびキャパシタＣｄ
１が直列に接続される。インダクタＬｄ１およびキャパ
シタＣｄ１間の接続点とドレイン電圧入力パッドＶＤと
の間にインダクタＬｄ２およびキャパシタＣｄ２が並列
に接続される。インダクタＬｄ２およびキャパシタＣｄ
２がドレインバイアス回路として働く並列共振回路を構
成する。
ＯＵＴとの間にインダクタＬｄ１およびキャパシタＣｄ
１が直列に接続される。インダクタＬｄ１およびキャパ
シタＣｄ１間の接続点とドレイン電圧入力パッドＶＤと
の間にインダクタＬｄ２およびキャパシタＣｄ２が並列
に接続される。インダクタＬｄ２およびキャパシタＣｄ
２がドレインバイアス回路として働く並列共振回路を構
成する。
【０００６】ＭＭＩＣのパッケージには、入力信号を受
ける入力ピン１０１、出力信号を導出する出力ピン１０
２、ゲート電圧Ｖｇが与えられるゲート電圧入力ピン１
０３、ドレイン電圧Ｖｄが与えられるドレイン電圧入力
ピン１０４および接地ピンが設けられている。
ける入力ピン１０１、出力信号を導出する出力ピン１０
２、ゲート電圧Ｖｇが与えられるゲート電圧入力ピン１
０３、ドレイン電圧Ｖｄが与えられるドレイン電圧入力
ピン１０４および接地ピンが設けられている。
【０００７】入力パッドＩＮと入力ピン１０１との間、
出力パッドＯＵＴと出力ピン１０２との間、接地パッド
ＧＮＤと接地ピンとの間およびドレイン電圧入力パッド
ＶＤとドレイン電圧入力ピン１０４との間には、パッケ
ージおよびボンディングワイヤのインダクタンス成分Ｌ
１，Ｌ２，Ｌ３，Ｌ４がそれぞれ存在する。また、入力
ピン１０１と接地ピンとの間、出力ピン１０２と接地ピ
ンとの間および入力ピン１０１と出力ピン１０２との間
には、パッケージのキャパシタンス成分Ｃ１，Ｃ２，Ｃ
３がそれぞれ存在する。ゲート電圧入力パッドＶＧと接
地ピンとの間には外付けキャパシタＣ４が接続され、ド
レイン電圧入力ピン１０４と接地ピンとの間には外付け
キャパシタＣ５が接続される。
出力パッドＯＵＴと出力ピン１０２との間、接地パッド
ＧＮＤと接地ピンとの間およびドレイン電圧入力パッド
ＶＤとドレイン電圧入力ピン１０４との間には、パッケ
ージおよびボンディングワイヤのインダクタンス成分Ｌ
１，Ｌ２，Ｌ３，Ｌ４がそれぞれ存在する。また、入力
ピン１０１と接地ピンとの間、出力ピン１０２と接地ピ
ンとの間および入力ピン１０１と出力ピン１０２との間
には、パッケージのキャパシタンス成分Ｃ１，Ｃ２，Ｃ
３がそれぞれ存在する。ゲート電圧入力パッドＶＧと接
地ピンとの間には外付けキャパシタＣ４が接続され、ド
レイン電圧入力ピン１０４と接地ピンとの間には外付け
キャパシタＣ５が接続される。
【０００８】キャパシタＣｇの値は１５ｐＦ、キャパシ
タＣｄ１の値は５ｐＦ、キャパシタＣｄ２の値は１．４
ｐＦ、キャパシタＣｄ３の値は０．６ｐＦである。イン
ダクタＬｇの値は７．１ｎＨ、インダクタＬｄ１，Ｌｄ
２の値はいずれも４．９ｎＨである。抵抗Ｒｇの値は７
ｋΩである。
タＣｄ１の値は５ｐＦ、キャパシタＣｄ２の値は１．４
ｐＦ、キャパシタＣｄ３の値は０．６ｐＦである。イン
ダクタＬｇの値は７．１ｎＨ、インダクタＬｄ１，Ｌｄ
２の値はいずれも４．９ｎＨである。抵抗Ｒｇの値は７
ｋΩである。
【０００９】また、パッケージおよびボンディングワイ
ヤのインダクタンス成分Ｌ１，Ｌ２，Ｌ３，Ｌ４の値は
いずれも０．５３ｎＨである。パッケージのキャパシタ
ンス成分Ｃ１，Ｃ２の値はいずれも０．１５ｐＦ、パッ
ケージのインダクタンス成分Ｃ３の値は０．０４ｐＦで
ある。外付けキャパシタＣ４，Ｃ５の値はいずれも５１
０ｐＦである。
ヤのインダクタンス成分Ｌ１，Ｌ２，Ｌ３，Ｌ４の値は
いずれも０．５３ｎＨである。パッケージのキャパシタ
ンス成分Ｃ１，Ｃ２の値はいずれも０．１５ｐＦ、パッ
ケージのインダクタンス成分Ｃ３の値は０．０４ｐＦで
ある。外付けキャパシタＣ４，Ｃ５の値はいずれも５１
０ｐＦである。
【００１０】図７は図６の増幅器１００を構成する従来
のＭＭＩＣの回路パターンを示す平面図である。図７に
示すように、ＧａＡｓ基板１上に、入力パッドＩＮ、ゲ
ート電圧入力パッドＶＧ、接地パッドＧＮＤ、出力パッ
ドＯＵＴおよびドレイン電圧入力パッドＶＤが形成さ
れ、さらに３個のインダクタＬｇ，Ｌｄ１，Ｌｄ２、４
個のキャパシタＣｇ，Ｃｄ１，Ｃｄ２，Ｃｄ３、１個の
トランジスタＴＲおよび１個の抵抗Ｒｇが形成されてい
る。
のＭＭＩＣの回路パターンを示す平面図である。図７に
示すように、ＧａＡｓ基板１上に、入力パッドＩＮ、ゲ
ート電圧入力パッドＶＧ、接地パッドＧＮＤ、出力パッ
ドＯＵＴおよびドレイン電圧入力パッドＶＤが形成さ
れ、さらに３個のインダクタＬｇ，Ｌｄ１，Ｌｄ２、４
個のキャパシタＣｇ，Ｃｄ１，Ｃｄ２，Ｃｄ３、１個の
トランジスタＴＲおよび１個の抵抗Ｒｇが形成されてい
る。
【００１１】インダクタＬｇ，Ｌｄ１，Ｌｄ２は、上部
金属層からなるスパイラルインダクタにより形成され、
キャパシタＣｇ，Ｃｄ１，Ｃｄ２，Ｃｄ３は、下部金属
層、絶縁層および上部金属層の積層構造からなるＭＩＭ
（金属／絶縁体／金属）キャパシタにより形成される。
スパイラルインダクタの線幅は１０μｍであり、線間隔
は５μｍである。インダクタＬｄ２およびキャパシタＣ
ｄ２が共振回路２００を構成する。
金属層からなるスパイラルインダクタにより形成され、
キャパシタＣｇ，Ｃｄ１，Ｃｄ２，Ｃｄ３は、下部金属
層、絶縁層および上部金属層の積層構造からなるＭＩＭ
（金属／絶縁体／金属）キャパシタにより形成される。
スパイラルインダクタの線幅は１０μｍであり、線間隔
は５μｍである。インダクタＬｄ２およびキャパシタＣ
ｄ２が共振回路２００を構成する。
【００１２】
【発明が解決しようとする課題】図７の従来のＭＭＩＣ
の回路パターンでは、共振回路２００のインダクタＬｄ
２の一方の端部とキャパシタＣｄ２の一方の端部とを接
続するためにおよびキャパシタＣｄ１とインダクタＬｄ
２とを接続するために、約２００μｍの長い配線２０１
が必要となる。そのため、配線２０１をマイクロストリ
ップ線路とみなす必要があり、共振回路２００をインダ
クタンス成分およびキャパシタンス成分のみからなる集
中定数回路と定義して設計を行うことができない。その
結果、増幅器の設計が複雑化する。
の回路パターンでは、共振回路２００のインダクタＬｄ
２の一方の端部とキャパシタＣｄ２の一方の端部とを接
続するためにおよびキャパシタＣｄ１とインダクタＬｄ
２とを接続するために、約２００μｍの長い配線２０１
が必要となる。そのため、配線２０１をマイクロストリ
ップ線路とみなす必要があり、共振回路２００をインダ
クタンス成分およびキャパシタンス成分のみからなる集
中定数回路と定義して設計を行うことができない。その
結果、増幅器の設計が複雑化する。
【００１３】また、インダクタＬｄ２およびキャパシタ
Ｃｄ２がそれぞれ別個の位置に設けられているので、共
振回路２００の寸法は約２５０μｍ×約３５０μｍとな
り、占有面積は８７５０μｍ2と大きくなる。その結
果、増幅器全体の寸法（ＭＭＩＣのチップの寸法）は９
００μｍ×８００μｍとなり、占有面積は７２００００
μｍ2と大きくなる。
Ｃｄ２がそれぞれ別個の位置に設けられているので、共
振回路２００の寸法は約２５０μｍ×約３５０μｍとな
り、占有面積は８７５０μｍ2と大きくなる。その結
果、増幅器全体の寸法（ＭＭＩＣのチップの寸法）は９
００μｍ×８００μｍとなり、占有面積は７２００００
μｍ2と大きくなる。
【００１４】本発明の目的は、インダクタおよびキャパ
シタを含む集積回路装置の占有面積を小さくしかつ配線
を短くすることである。本発明の他の目的は、インダク
タおよびキャパシタからなる共振回路の占有面積を小さ
くしかつ配線を短くすることである。
シタを含む集積回路装置の占有面積を小さくしかつ配線
を短くすることである。本発明の他の目的は、インダク
タおよびキャパシタからなる共振回路の占有面積を小さ
くしかつ配線を短くすることである。
【００１５】
【課題を解決するための手段】本発明に係る集積回路装
置は、基板上にスパイラル状のインダクタが形成される
とともに、インダクタの中央部の空き領域にキャパシタ
が配置されてなる。
置は、基板上にスパイラル状のインダクタが形成される
とともに、インダクタの中央部の空き領域にキャパシタ
が配置されてなる。
【００１６】特に、インダクタが上部金属層により形成
され、キャパシタが下部金属層、絶縁層および上部金属
層の積層構造からなることが好ましい。また、キャパシ
タの下部金属層にインダクタの上部金属層下方でその上
部金属層と交差してインダクタの外側まで延びる延設部
が設けられるとともに、インダクタの上部金属層下方で
その上部金属層と交差して上記空き領域から外側まで延
びる接続用下部金属層が配置され、キャパシタの上部金
属層が接続用下部金属層に接続されることが好ましい。
され、キャパシタが下部金属層、絶縁層および上部金属
層の積層構造からなることが好ましい。また、キャパシ
タの下部金属層にインダクタの上部金属層下方でその上
部金属層と交差してインダクタの外側まで延びる延設部
が設けられるとともに、インダクタの上部金属層下方で
その上部金属層と交差して上記空き領域から外側まで延
びる接続用下部金属層が配置され、キャパシタの上部金
属層が接続用下部金属層に接続されることが好ましい。
【００１７】本発明に係る共振回路は、基板上に上部金
属層からなるスパイラル状のインダクタが形成されると
ともに、インダクタの中央部の空き領域に下部金属層、
絶縁層および上部金属層の積層構造からなるキャパシタ
が配置され、インダクタの上部金属層の内側の端部がキ
ャパシタの下部金属層に接続され、キャパシタの下部金
属層にインダクタの上部金属層下方でその上部金属層と
交差して外側まで延びる延設部が設けられ、インダクタ
の上部金属層下方でその上部金属層と交差して上記空き
領域から外側まで延びる接続用下部金属層が設けられ、
キャパシタの上部金属層が接続用下部金属層に接続され
るとともに、インダクタの上部金属層の外側の端部が接
続用下部金属層に接続されたものである。
属層からなるスパイラル状のインダクタが形成されると
ともに、インダクタの中央部の空き領域に下部金属層、
絶縁層および上部金属層の積層構造からなるキャパシタ
が配置され、インダクタの上部金属層の内側の端部がキ
ャパシタの下部金属層に接続され、キャパシタの下部金
属層にインダクタの上部金属層下方でその上部金属層と
交差して外側まで延びる延設部が設けられ、インダクタ
の上部金属層下方でその上部金属層と交差して上記空き
領域から外側まで延びる接続用下部金属層が設けられ、
キャパシタの上部金属層が接続用下部金属層に接続され
るとともに、インダクタの上部金属層の外側の端部が接
続用下部金属層に接続されたものである。
【００１８】
【作用】本発明に係る集積回路装置においては、インダ
クタの中央部の空き領域にキャパシタが配置されている
ので、占有面積が小さくなり、かつインダクタとキャパ
シタとを接続するための配線が短くなる。
クタの中央部の空き領域にキャパシタが配置されている
ので、占有面積が小さくなり、かつインダクタとキャパ
シタとを接続するための配線が短くなる。
【００１９】特に、インダクタが上部金属層により形成
され、キャパシタが下部金属層、絶縁層および上部金属
層の積層構造からなる場合には、製造工程が複雑化せ
ず、また上部金属層の厚さを厚くすることによりインダ
クタの抵抗成分を低減することが可能となる。
され、キャパシタが下部金属層、絶縁層および上部金属
層の積層構造からなる場合には、製造工程が複雑化せ
ず、また上部金属層の厚さを厚くすることによりインダ
クタの抵抗成分を低減することが可能となる。
【００２０】また、キャパシタの下部金属層にインダク
タの上部金属層と交差してインダクタの外側まで延びる
延設部が設けられ、キャパシタの上部金属層が接続用下
部金属層に接続される場合には、キャパシタをインダク
タおよびその外側の他の素子と容易に接続することがで
き、かつ接続のための配線が短くなる。
タの上部金属層と交差してインダクタの外側まで延びる
延設部が設けられ、キャパシタの上部金属層が接続用下
部金属層に接続される場合には、キャパシタをインダク
タおよびその外側の他の素子と容易に接続することがで
き、かつ接続のための配線が短くなる。
【００２１】本発明に係る共振回路においては、上部金
属層からなるインダクタの中央部の空き領域に下部金属
層、絶縁層および上部金属層の積層構造からなるキャパ
シタが配置されているので、占有面積が小さくなり、か
つインダクタとキャパシタとを接続するための配線が短
くなる。また、インダクタが上部金属層により形成され
ているので、上部金属層の厚さを厚くすることができ、
インダクタの抵抗成分を低減することが可能となる。
属層からなるインダクタの中央部の空き領域に下部金属
層、絶縁層および上部金属層の積層構造からなるキャパ
シタが配置されているので、占有面積が小さくなり、か
つインダクタとキャパシタとを接続するための配線が短
くなる。また、インダクタが上部金属層により形成され
ているので、上部金属層の厚さを厚くすることができ、
インダクタの抵抗成分を低減することが可能となる。
【００２２】さらに、インダクタの上部金属層の内側の
端部がキャパシタの下部金属層に接続され、キャパシタ
の上部金属層が接続用下部金属層を介してインダクタの
上部金属層の外側の端部に接続され、かつキャパシタの
下部金属層にインダクタの上部金属層と交差して外側ま
で延びる延設部が設けられているので、キャパシタをイ
ンダクタおよびその外側の他の素子と容易に接続するこ
とができ、かつ接続のための配線が短くなる。
端部がキャパシタの下部金属層に接続され、キャパシタ
の上部金属層が接続用下部金属層を介してインダクタの
上部金属層の外側の端部に接続され、かつキャパシタの
下部金属層にインダクタの上部金属層と交差して外側ま
で延びる延設部が設けられているので、キャパシタをイ
ンダクタおよびその外側の他の素子と容易に接続するこ
とができ、かつ接続のための配線が短くなる。
【００２３】
【実施例】図１は本発明の一実施例における共振回路の
回路パターンを示す図である。図１の共振回路３００
は、スパイラルインダクタ１０の中央部の空き領域にＭ
ＩＭ（金属／絶縁体／金属）キャパシタ２０を配置して
なる。インダクタ１０は上部金属層６１により形成さ
れ、キャパシタ２０は下部金属層２１、絶縁層（図示せ
ず）および上部金属層６２の積層構造からなる。
回路パターンを示す図である。図１の共振回路３００
は、スパイラルインダクタ１０の中央部の空き領域にＭ
ＩＭ（金属／絶縁体／金属）キャパシタ２０を配置して
なる。インダクタ１０は上部金属層６１により形成さ
れ、キャパシタ２０は下部金属層２１、絶縁層（図示せ
ず）および上部金属層６２の積層構造からなる。
【００２４】下部金属層は膜厚０．５μｍのＡｕにより
形成され、絶縁層は膜厚０．１５μｍのＳｉＮにより形
成され、上部金属層は膜厚４μｍのＡｕにより形成され
る。インダクタ１０の線幅は１０μｍであり、線間隔は
５μｍである。
形成され、絶縁層は膜厚０．１５μｍのＳｉＮにより形
成され、上部金属層は膜厚４μｍのＡｕにより形成され
る。インダクタ１０の線幅は１０μｍであり、線間隔は
５μｍである。
【００２５】インダクタ１０を構成する上部金属層６１
の内側の端部は、コンタクトホール４１を介してキャパ
シタ２０の下部金属層２１から延設される下部金属層２
１ａに接続される。インダクタ１０の上部金属層６１下
方でその上部金属層６１と交差して中央部から外側まで
延びる下部金属層２２が配置されている。下部金属層２
２は、上記ＳｉＮからなる絶縁層により上部金属層６１
から絶縁されている。上部金属層６１の外側の端部は、
コンタクトホール４２を介して下部金属層２２に接続さ
れる。
の内側の端部は、コンタクトホール４１を介してキャパ
シタ２０の下部金属層２１から延設される下部金属層２
１ａに接続される。インダクタ１０の上部金属層６１下
方でその上部金属層６１と交差して中央部から外側まで
延びる下部金属層２２が配置されている。下部金属層２
２は、上記ＳｉＮからなる絶縁層により上部金属層６１
から絶縁されている。上部金属層６１の外側の端部は、
コンタクトホール４２を介して下部金属層２２に接続さ
れる。
【００２６】一方、キャパシタ２０の上部金属層６２
は、コンタクトホール４３を介して下部金属層２２に接
続される。キャパシタ２０の下部金属層２１から延設さ
れる下部金属層２１ｂは、インダクタ１０の上部金属層
６１下方でその上部金属層６１と交差している。下部金
属層２１ｂは、上記ＳｉＮからなる絶縁層により上部金
属層６１から絶縁されている。
は、コンタクトホール４３を介して下部金属層２２に接
続される。キャパシタ２０の下部金属層２１から延設さ
れる下部金属層２１ｂは、インダクタ１０の上部金属層
６１下方でその上部金属層６１と交差している。下部金
属層２１ｂは、上記ＳｉＮからなる絶縁層により上部金
属層６１から絶縁されている。
【００２７】キャパシタ２０の周囲の領域においては、
下部金属層２１上の上記ＳｉＮからなる絶縁層と上部金
属層６２との間に厚い絶縁膜５１が挿入されている。下
部金属層２２と上部金属層６１との交差部分において
は、下部金属層２２上の上記ＳｉＮからなる絶縁層と上
部金属層６１との間に厚い絶縁膜５２が挿入されてい
る。下部金属層２１ｂと上部金属層６１との交差部分に
おいては、下部金属層２１ｂ上の上記ＳｉＮからなる絶
縁層と上部金属層６１との間に厚い絶縁膜５２が挿入さ
れている。これらの厚い絶縁膜は膜厚２μｍのポリイミ
ド膜により形成される。
下部金属層２１上の上記ＳｉＮからなる絶縁層と上部金
属層６２との間に厚い絶縁膜５１が挿入されている。下
部金属層２２と上部金属層６１との交差部分において
は、下部金属層２２上の上記ＳｉＮからなる絶縁層と上
部金属層６１との間に厚い絶縁膜５２が挿入されてい
る。下部金属層２１ｂと上部金属層６１との交差部分に
おいては、下部金属層２１ｂ上の上記ＳｉＮからなる絶
縁層と上部金属層６１との間に厚い絶縁膜５２が挿入さ
れている。これらの厚い絶縁膜は膜厚２μｍのポリイミ
ド膜により形成される。
【００２８】本実施例では、高周波動作時の損失を低減
するために、スパイラルの径を大きくしてインダクタの
ターン数を減らすことが行われている。そのため、イン
ダクタの中央部に空き領域が生じる。本実施例の共振回
路３００においては、インダクタ１０の中央部の空き領
域にキャパシタ２０が配置されているので、共振回路３
０の占有面積はインダクタ１０の占有面積とほぼ等しく
なり、従来の共振回路２００に比べてかなり小さくな
る。
するために、スパイラルの径を大きくしてインダクタの
ターン数を減らすことが行われている。そのため、イン
ダクタの中央部に空き領域が生じる。本実施例の共振回
路３００においては、インダクタ１０の中央部の空き領
域にキャパシタ２０が配置されているので、共振回路３
０の占有面積はインダクタ１０の占有面積とほぼ等しく
なり、従来の共振回路２００に比べてかなり小さくな
る。
【００２９】また、インダクタ１０の一方の端部とキャ
パシタ２０の下部金属層２１とを接続する配線（下部金
属層２１ａ）の長さが短くなり、同時に、インダクタ１
０の他方の端部とキャパシタ２０の上部金属層６２とを
接続する配線（下部金属層２２）の長さが短くなる。し
たがって、共振回路３００をインダクタンス成分および
キャパシタンス成分のみからなる集中定数回路として定
義することができ、設計が容易になる。
パシタ２０の下部金属層２１とを接続する配線（下部金
属層２１ａ）の長さが短くなり、同時に、インダクタ１
０の他方の端部とキャパシタ２０の上部金属層６２とを
接続する配線（下部金属層２２）の長さが短くなる。し
たがって、共振回路３００をインダクタンス成分および
キャパシタンス成分のみからなる集中定数回路として定
義することができ、設計が容易になる。
【００３０】なお、下部金属層の厚さを厚くすると上部
金属層に段差が生じるので下部金属層の厚さはあまり厚
くすることができない。本実施例の共振回路３００では
インダクタ１０が全て上部金属層６１により形成されて
いるので、上部金属層６１の厚さを厚くして抵抗成分を
小さくすることができる。
金属層に段差が生じるので下部金属層の厚さはあまり厚
くすることができない。本実施例の共振回路３００では
インダクタ１０が全て上部金属層６１により形成されて
いるので、上部金属層６１の厚さを厚くして抵抗成分を
小さくすることができる。
【００３１】図２〜図５は図１の共振回路を用いたＭＭ
ＩＣにより図６の増幅器を作製する方法を示す工程図で
ある。まず、図２に示すように、ＧａＡｓ基板１上に、
膜厚０．５μｍのＡｕからなる下部金属層２を形成す
る。その後、図３に示すように、ＧａＡｓ基板１上の全
面に膜厚０．１５μｍのＳｉＮ膜３を形成し、下部金属
層２上のＳｉＮ膜３の所定箇所にコンタクトホール４を
形成する。
ＩＣにより図６の増幅器を作製する方法を示す工程図で
ある。まず、図２に示すように、ＧａＡｓ基板１上に、
膜厚０．５μｍのＡｕからなる下部金属層２を形成す
る。その後、図３に示すように、ＧａＡｓ基板１上の全
面に膜厚０．１５μｍのＳｉＮ膜３を形成し、下部金属
層２上のＳｉＮ膜３の所定箇所にコンタクトホール４を
形成する。
【００３２】さらに、図４に示すように、ＳｉＮ膜３上
の所定箇所に膜厚２μｍのポリイミド膜５を形成する。
その後、図５に示すように、ＳｉＮ膜３上の所定箇所に
膜厚４μｍのＡｕからなる上部金属層６を形成する。
の所定箇所に膜厚２μｍのポリイミド膜５を形成する。
その後、図５に示すように、ＳｉＮ膜３上の所定箇所に
膜厚４μｍのＡｕからなる上部金属層６を形成する。
【００３３】このようにして、ＧａＡｓ基板１の上に、
入力パッドＩＮ、ゲート電圧入力パッドＶＧ、接地パッ
ドＧＮＤ、出力パッドＯＵＴおよびドレイン電圧入力パ
ッドＶＤが形成され、さらに３個のインダクタＬｇ，Ｌ
ｄ１，Ｌｄ２、４個のキャパシタＣｇ，Ｃｄ１，Ｃｄ
２，Ｃｄ３、１個の抵抗Ｒｇおよび１個のトランジスタ
ＴＲが形成される。特に、インダクタＬｄ２およびキャ
パシタＣｄ２により図１の共振回路３００が形成され
る。
入力パッドＩＮ、ゲート電圧入力パッドＶＧ、接地パッ
ドＧＮＤ、出力パッドＯＵＴおよびドレイン電圧入力パ
ッドＶＤが形成され、さらに３個のインダクタＬｇ，Ｌ
ｄ１，Ｌｄ２、４個のキャパシタＣｇ，Ｃｄ１，Ｃｄ
２，Ｃｄ３、１個の抵抗Ｒｇおよび１個のトランジスタ
ＴＲが形成される。特に、インダクタＬｄ２およびキャ
パシタＣｄ２により図１の共振回路３００が形成され
る。
【００３４】表１に図５の本実施例における共振回路３
００および増幅器の寸法および占有面積を図７の従来例
における共振回路２００および増幅器と比較して示す。
００および増幅器の寸法および占有面積を図７の従来例
における共振回路２００および増幅器と比較して示す。
【００３５】
【表１】
【００３６】表１に示すように、、本実施例では、キャ
パシタＣｄ２をインダクタＬｄ２の中央部の空き領域に
配置することにより、共振回路３００の縦の寸法が従来
例の共振回路２００に比べて約１００μｍ短くなってい
る。それにより、共振回路３００の占有面積は６２５０
μｍ2となり、従来例の共振回路２００の占有面積８７
５０μｍ2に比べて約３０％小さくなっている。
パシタＣｄ２をインダクタＬｄ２の中央部の空き領域に
配置することにより、共振回路３００の縦の寸法が従来
例の共振回路２００に比べて約１００μｍ短くなってい
る。それにより、共振回路３００の占有面積は６２５０
μｍ2となり、従来例の共振回路２００の占有面積８７
５０μｍ2に比べて約３０％小さくなっている。
【００３７】また、本実施例では、共振回路３００のイ
ンダクタＬｄ２およびキャパシタＣｄ２の端部どうしの
接続およびキャパシタＣｄ１と共振回路３００との接続
のために長い配線が不要となるので、共振回路３００と
他の素子との間の距離を近づけることができる。そのた
め、本実施例の増幅器の縦の寸法は従来例に比べて１５
０μｍ短くなり、横の寸法は５０μｍ短くなっている。
それにより、増幅器全体の占有面積は５６２５００μｍ
2となり、従来例の占有面積７２００００μｍ2に比べて
約２２％小さくなっている。
ンダクタＬｄ２およびキャパシタＣｄ２の端部どうしの
接続およびキャパシタＣｄ１と共振回路３００との接続
のために長い配線が不要となるので、共振回路３００と
他の素子との間の距離を近づけることができる。そのた
め、本実施例の増幅器の縦の寸法は従来例に比べて１５
０μｍ短くなり、横の寸法は５０μｍ短くなっている。
それにより、増幅器全体の占有面積は５６２５００μｍ
2となり、従来例の占有面積７２００００μｍ2に比べて
約２２％小さくなっている。
【００３８】図５の例のように、共振回路３００を増幅
器のドレインバイアス回路として用いる場合には、ドレ
イン電圧の低下を抑えるために、直流電流が流れるスパ
イラルインダクタの抵抗成分を小さくしなければならな
い。
器のドレインバイアス回路として用いる場合には、ドレ
イン電圧の低下を抑えるために、直流電流が流れるスパ
イラルインダクタの抵抗成分を小さくしなければならな
い。
【００３９】本実施例の共振回路３００では、従来例と
同様にインダクタＬｄ２が膜厚の厚い上部金属層６によ
り形成されているので、スパイラルインダクタの抵抗成
分が増大しない。したがって、抵抗成分を小さく保ちつ
つ共振回路３００およびそれを用いた増幅器の占有面積
を低減することができる。
同様にインダクタＬｄ２が膜厚の厚い上部金属層６によ
り形成されているので、スパイラルインダクタの抵抗成
分が増大しない。したがって、抵抗成分を小さく保ちつ
つ共振回路３００およびそれを用いた増幅器の占有面積
を低減することができる。
【００４０】なお、上記実施例では、本発明を並列共振
回路に適用した場合を説明したが、本発明はインダクタ
およびキャパシタを含むその他の回路にも適用すること
ができる。
回路に適用した場合を説明したが、本発明はインダクタ
およびキャパシタを含むその他の回路にも適用すること
ができる。
【００４１】また、上記実施例では、本発明の共振回路
を増幅器に用いた場合を説明したが、本発明の共振回路
は増幅器に限らず、他の種々の回路に用いることができ
る。
を増幅器に用いた場合を説明したが、本発明の共振回路
は増幅器に限らず、他の種々の回路に用いることができ
る。
【００４２】
【発明の効果】以上のように本発明によれば、インダク
タの中央部の空き領域にキャパシタを配置することによ
り、占有面積が小さくなり、かつインダクタとキャパシ
タとを接続する配線が短くなる。したがって、集積回路
装置が小型化される。
タの中央部の空き領域にキャパシタを配置することによ
り、占有面積が小さくなり、かつインダクタとキャパシ
タとを接続する配線が短くなる。したがって、集積回路
装置が小型化される。
【００４３】特に、インダクタが上部金属層により形成
され、キャパシタが下部金属層、絶縁層および上部金属
層の積層構造からなる場合には、製造工程を複雑化する
ことなくインダクタの抵抗を低減することが可能とな
る。
され、キャパシタが下部金属層、絶縁層および上部金属
層の積層構造からなる場合には、製造工程を複雑化する
ことなくインダクタの抵抗を低減することが可能とな
る。
【００４４】また、キャパシタの下部金属層にインダク
タの上部金属層と交差してインダクタの外側まで延びる
延設部が設けられ、キャパシタの上部金属層が接続用下
部金属層に接続された場合には、キャパシタをインダク
タおよびその外側の他の素子と容易に接続することがで
き、かつ接続のための配線が短くなる。
タの上部金属層と交差してインダクタの外側まで延びる
延設部が設けられ、キャパシタの上部金属層が接続用下
部金属層に接続された場合には、キャパシタをインダク
タおよびその外側の他の素子と容易に接続することがで
き、かつ接続のための配線が短くなる。
【００４５】さらに本発明によれば、インダクタの抵抗
成分を小さく保ちつつ、占有面積が小さく、かつインダ
クタとキャパシタとの接続および他の素子との接続のた
めの配線が短い共振回路が得られる。その結果、共振回
路を用いた集積回路装置の小型化が可能となる。
成分を小さく保ちつつ、占有面積が小さく、かつインダ
クタとキャパシタとの接続および他の素子との接続のた
めの配線が短い共振回路が得られる。その結果、共振回
路を用いた集積回路装置の小型化が可能となる。
【図１】本発明の一実施例における共振回路の回路パタ
ーンを示す平面図である。
ーンを示す平面図である。
【図２】図１の共振回路を用いた増幅器をＭＭＩＣによ
り作製する方法を示す第１の工程図である。
り作製する方法を示す第１の工程図である。
【図３】図１の共振回路を用いた増幅器をＭＭＩＣによ
り作製する方法を示す第２の工程図である。
り作製する方法を示す第２の工程図である。
【図４】図１の共振回路を用いた増幅器をＭＭＩＣによ
り作製する方法を示す第３の工程図である。
り作製する方法を示す第３の工程図である。
【図５】図１の共振回路を用いた増幅器をＭＭＩＣによ
り作製する方法を示す第４の工程図である。
り作製する方法を示す第４の工程図である。
【図６】ＭＭＩＣにより構成される増幅器の回路図であ
る。
る。
【図７】従来の共振回路を用いた増幅器の回路パターン
を示す平面図である。
を示す平面図である。
１ ＧａＡｓ基板 ２ 下部金属層 ３ ＳｉＮ膜 ４ コンタクトホール ５ ポリイミド膜 ６ 上部金属層 １０ スパイラルインダクタ ２０ ＭＩＭキャパシタ ２１，２１ａ，２１ｂ，２２ 下部金属層 ５１，５２，５３ 絶縁膜 ６１，６２ 上部金属層 １００ 増幅器 ３００ 共振回路
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｈ 5/02 Ｈ０１Ｌ 27/04 Ｃ (72)発明者 宇田 尚典 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 平井 利和 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 原田 八十雄 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内
Claims (4)
- 【請求項１】 基板上にスパイラル状のインダクタが形
成されるとともに、前記インダクタの中央部の空き領域
にキャパシタが配置されてなることを特徴とする集積回
路装置。 - 【請求項２】 前記インダクタは上部金属層により形成
され、前記キャパシタは下部金属層、絶縁層および上部
金属層の積層構造からなることを特徴とする請求項１記
載の集積回路装置。 - 【請求項３】 前記キャパシタの前記下部金属層に前記
インダクタの前記上部金属層下方でその上部金属層と交
差して前記インダクタの外側まで延びる延設部が設けら
れるとともに、前記インダクタの前記上部金属層下方で
その上部金属層と交差して前記空き領域から外側まで延
びる接続用下部金属層が配置され、前記キャパシタの前
記上部金属層が前記接続用下部金属層に接続されたこと
を特徴とする請求項１記載の集積回路装置。 - 【請求項４】 基板上に上部金属層からなるスパイラル
状のインダクタが形成されるとともに、前記インダクタ
の中央部の空き領域に下部金属層、絶縁層および上部金
属層の積層構造からなるキャパシタが配置され、前記イ
ンダクタの前記上部金属層の内側の端部が前記キャパシ
タの前記下部金属層に接続され、前記キャパシタの前記
下部金属層に前記インダクタの前記上部金属層下方でそ
の上部金属層と交差して外側まで延びる延設部が設けら
れ、前記インダクタの前記上部金属層下方でその上部金
属層と交差して前記空き領域から外側まで延びる接続用
下部金属層が設けられ、前記キャパシタの前記上部金属
層が前記接続用下部金属層に接続されるとともに、前記
インダクタの前記上部金属層の外側の端部が前記接続用
下部金属層に接続されたことを特徴とする共振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13365095A JPH08330517A (ja) | 1995-05-31 | 1995-05-31 | 集積回路装置および共振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13365095A JPH08330517A (ja) | 1995-05-31 | 1995-05-31 | 集積回路装置および共振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08330517A true JPH08330517A (ja) | 1996-12-13 |
Family
ID=15109756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13365095A Pending JPH08330517A (ja) | 1995-05-31 | 1995-05-31 | 集積回路装置および共振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08330517A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1995
- 1995-05-31 JP JP13365095A patent/JPH08330517A/ja active Pending
Cited By (21)
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