JP2007526642A - Ｖｃｏ結合を低減する方法およびインダクタのレイアウト - Google Patents

Abstract

ＶＣＯ共振器間の相互ＥＭ結合を低減し、これを単一の半導体チップで実現するための方法およびシステムを開示する。この方法およびシステムは、水平軸および／または垂直軸について実質的に対称なインダクタを用いること、発生した磁界成分がこの対称によって相互に打ち消し合う傾向を有するように、これらのインダクタに電流を供給することを含むものである。また、このような二つのインダクタを、相互に近い位置に配置し、第１のインダクタから発生した磁界による第２のインダクタの誘導電流が大幅に減少するように配向する。これらのインダクタは、８の字形状や、四つ葉のクローバの形状であり、一回巻きや、複数回巻きであり、相互に対して回転され、および／または相互に対して垂直方向に中心をずらしたものである。本要約は、本発明の範囲または趣旨を解釈するためまたは限定するために用いられることはないという理解をもって提出するものである。

Description

関連出願の相互参照
本願は、２００４年３月３日に出願された「Ｉｎｄｕｃｔｏｒ Ｄｅｓｉｇｎ ｆｏｒ Ｒｅｄｕｃｅｄ ＶＣＯ Ｃｏｕｐｌｉｎｇ」という名称で、整理番号第５３８０７−００１１３ＵＳＰＬ号が付与された、米国仮特許出願第６０／５４９６１１号明細書のすべての開示の優先権を主張するものであり、そのすべての開示を参照によりここに含む。

発明の分野
本発明は、無線周波数（ＲＦ）トランシーバに用いられる種類の電圧制御発振器（ＶＣＯ）、特に、ＶＣＯ内のインダクタ改良設計に関する。

発明の背景
無線通信技術における近年の進歩により、ＲＦトランシーバ全体を単一の半導体ダイ（die）または半導体チップで実現できるようになった。しかし、単一のチップに完全なＲＦトランシーバを一体化するには、多くの難問がある。例えば、広帯域符号分割多元アクセス（ＷＣＤＭＡ）のトランシーバでは、単一チップの解決には、チップにおいて二つのＲＦ ＶＣＯが同時に動作することが求められる。このように配置すると、種々の相互結合メカニズム（mutual coupling mechanisms）によって二つのＶＣＯの間に望ましくない相互作用が発生することがあり、これによって、受信機のスプリアスレスポンス（spurious receiver responses）や、伝送スペクトルに不要な周波数が生じることがある。主な相互結合メカニズムは通常、共振器間の、つまり、ＶＣＯの大型インダクタ構造物間の基本的な電磁（ＥＭ）結合である。

インダクタによるＶＣＯ間の相互ＥＭ結合を低減する技術は多く存在する。そのひとつは、インダクタ間の絶縁を最大限にするようにインダクタを綿密に設計して、ＥＭ結合を低減する技術である。他には、二つのＶＣＯを所望の周波数の異なる偶数次高調波で動作させることによって、周波数を分離する技術がある。また、再生ＶＣＯの概念を用いて周波数を分離する技術もある。周波数分離方法は、干渉を低減するために共振器の濾波特性を利用するものである。しかし、これらの解決法は、電流消費量を増加させ得る回路（分周器、ミクサなど）を追加する必要があり、相互ＥＭ結合を低減する他の代替策ほどには魅力あるものではない。

発明の概要
ＶＣＯ共振器間の相互ＥＭ結合を低減したインダクタ設計および単一の半導体チップでこれを実行する方法。方法およびシステムは、水平軸および／または垂直軸に対して実質的に対称なインダクタを使用すること、発生した磁界成分がその対称によって相互に打ち消し合う傾向を有するようにインダクタに電流を供給することに及ぶ。また、このような二つのインダクタを相互に近い位置に置き、第１のインダクタから発生した磁界による第２のインダクタの誘導電流が大幅に減少するように配向する。これらのインダクタは、８の字形状や、四つ葉のクローバの形状を有し、一回巻きや、複数回巻きであり、相互に対して回転し、および／または相互に垂直方向に中心をずらしたものである。

概して、一態様として、遠距離電磁界（reduced far field）を低減したインダクタは、第１の所定の軸に対して実質的に対称な形状を有する第１のループと、該第１のループのサイズおよび形状と実質的に同一のサイズおよび形状を有する第２のループとを備えている。第２のループは、該第２のループから発生した磁界が第１のループから発生した磁界を打ち消す傾向を有するように配置されている。

概して、別の態様として、半導体ダイの二つのインダクタの相互電磁結合を低減する方法は、半導体ダイに、第１の所定の軸に対して実質的に対称な形状を有する第１のインダクタを形成する工程を含み、この形状によって、第１のインダクタの遠距離電磁界が少なくともいくつかの方向について低減する。さらに、この半導体ダイに、第１のインダクタから所定の距離を置いて第２のインダクタを形成する工程を含み、第１のインダクタの遠距離電磁界が低減した結果、第１のインダクタと第２のインダクタとの相互電磁結合が低減する。

概して、また別の態様として、相互電磁結合を低減したインダクタのレイアウトは、第１の所定の軸に対して実質的に対称な形状を有する第１のインダクタを備え、この形状によって、第１のインダクタから一定の距離離れた位置にある電磁界が少なくともいくつかの方向について低減する。さらに、第１のインダクタから所定の距離を置いて位置決めされた第２のインダクタを含み、第１のインダクタの電磁界が低減した結果、第１のインダクタと第２のインダクタとの相互電磁結合が低減する。

本明細書で使用する用語「備える／備えている」は、記載した特徴、完全体（integers）、工程、成分が存在することを示すために用いたものであるが、他の特徴、完全体、工程、成分、これらの群が一つ以上存在することまたは追加されることを除外するものではないことを強調しておく。

本発明の上記の利点およびこの他の利点は、以下の詳細な説明および図面の参照によって明らかになるものである。

発明の例示的な実施形態の説明
上に言及したように、本発明の多様な実施形態により、相互ＥＭ結合を低減したインダクタの設計およびこれを実行する方法を提供する。このインダクタの設計およびその方法は、実質的に対称なインダクタ形状を用いることにより、インダクタから一定の距離離れた位置にある電磁界（つまり、遠距離電磁界）を少なくともいくつかの方向について低減するのに役立つものである。ここで使用している用語「対称」は、少なくとも一本の軸に対して対称であることを指している。このように低減した遠距離電磁界は、二つのインダクタの相互結合を低減するのに使用できる。このインダクタの設計およびその方法はまた、インダクタと他のチップ上の構造物または外部構造物（例えば、外部電力増幅器）との間の結合を低減するのに使用することもできる。これは、第２のチップ上のＶＣＯ以外の構造物からの干渉信号に対するＶＣＯの感度を低下させるのに役立つ。

第１のインダクタに実質的に対称な形状（つまり、数字の８または四つ葉のクローバの形状）を選択すると、遠方の電磁界が低減する。これは今度は、第２のインダクタとの相互ＥＭ結合をその形状に関係なく低減することになる。第２のインダクタが同様の形状または実質的に同一の形状を有している場合、第２のインダクタが第１のインダクタから磁界を受け取る傾向についてもまた同一のメカニズムを介して低減する。したがって、二つのインダクタ間の総体的な絶縁がさらに改善する。しかし、この二つのインダクタは、実質的に対称的な形状を有していれば、同一のサイズまたは同一の形状を有する必要はないことに触れておく。同一のインダクタのレイアウトを図示したが、これは説明のためだけのものである。

また、本発明の種々の実施形態を、主にＶＣＯに関係する絶縁の問題についてここに説明するが、同調ＬＣ負荷または誘導性の減衰を用いるＲＦ増幅器およびミクサについても、相互に結合するかまたはＶＣＯと結合することがあり、干渉の問題を起こすことがある。したがって、当業者は、本インダクタの設計およびその方法が、二つの機能ブロックがそれぞれ一つ以上のインダクタを含む限り、いずれの種類であってもそれらの結合を低減するのに用いることができることを評価すると思われる。

二つのインダクタのＥＭ結合を低減するためには、典型的にはインダクタコイルによって発生する遠距離電磁界を低減する必要がある。これは残念ながら、平面に一体化されたインダクタには多くの位相幾何学的な拘束があるため、簡単な仕事ではない。例えば、典型的なインダクタの設計には、金属層を二つ以上積層したものを使用する。通常、上層は他の層よりも大幅に厚い（つまり、抵抗が低い）。このため、Ｑ値を最大値にするためには主にこの層を使用するのが望ましい。電線が交差する箇所では通常、薄い方の金属層を使用し、高いＱ値と最小限に抑えた結合とを組み合わせるために、この電線を綿密に設計する必要がある。さらに、電線の単位長あたりのインダクタンスを最大値にするために、相互に隣接した並列電線部間の負の電磁結合を回避する必要がある。しかし、インダクタコイルの様々な部分から発生する電磁界成分を制御するとともに、一次元以上でインダクタの対称を利用することにより、遠距離電磁界は打ち消し効果によっていくつかの方向について低減できる。

既存のＶＣＯインダクタの設計は、シリコン面積、電線幅などの制限を受けながら、Ｑ値を最大値にするために最適化したものである。図１は、ＲＦ ＶＣＯに一般に用いられる既存のインダクタ１００の一例を示したものである。インダクタ１００は、二つの端子１０４を有するインダクタコイル１０２を用いた１．２５ｎＨの差動インダクタである。図からわかるように、端子１０４ａおよび端子１０４ｂの位置は、存在し得る任意のバラクタおよびＭＯＳスイッチ（図示せず）を含む、ＶＣＯの残りの素子との接続のために最適化されているが、近辺の他の金属線から最低限の一定距離をとることのほかは、相互ＥＭ結合についてほとんど注意を払われていなかった。

図２はインダクタ２００の一例を示したものである。インダクタ２００は、インダクタコイル２０２、端子２０４ａ、端子２０４ｂを有しており、水平軸Ｘに対して実質的に対称になるように設計されている。本例では、インダクタコイル２０２は、上部ループ２０６ａおよび下部ループ２０６ｂを有する一回巻きの８の字形状をした構成となっている。数字８の字形状により、上部ループ２０６ａの電流は、下部ループ２０６ｂの電流（例えば時計回り）とは反対の方向に（例えば反時計回り、矢印を参照のこと）流れる。その結果、実質的に対称な二つのループ２０６ａおよびループ２０６ｂから一定の距離離れた位置で発生する電磁界成分もまたそれぞれ反対の方向となり、相互に打ち消し合う傾向を有することになる。電磁界成分の方向は、ループ２０６ａおよびループ２０６ｂの各中央に従来の記号で示してある。その結果、インダクタ２００は、インダクタコイル２０２から一定の距離離れた位置にある遠距離電磁界を大幅に低減することを見出した。したがって、二つのループ２０６ａとループ２０６ｂとを実質的に対称にすることにより、水平対称軸Ｘの各側の遠距離電磁界を大幅に打ち消すことが可能となる。なお、二つのループ２０６ａとループ２０６ｂとを完全に対称にすると、端子２０４ａおよび２０４ｂを存在させることが難しいことに言及しておく。

また、端子２０４ａおよび端子２０４ｂの位置決めにより、遠距離電磁界を最小限に抑えられる。例えば、二つの端子２０４ａおよび端子２０４ｂを可能な限り近くに位置決めすると、インダクタ２００の二つの部分からの電磁界への寄与が同一になる。また、バラクタとスイッチとを接続することにより作られるインダクタ２００の外側の追加のループを最小限にすることが望ましい。この追加のループは、インダクタ自体の対称性を幾分か弱め、打ち消し効果を低下させる可能性がある。理論上は、インダクタの幾何学な位置関係を変更して（例えば、上部ループの方をわずかに大きくする）この作用を補償することは可能なはずである。中心の垂直軸に対してインダクタ２００を対称にすることついても、コモンモード信号成分の生成を最小限に抑えるために重要である。

他に考慮すべき点には、周囲の金属線の幅および間隔のほか、インダクタコイル２０２の幅および高さなどの基本的なレイアウトパラメータがある。しかし、これらのパラメータは主に、インダクタンス、Ｑ値、チップ面積、プロセスレイアウトのルールの要件によって定まるものであり、インダクタコイルの対称が維持される限り、相互結合特性に与える影響はほんのわずかである。図３は、従来技術のＯの形状をした二つのインダクタ３００およびインダクタ３０２について、インダクタの配置を説明するものである。二つのインダクタ３００およびインダクタ３０２は横に並べて配置され、Ｏの形状をしたインダクタコイル３０４およびインダクタコイル３０６を有している。本実施形態でのインダクタコイル３０４およびインダクタコイル３０６は、図２の８の字形状をしたインダクタコイルと実質的に同サイズであり（例えば、３５０×３５０μｍ）、それぞれの垂直軸Ｙに対して対称である。二つのインダクタコイル３０４およびインダクタコイル３０６の端子はそれぞれ、３０８ａおよび３０８ｂ、３１０ａおよび３１０ｂとして示した。Ｏの形状をしたインダクタ３００およびインダクタ３０２では、それぞれのＥＭはほとんど低減しないかまたは全く低減しないため、その全体としての配置が相互ＥＭ結合を低減させることはほとんどないかまたは全くない。

一方、図２のように８の字形状をした二つのインダクタを含めたインダクタの配置は、相互ＥＭ結合をさらに低減する。これを図４に示す。図４では、二つのインダクタ４００およびインダクタ４０２が、Ｏの形状をしたインダクタコイルの代わりに８の字形状をしたインダクタコイル４０４およびインダクタコイル４０６を有することを除いて、図３と同様のインダクタの配置が示される。インダクタコイル４０４およびインダクタコイル４０６の端子はそれぞれ、４０８ａおよび４０８ｂ、４１０ａおよび４１０ｂとして示した。インダクタ４００およびインダクタ４０２ではそれぞれ、図２について上に説明したように、８の字形状をしたインダクタコイル４０４およびインダクタコイル４０６によって遠距離電磁界が低減している。さらに、二つのインダクタ４００とインダクタ４０２との相互結合についても低減している。これは、第１のインダクタから発生した電磁界を低減する同一のメカニズムによって、第２のインダクタの「電磁界を受ける感度」も低減するためである。したがって、二つのインダクタの相互の複合効果によって、所望の結合の低減がもたらされる。

二つのインダクタ４００およびインダクタ４０２が同一のサイズである必要はないことを指摘しておく。相互ＥＭ結合の低減に必要なことは、これらのインダクタが同様のＥＭ低減形状を有することのみである。また、Ｏの形状をしたインダクタと８の字形状をしたインダクタとを組み合わせてもなお、相互結合が低減する。しかし、このような配置は、ただ一方のインダクタのＥＭ打ち消し効果を用いるのみであるため（Ｏの形状をしたインダクタはＥＭをほとんど打ち消さないか、または全く打ち消さない）、二つのインダクタ間の全体の絶縁は小さい。いくつかの実施形態では、図５に示すように、インダクタコイルのうちの一つを回転することにより、さらに大きな絶縁が可能であることを見出した。ここに、ほぼ同一の８の字形状をしたインダクタコイル５０４およびインダクタコイル５０６を有する二つのインダクタ５００およびインダクタ５０２を再度、横に並べて配置した。これらの端子についてもまた、それぞれを、５０８ａおよび５０８ｂ、５１０ａおよび５１０ｂとして示した。しかし、これらのインダクタコイルのうちの一つ、左側のインダクタコイル５０４については、相互ＥＭ結合がさらに低減するように９０度回転させた。

上記の設計のほか、二次元以上で対称であるさらに複雑なインダクタの設計、例えば、四つ葉のクローバの形状を用いてもよい。さらに高いインダクタンス値を得るには、チップ面積を占めすぎないように典型的には二回以上巻く必要があるため、これらの複雑なインダクタの設計は有用である。また、このような複雑なインダクタの設計は、次善の配置および配向（sub-optimal placement and orientation）に対しての感度が低いことが多い。

相互ＥＭ結合を低減する上記のインダクタ設計の有効性を確定するために、アジレント・テクノロジーの「モメンタム・２Ｄ・ＥＭ・シミュレータ^ＴＭ（Ｍｏｍｅｎｔｕｍ ２Ｄ ＥＭ Ｓｉｍｕｌａｔｏｒ^ＴＭ）」を用いてシミュレーションを実施し、コンピューテーショナル・プロトタイピング・グループ（Ｃｏｍｐｕｔａｔｉｏｎａｌ Ｐｒｏｔｏｔｙｐｉｎｇ Ｇｒｏｕｐ）のファストヘンリー^ＴＭ（ＦａｓｔＨｅｎｒｙ^ＴＭ）においてシミュレーションを数回繰り返し、結果を実証した。これらのシミュレーションには、金属層および誘電層を典型的な半導体基板に描いた（describe）簡素な半導体基板モデルを用いた。相互に結合した二つのインダクタの四つの端子は、線状の４ポートネットワーク（図４を参照のこと）のポートとした。このようなネットワークのインダクタ間の相互作用は、Ｓパラメータ行列を用いて表すことが多い。当業者は、Ｓパラメータ理論が、信号がどのように反射しネットワーク内に伝送されるかということを説明するのに用いられる一般的な技術であることを理解している。下記のＳパラメータ行列は、周辺の素子に接続した際のネットワークの動作を実質的に完全に説明したものである。

しかし、ここに記載したようにネットワークが四つのシングルエンドポートを有している場合、Ｓパラメータから二つのインダクタ間の相互結合を直接抽出するのが困難であることが多い。この種類の分析については、シングルエンドのＳパラメータ行列を混合モードのＳパラメータ行列Ｓ^ｍｍに変換することによって、二つのインダクタを差動２ポートネットワークとして扱うと、使いやすくなることがある。
Ｓ^ｍｍ＝Ｍ・Ｓ・Ｍ^Ｔ （２）
ここで、Ｍは、四つのシングルエンドポートの電圧および電流から、二つの差動ポートの差動電圧、コモンモード電圧、差動電流、コモンモード電流に変換したものであり、

が与えられ、Ｍ^Ｔは、元の行列Ｍを転置したものである（つまり、行と列とを入れ換えたものである）。この変換に関するこれ以外の情報については、読者が、１９９５年７月に発行されたデイビッド・Ｅ・ボッケルマンら（Ｄａｖｉｄ Ｅ Ｂｏｃｋｅｌｍａｎら）のＩＥＥＥ Ｔｒａｎｓ． ｏｎ Ｍｉｃｒｏｗａｖｅ Ｔｈｅｏｒｙ ａｎｄ ＴｅｃｈｎｉｑｕｅｓのＣｏｍｂｉｎｅｄ Ｄｉｆｆｅｒｅｎｔｉａｌ ａｎｄ Ｃｏｍｍｏｎ−Ｍｏｄｅ Ｓｃａｔｔｅｒｉｎｇ Ｐａｒａｍｅｔｅｒｓ：Ｔｈｅｏｒｙ ａｎｄ Ｓｉｍｕｌａｔｉｏｎ、第ＭＴＴ−４３巻１５３０〜１５３９頁を照会のこと。変換の結果、

となる。

式からわかるように、上部左側の２×２の部分行列は、完全な差動２ポートのＳパラメータを含んでいるが、この他の部分行列は、コモンモードの性質を含んでいる。そして、電圧変換利得Ｇ_Ｖｄｄを、標準の２ポートのＳパラメータの式、例えば、

を用いて算出した。

そして、この４ポートのＳパラメータシミュレーションの結果から抽出した理論上の利得パラメータＧ_Ｖｄｄを、様々に組み合わせたインダクタのレイアウト間の相互結合を比較するのに用いた。

上記の混合モードのＳパラメータを用いて、第１のインダクタのポートから第２のインダクタのポートまでの差動電圧利得Ｇ_Ｖｄｄを３．７ＧＨｚで算出した。そして、結合した二つのインダクタを有するテスト回路で、相当する結合係数をＳパラメータシミュレーションに基づいて推定した。表１は、中心が１ｍｍ離れた二つのインダクタについて、コイルの様々な形状および配向についての相互結合のシミュレーション結果の概要を示したものである。表１において、「８の字形状＿９０」の表記は９０度回転させた数字８の字形状をしたインダクタ、「８の字形状＿−９０」の表記は−９０度回転させた数字８の字形状をしたインダクタ、「Ｑ１」はインダクタ１のＱ値、「Ａｔｔ」は二つのインダクタの相互ＥＭ結合の減衰、ｋは推定の結合係数を表している。

表からわかるように、インダクタのうち一つを８の字形状にすると、相互結合の低減が２０ｄＢに達したことが示されている。両方のインダクタを８の字形状にすると、絶縁の改善が３０ｄＢに達したことが示されている。両方のコレクタを８の字形状にし、これらを反対方向に９０度回転させると、絶縁がおよそ４０ｄＢ改善したことが示されている。

Ｏの形状をした二つのインダクタと比較する８の字形状をした二つのインダクタについて、コイル間の中心距離を０．５ｍｍから２．０ｍｍまで変化させ、第２の一連のシミュレーションを実施した。結果を図６に示すが、ここで垂直軸は差動変換利得Ｇ_Ｖｄｄを表しており、水平軸は二つのインダクタの中心間の距離をミリメートル（ｍｍ）で表している。図からわかるように、８の字形状をしたインダクタ（プロット６００）は、Ｏの形状をしたインダクタ（プロット６０２）よりも、相互結合が大幅に低いという結果になった。さらに、８の字形状をしたインダクタは、相互結合が一定の距離（周波数に依存する）において非常に低いときに、ある程度の共振の性質を示している。第２の一連のシミュレーションの「平均的な」絶縁の改善は（２．０ｍｍ付近で急落している極小値を無視して）、３０ｄＢから４０ｄＢの間である。

インダクタの相互に対する位置決めは、相互結合の度合いにも影響する。インダクタの位置決めが相互結合にどれ程ほど多く影響するかということを理解するために、インダクタコイルのうちの一つを仮想の対称軸から距離を変化させてずらして、シミュレーションを追加実施した。これは図７で説明される。図７では、ほぼ同一の８の字形状をしたインダクタコイル７０４およびインダクタコイル７０６を有する二つのインダクタ７００およびインダクタ７０２が示されている。ただし、図からわかるように、左側のコネクタコイル７０４は、その中心を仮想の対称軸Ｘから新しい軸Ｘ’まで垂直方向に一定の距離Ｚだけずらした。このシミュレーションの詳細を下記の表２に示すが、ここでＤｅｇはｄＢの減衰である。この配置では、インダクタの絶縁の低減がある程度認められたが、４５度の配向に相当する１ｍｍのずれであっても、８の字形状をしたインダクタでは、相互結合の低減について約３０ｄＢの改善が実現する。

差動電圧利得Ｇ_Ｖｄｄと結合係数ｋとの関係を調査するため、二つのインダクタのＳパラメータシミュレーションをスペクトル^ＴＭ（Ｓｐｅｃｔｒｅ^ＴＭ）で実施した。そして、推定の結合係数ｋをモメンタム・２Ｄ・ＥＭ・シミュレータ^ＴＭ（Ｍｏｍｅｎｔｕｍ ２Ｄ ＥＭ Ｓｉｍｕｌａｔｏｒ^ＴＭ）から算出することができた。これを表１および表２に含めた。

結合係数推定の結果を実証するため、代替ツールのファストヘンリー^ＴＭ（ＦａｓｔＨｅｎｒｙ^ＴＭ）をｋの算出に用いた。このシミュレーション結果を図８に示す。図８において、水平軸は再度インダクタの中心間の距離をｍｍで表しているが、垂直軸はここでは結合係数ｋを表しており、下側のプロット８００はファストヘンリー^ＴＭ（ＦａｓｔＨｅｎｒｙ^ＴＭ）の結果を、上側のプロット８０２はモメンタム・２Ｄ・ＥＭ・シミュレータ^ＴＭ（Ｍｏｍｅｎｔｕｍ ２Ｄ ＥＭ Ｓｉｍｕｌａｔｏｒ^ＴＭ）の結果を表している。この二つの結果の一致は、１．５ｍｍまでの距離において非常に良好に現れているが、２ｍｍにおいて不一致がある程度認められる。この不一致について最も考えられる説明としては、モメンタム・２Ｄ・ＥＭ・シミュレータ^ＴＭ（Ｍｏｍｅｎｔｕｍ ２Ｄ ＥＭ Ｓｉｍｕｌａｔｏｒ^ＴＭ）の結果の方が信頼性が高いということである。

以上のことから、相互結合の低減がインダクタの対称と密接に関係があることが明らかにわかる。したがって、ＶＣＯの残りの素子のレイアウトは、インダクタをＶＣＯ素子（例えば、バリキャップ、容量スイッチ）と接続する際に作られる追加のインダクタループを最小限に抑えるように設計する必要がある。これは、この追加ループからの磁界が、相反する符号の高磁場成分のバランスに影響を与え、いかなる打ち消し効果をも低下させるためである。

図９は、追加のインダクタループを最小限に抑えるのに用いられる８の字形状をしたインダクタ９０２を有する典型的な４ＧＨｚＶＣＯ９００の模範的なレイアウトを示したものである。図からわかるように、共振器（例えば、スイッチ、バラクタ）および能動部のレイアウトは、垂直軸Ｙに対して実質的に対称である。供給電圧（例えば、バイアス、減結合）についても、追加ループを作らないように相互に上部に経路をとった電線を用いて対称的に印加する。また、容量性共振器のすべての素子が完全差動型であり、対称のレイアウトを有することが好ましい。

上に触れたように、二次元以上で対称である複雑なインダクタ設計、例えば、四つ葉のクローバの形状をした設計も使用できる。一般に、ループ数を二つから四つに増加させると、打ち消し効果はいくつかの方向および距離についてさらに高まる。これは、一般に（少なくとも８の字形状をしたインダクタについては）、インダクタ間の絶縁はコイルの相対位置によって決まるためである。図１０は、四つ葉のクローバの形状をしたインダクタ１０００の一例を説明するものである。インダクタ１０００の四つのループ１００２、ループ１００４、ループ１００６、ループ１００８が、隣接したいずれの二つのループから発生する磁界も反対方向になり、相互に打ち消し合うように接続されている。このため、異なる磁界成分の打ち消しが、例えば、四つ葉のクローバの形状をした二つのインダクタが同一チップに存在する場合、第２のインダクタコイルの方向にあまり左右されることがない。

さらに、図１２に示すように、インダクタのうちの一つ（例えば、インダクタ１１００）を他のインダクタ（例えば、インダクタ１１０２）に対して４５度回転させた配置では、二つのインダクタ１１００およびインダクタ１１０２のＥＭ結合がさらに低いことが認められた。

四つ葉のクローバの形状をした二つのインダクタの配置について差動変換利得Ｇ_Ｖｄｄを中心距離の関数として図１２に示し（プロット１２００）、８の字形状をした二つのインダクタ（プロット１２０２）およびＯの形状をした二つのインダクタ（プロット１２０４）の性能についてもここに示した。四つ葉のクローバの形状をしたインダクタのうちの一つを約４５度回転させ（「ｒ」によって示した）、また８の字形状をしたインダクタのうち一つを約９０度回転させた（再び「ｒ」で示した）。グラフの垂直軸は差動変換利得Ｇ_Ｖｄｄ、水平軸は中心距離を表している。図からわかるように、四つ葉のクローバの形状をした二つのインダクタの配置の絶縁は、１ｍｍを下回る距離では、８の字形状をしたインダクタの配置よりも約１０ｄＢ良好であり、これよりも長い距離では共振の性質を示さなかった。

四つ葉のクローバの形状をしたインダクタの配置の指向性の改善を表３に示す。表からわかるように、対称軸から離れていく間に絶縁に低減はなく、距離が増大することによる改善が少し認められる。しかし、さらに複雑な電線レイアウトのため、電線の単位長あたりのインダクタンスが低くなり、Ｑ値は８の字形状をしたインダクタの配置に比べて少し低い。

これよりも高いインダクタンス値を必要とする場合には、一回巻きによる設計はチップ面積を大きくとりすぎる傾向にあるため、二回以上巻いたインダクタコイルを用いることも可能である。二回巻きの８の字形状をしたインダクタ１３００の一例を図１３に示す。図からわかるように、二回巻きの８の字形状をしたインダクタ１３００は、インダクタ１３００の二つの外側ループ１３０２および外側ループ１３０４が巻き込まれてそれぞれ内側ループ１３０６および内側ループ１３０８となっていることを除けば、図２の８の字形状をしたインダクタ２００と本質的には同様である。そして、インダクタ１３００の端子１３１０ａおよび端子１３１０ｂは、下側の内側ループ１３０８に接続している。このような二回巻きインダクタ１３００は、チップ面積を大きくとりすぎずに高いインダクタンス値をもたらす一方、Ｑ値をも低下させる。ここに記載の実施形態では、おそらくＱ値は４ＧＨｚにおいておおよそ１５から１２．５まで低下すると思われる。

二回巻きの８の字形状をしたインダクタを示したが、当業者および一般の者は、内側ループと外側ループとが交差し、端子の位置決めの要件が与えられて、対称に近いものが維持されるのであれば、二回巻きの四つ葉のクローバの形状をしたインダクタのように他の構成についても使用できることを理解するものと考える。以上に説明した形状以外の対称の形状についても、Ｑ値、コイルのサイズ、結合係数などのパラメータのバランスが充分に整えば、結合について同一の低減またはさらに望ましい低減を示す可能性もある。

本発明について、例証となる特定の実施形態を一つ以上参照して説明したが、当業者は、本発明の意義および範囲を逸脱せずに多くの変形が可能であることを理解するものと考える。例えば、上記実施形態では電磁結合の低減のみを説明したが、基板または供給線を介しての他の結合メカニズムや二つのＶＣＯの間に配置された素子の作用は、最大限実現し得る絶縁に重要な影響を与える可能性がある。したがって、上記の実施形態およびその変形はそれぞれ、本願の請求項に記載した発明の意義および範囲の内にあるものとして考える。

図面の簡単な説明
従来技術のＯの形状をしたインダクタを説明するものである。 ８の字形状をしたインダクタを説明するものである。 従来技術のＯの形状をしたインダクタの配置を説明するものである。 ８の字形状をしたインダクタの配置を説明するものである。 一方のインダクタを回転させた場合の８の字形状をしたインダクタの配置を説明するものである。 ８の字形状をしたインダクタの配置を用いたＥＭ結合に与える、距離の影響を説明するものである。 一方のインダクタの中心を他方のインダクタからずらした場合の８の字形状をしたインダクタの配置を説明するものである。 インダクタの配置を用いた減結合係数に与える、距離の影響を説明するものである。 対称を維持したＶＣＯのレイアウトを説明するものである。 四つ葉のクローバの形状をしたインダクタを説明するものである。 四つ葉のクローバの形状をしたインダクタの配置を説明するものである。 四つ葉のクローバの形状をしたインダクタの配置を用いたＥＭ結合に与える、距離の影響を説明するものである。 二回巻きの８の字形状をしたインダクタを説明するものである。

Claims (24)

1. 第１の所定の軸に対して実質的に対称な形状を有する第１のインダクタであって、前記形状により、前記第１のインダクタから一定の距離離れた位置にある電磁界が少なくともいくつかの方向について低減する、第１のインダクタと、
   前記第１のインダクタから所定の距離を置いて位置決めされた第２のインダクタとを備え、
   前記第１のインダクタの電磁界が低減した結果、前記第１のインダクタと前記第２のインダクタとの相互電磁結合が低減した、相互電磁結合が低減したインダクタのレイアウト。
2. 前記第１のインダクタおよび前記第２のインダクタが単一の半導体ダイに形成された請求項１に記載のインダクタのレイアウト。
3. 前記第１のインダクタおよび前記第２のインダクタが同一の方向に配向された請求項１に記載のインダクタのレイアウト。
4. 前記第１のインダクタおよび前記第２のインダクタが異なる方向に配向された請求項１に記載のインダクタのレイアウト。
5. 前記第１のインダクタおよび前記第２のインダクタが共通の軸を共有している請求項１に記載のインダクタのレイアウト。
6. 前記第１のインダクタおよび前記第２のインダクタが共通の軸を共有していない請求項１に記載のインダクタのレイアウト。
7. 前記第１のインダクタおよび前記第２のインダクタが実質的に８の字形状である請求項１に記載のインダクタのレイアウト。
8. 実質的に８の字形状である前記第１のインダクタおよび前記第２のインダクタのそれぞれの外側ループの内側に内側ループをさらに備える請求項７に記載のインダクタのレイアウト。
9. 前記第１のインダクタおよび前記第２のインダクタが実質的に四つ葉のクローバの形状である請求項１に記載のインダクタのレイアウト。
10. 前記第１のインダクタと前記第２のインダクタとが第２の所定の軸に対して対称である請求項１に記載のインダクタのレイアウト。
11. 半導体ダイに、第１の所定の軸に対して実質的に対称な形状である第１のインダクタを形成する工程であって、前記形状により、前記第１のインダクタの遠距離電磁界が少なくともいくつかの方向について低減する、工程と、
    前記半導体ダイに、前記第１のインダクタから所定の距離を置いて第２のインダクタを形成する工程とを含み、
    前記第１のインダクタの遠距離電磁界が低減した結果、前記第１のインダクタと前記第２のインダクタとの相互電磁結合が低減した、半導体ダイの二つのインダクタの相互電磁結合を低減する方法。
12. 前記第２のインダクタが前記第１のインダクタの形状と実質的に同一の形状を有する請求項１１に記載の方法。
13. 前記第１のインダクタおよび前記第２のインダクタを同一方向に配向する工程をさらに含む請求項１１に記載の方法。
14. 前記第１のインダクタおよび前記第２のインダクタを異なる方向に配向する工程をさらに含む請求項１１に記載の方法。
15. 前記第１のインダクタおよび前記第２のインダクタを、該第１のインダクタおよび該第２のインダクタが共有する共通軸に配置する工程をさらに含む請求項１１に記載の方法。
16. 前記第１のインダクタおよび前記第２のインダクタを、これらが共通の軸を共有しないように配置する工程をさらに含む請求項１１に記載の方法。
17. 前記第１のインダクタおよび前記第２のインダクタを形成する工程が、前記第１のインダクタおよび前記第２のインダクタを実質的に８の字形状に形成する工程を含む請求項１１に記載の方法。
18. 実質的に８の字形状をした前記第１のインダクタおよび前記第２のインダクタのそれぞれの外側ループの内側に内側ループを形成する工程をさらに含む請求項１７に記載の方法。
19. 前記第１のインダクタおよび前記第２のインダクタを形成する工程が、前記第１のインダクタおよび前記第２のインダクタを実質的に四つ葉のクローバの形状に形成する工程を含む請求項１１に記載の方法。
20. 前記第１のインダクタと前記第２のインダクタとが、第２の所定の軸に対して対称である請求項１１に記載の方法。
21. 第１の所定の軸に対して実質的に対称な形状を有する第１のループと、
    前記第１のループのサイズおよび形状と実質的に同一のサイズおよび形状を有する第２のループとを備え、
    前記第２のループが、該第２のループから発生した磁界が前記第１のループから発生した磁界を打ち消す傾向を有するように配置された、遠距離電磁界が低減したインダクタ。
22. 前記第１のループと前記第２のループとが、第２の所定の軸に対して実質的に対称である請求項２１に記載のインダクタ。
23. 前記第１のループのサイズおよび形状と実質的に同一のサイズおよび形状を有する前記インダクタ内の第３のループであって、前記第３のループが、該第３のループから発生した磁界が前記第１のループから発生した磁界を打ち消す傾向を有するように配置される、第３のループと、
    前記第２のループのサイズおよび形状と実質的に同一のサイズおよび形状を有する前記インダクタ内の第４のループであって、前記第４のループが、該第４のループから発生した磁界が前記第２のループから発生した磁界を打ち消す傾向を有するように配置される、第４のループと、をさらに備える請求項２１に記載のインダクタ。
24. 前記第３のループが前記第１のループの内側にあり、前記第４のループが前記第２のループの内側にある請求項２３に記載のインダクタ。