KR20120113293A

KR20120113293A - Ｖｃｏ 커플링 감소 방법 및 인덕터 레이아웃

Info

Publication number: KR20120113293A
Application number: KR1020127025521A
Authority: KR
Inventors: 토마스 매트슨
Original assignee: 텔레호낙티에볼라게트 엘엠 에릭슨(피유비엘)
Priority date: 2004-03-03
Filing date: 2005-02-15
Publication date: 2012-10-12
Also published as: PL1721324T3; PL1721324T6; ES2510468T7; ES2755626T3; CN1950913A; ES2510468T3; EP2819131A1; EP1721324A1; EP2819131B1; EP1721324B1; EP1721324B3; PL2819131T3; HUE045971T2; US20050195063A1; EP3567614A1; DK2819131T3; WO2005096328A1; CN1950913B; KR20130042645A; JP2007526642A

Abstract

본 발명은, VCO 공진기들 간의 상호 EM 커플링을 감소시키고, 이를 단일의 반도체 칩 상에서 구현하기 위한 방법 및 시스템을 개시하고 있다. 본 방법 및 시스템은 수평축 및/또는 수직축에 대해 실질적으로 대칭인 인덕터들을 이용하여, 결과의 자기장 구성요소들이 대칭에 의해 서로 상쇄하는 경향이 있도록 인덕터들에 전류를 공급하는 것을 수반하고 있다. 또한, 그러한 두 인덕터들이 제1 인덕터로부터 기원한 자기장에 기인하여 제2 인덕터에 유도된 전류가 현저하게 감소되도록 서로 가까이 배치되어 배향되어 있을 수 있다. 그 인덕터들은 8자 모양, 네잎 클로버 모양, 서로에 대해 한번 감긴 모양, 여러번 감긴 모양, 회전된 모양 및/또는 서로에 대해 수직으로 오프셋된 모양이 될 수 있다. 본 요약은 청구범위의 범주 또는 의미를 해석 또는 제한하는 것으로 이용되지 않을 것이라는 이해조건 하에서 제출하는 것이다.

Description

ＶＣＯ 커플링 감소 방법 및 인덕터 레이아웃{METHOD AND INDUCTOR LAYOUT FOR REDUCED VCO COUPLING}

[관련 출원의 교차 참조]

본 출원은 2004년 3월 3일자로 제출한 "Inductor Design for Reduced VCO Coupling"이란 명칭의 미국 가출원 제60/549,611호(대리인 문서번호 53807-00113USPL)에 기초한 우선권을 주장하여, 그 전체 내용을 원용한다.

[본 발명의 기술 분야]

본 발명은 무선 주파수(RF) 송수신기에 이용하는 타입의 전압 제어 발진기(VCO)에 관한 것이며, 특히 VCO에서의 인덕터 설계의 개선에 관한 것이다.

최근 무선 통신 기술의 진보로 RF 송수신기 전체를 단일 반도체 다이 또는 칩 상에 구현할 수 있게 되었다. 그러나, 완전한 RF 송수신기를 단일 칩 상에 집적하는 것은 많은 난제를 제시하고 있다. 예컨대, 광대역 코드 분할 다중 액세스(WCDMA) 송수신기에서, 단일 칩 솔루션은 동시에 한 칩에서 동작하는 2개의 RF VCO를 필요로 한다. 이러한 구성에서는 각종 상호 커플링 메커니즘으로 인해 2개의 VCO 간에 원하지 않는 상호 작용이 일어나, 수신기의 스퓨리어스 반응을 일으키고 송신 스펙트럼에 원하지 않는 주파수가 나타날 수 있다. 주된 상호 커플링 메커니즘은 일반적으로 VCO들 내의 공진기, 즉 큰 인덕터 구조들 간의 기본적인 전자기(EM) 커플링이다.

인덕터들로 인한 VCO 간의 상호 EM 커플링을 감소시키는 기술이 다수 존재한다. 인덕터들이 최대로 절연되도록 인덕터들을 주의깊게 설계함으로써 EM 커플링을 감소시키는 것이 그 중 한가지 기술이다. 또 다른 기술은 원하는 주파수의 상이한 짝수 고조파로 2개의 VCO를 동작시킴으로써 주파수 분리를 필요로 한다. 또 다른 한 기술은 재생식(regenerative) VCO 개념을 이용함으로써 주파수 분리를 필요로 한다. 그 주파수 분리 방법은 간섭을 줄이기 위해 공진기의 필터링 특성을 이용한다. 그러나, 이들 솔루션은 전류 소비를 증가시킬 수 있는 추가의 회로(분배기, 혼합기 등)를 요구하므로, 다른 상호 EM 커플링 감소 방법들보다는 매력적이지 못하다.

본 발명은 VCO 공진기 간의 상호 EM 커플링을 감소시키는 인덕터 설계 및 그것을 단일 반도체 칩 상에 구현하는 방법에 관한 것이다.

[발명의 개요]

본 발명은 VCO 공진기 간의 상호 EM 커플링을 감소시키는 인덕터 설계 및 그것을 단일 반도체 칩 상에 구현하는 방법에 관한 것이다. 본 방법 및 시스템은 수평축 및/또는 수직축에 대해 실질적으로 대칭인 인덕터들을 이용하는 것과, 결과의 자기장 성분들이 그 대칭으로 인해 서로 상쇄되기 쉽도록 인덕터들에 전류를 공급하는 것을 포함한다. 또한, 그러한 2개의 인덕터는 제1 인덕터로부터 발생한 자기장으로 인해 제2 인덕터에 유도되는 전류가 상당히 감소되도록 서로 가까이 배치되고 배향될 수 있다. 인덕터는 8자 모양(8-shaped), 네잎 클로버 모양(four-leaf clover-shaped), 서로에 대해 한 번 감긴 형태(single-turn), 복수회 감긴 형태(multi-turn), 및/또는 서로에 대해 수직 오프셋되어 있는 형태(vertically offset)일 수 있다.

일반적으로, 본 발명의 제1 형태로서, 감소된 원거리장을 갖는 인덕터는 제1 소정 축에 대해 실질적으로 대칭인 모양을 갖는 제1 루프; 및 상기 제1 루프의 크기 및 모양과 실질적으로 동일한 크기 및 모양을 갖는 제2 루프를 포함한다. 상기 제2 루프는 이로부터 발생하는 자기장이 상기 제1 루프로부터 발생하는 자기장을 상쇄하는 경향이 있도록 배치되어 있다.

일반적으로, 본 발명의 제2 형태로서, 반도체 다이 상의 두개의 인덕터들 간에 상호 전자기 커플링을 감소시키는 방법은 제1 소정 축에 대해 실질적으로 대칭인 모양을 갖는 상기 반도체 다이 상에 제1 인덕터를 형성하는 단계를 포함하며, 상기 모양은 상기 제1 인덕터가 적어도 일부 방향들에서는 감소된 원거리장을 갖도록 한다. 상기 방법은 상기 제1 인덕터로부터 소정 거리에 있는 상기 반도체 다이 상에 제2 인덕터를 형성하는 단계를 더 포함한다. 상기 제1 인덕터가 감소된 원거리장을 가짐으로써 상기 제1 인덕터와 상기 제2 인덕터 간의 상호 전자기 커플링이 감소된다.

일반적으로, 본 발명의 제3 형태로서, 상호 전자기 커플링이 감소된 인덕터 레이아웃은 제1 소정 축에 대해 실질적으로 대칭인 모양을 갖는 제1 인덕터를 포함한다. 상기 모양은 상기 제1 인덕터가 상기 제1 인덕터로부터 임의의 거리에서 감소된 전자기장을 갖도록 한다. 상기 인덕터 레이아웃은 상기 제1 인덕터로부터 소정 거리에 위치되어 있는 제2 인덕터를 더 포함하며, 상기 제1 인덕터가 감소된 전자기장을 가짐으로써 상기 제1 인덕터와 상기 제2 인덕터 간의 상호 전자기 커플링이 감소된다.

본원에 사용된 용어 "포함한다/포함하는"은 규정한 특징(feature), 완전체(integer), 단계 또는 구성 요소의 존재를 지정하기 위한 것이지, 하나 이상의 다른 특징, 완전체, 단계, 구성 요소 또는 그들의 그룹의 존재 또는 부가를 배제하는 것은 아니다.

본 발명의 전술한 이점 및 그 밖의 이점은 첨부한 도면을 참조하면 다음의 상세한 설명으로부터 명백해질 것이다.

도 1은 종래 기술의 O자 모양 인덕터를 도시한 도면.
도 2는 8자 모양 인덕터를 도시한 도면.
도 3은 종래 기술의 O자 모양 인덕터 배치를 도시한 도면.
도 4는 8자 모양 인덕터 배치를 도시한 도면.
도 5는 하나의 인덕터가 회전되어 있는 8자 모양 인덕터 배치를 도시한 도면.
도 6은 8자 모양 인덕터 배치를 이용한 EM 커플링에 대한 거리의 영향을 도시한 도면.
도 7은 하나의 인덕터가 다른 인덕터로부터 오프셋되어 있는 8자 모양 인덕터 배치를 도시한 도면.
도 8은 인덕터 배치를 이용한 디결합 계수에 대한 거리의 영향을 도시한 도면.
도 9는 대칭을 유지하고 있는 VCO 레이아웃을 도시한 도면.
도 10은 네잎 클로버 모양 인덕터를 도시한 도면.
도 11은 네잎 클로버 모양 인덕터 배치를 도시한 도면.
도 12는 네잎 클로버 모양 인덕터 배치를 이용한 EM 커플링에 대한 거리의 영향을 도시한 도면.
도 13은 두 번 감긴 8자 모양 인덕터를 도시한 도면.

전술한 바와 같이, 본 발명의 각종 실시예들은 상호 EM 커플링을 감소시키는 인덕터 설계 및 그것을 구현하는 방법을 제공한다. 이 인덕터 설계 및 방법은 실질적으로 대칭인 인덕터 모양을 이용하여 적어도 일부 방향에서 인덕터로부터 임의의 일정한 거리에 있는 EM장(즉, 원거리장(far field))을 감소시키는 역할을 한다. 본원에서와 같이, 용어 "대칭"은 적어도 한 축에 대한 대칭을 의미한다. 따라서, 이러한 원거리장 감소를 이용하여 2개의 인덕터 간의 상호 커플링을 감소시킬 수 있다. 또한, 상기 인덕터 설계 및 방법은 인덕터와 다른 온칩(on-chip) 또는 외부 구조체(예컨대, 외부 전력 증폭기) 간의 커플링을 감소시키는 데 이용할 수 있다. 이것은 제2 온칩 VCO 이외의 것으로부터의 간섭 신호에 대한 VCO의 감도를 감소시키는 것을 돕는다.

제1 인덕터에 대한 실질적인 대칭 모양(예컨대, 8자 모양 또는 네잎 클로버 모양)의 선택은 떨어진 거리에서 EM장를 감소시키는 것을 돕는다. 이것은 또한 제2 인덕터에 대한 상호 EM 커플링도 그 모양에 상관없이 감소시킬 것이다. 제2 인덕터도 유사하거나 실질적으로 동일한 모양을 갖는다면, 동일한 메커니즘에 의해서 제2 인덕터가 제1 인덕터로부터 EM장를 받는 경향도 줄어든다. 따라서, 2개의 인덕터 간의 전체적인 절연도가 더욱 개선된다. 그러나, 2개의 인덕터가 실질적으로 대칭 모양을 갖는 한은 반드시 동일한 크기나 동일한 모양을 가질 필요는 없음을 주목해야 한다. 도면에 동일한 인덕터 레이아웃을 도시한 것은, 단지 예시적인 것이다.

또한, 본원에서는 주로 VCO 관련 절연 문제에 관하여 본 발명의 각종 실시예들을 기재하였으나, LC 부하 또는 유도성 축퇴(inductive degeneration)에 동조된 RF 증폭기들과 혼합기들이 서로 커플링되거나 VCO에 커플링되어 간섭 문제를 일으킬 수도 있다. 따라서, 본 기술분야의 숙련자라면, 각각이 하나 이상의 인덕터를 각각 포함하는 한은 모든 종류의 2개의 기능 블록 간의 커플링을 감소시키기 위해서 상기 인덕터 설계 및 방법을 이용할 수도 있음을 인지할 것이다.

2개의 인덕터 간의 EM 커플링을 감소시키기 위해서는, 일반적으로 인덕터 코일에 의해 생성되는 원거리장을 감소시킬 필요가 있다. 불행하게도, 평면 집적 인덕터 상에는 많은 위상적 제약이 있기 때문에, 그것은 간단한 일이 아니다. 예컨대, 통상의 인덕터 설계는 2개 이상의 적층 금속층을 이용한다. 보통은 상층이 다른 층보다 매우 두껍다(즉, 저항이 더 낮다). 그러므로, 최대 Q 팩터를 달성하기 위해서는 주로 그 층을 이용하는 것이 바람직하다. 배선이 교차하는 곳에서는, 더 얇은 금속층들을 이용하는 것이 일반적이며, 높은 Q 팩터와 최소 커플링을 겸비하기 위해서는 주의깊은 교차 설계가 요구된다. 또한, 배선 길이 단위당 인덕턴스를 최대화하기 위해서는 서로 가까운 평행 배선 세그먼트들 간의 네거티브 전자기 커플링을 피해야 한다. 그러나, 인덕터 코일의 상이한 부분들로부터 나오는 EM장 성분들을 제어하는 것과 함께 1 이상의 차원에서 인덕터의 대칭을 이용함으로써, 상쇄 효과로 인해 일부 방향에서 원거리장을 감소시킬 수 있다.

기존의 VCO 인덕터 설계는 실리콘 면적, 배선 폭 등에 관한 제약 하에서 최대 Q 팩터가 되도록 최적화된다. 도 1은 RF VCO에 통용되는 기존의 인덕터(100)의 일례를 도시한다. 인덕터(100)는 2개의 단자(104)를 갖는 인덕터 코일(102)을 구비한 차동 1.25 nH 인덕터이다. 보는 바와 같이, 단자들(104a, 104b)의 위치는 존재할 수 있는 임의의 버랙터 및 MOS 스위치(도시 생략)를 포함하는 VCO의 레스트(rest)에 접속되도록 최적화되어 있으나, 부근의 다른 금속 배선으로부터 임의의 최소 거리를 유지하는 것은 별문제로 하고 상호 EM 커플링에 대해서는 조금도 주의하지 않았다.

도 2는 인덕터(200)의 일례를 도시한다. 인덕터(200)는 인덕터 코일(202)과 단자(204a, 204b)를 구비하며, 수평축 X에 대해 실질적으로 대칭이 되도록 설계되어 있다. 본 예에서는, 인덕터 코일(202)이 상부 루프(206a)와 하부 루프(206b)를 갖는 한번 감긴 8자 모양의 구조를 갖는다. 숫자 8자 모양 덕택에, 상부 루프(206a)의 전류는 하부 루프(206b)의 전류(예를 들어, 시계 방향)와 반대되는 방향으로(예를 들어, 반시계 방향, 화살표 참조) 흐른다. 그 결과, 2개의 실질적으로 대칭인 루프들(206a, 206b)로부터 임의의 거리에서 발산하는 EM장 구성요소들 또한 반대 방향을 가지며 서로 방해하는 경향이 있다. EM장 구성요소들의 방향은 각각의 루프(206a, 206b)의 중앙에서 종래의 표시법에 의해 표시된다. 결과적으로, 인덕터(200)는 인덕터 코일(202)로부터 임의의 거리에서 현저하게 감소된 원거리장을 갖는 것을 알게 된다. 따라서, 2개 루프들(206a, 206b)을 거의 대칭으로 함으로써, 수평 대칭축 X의 어느 한 측에서 상당한 양의 원거리장 상쇄가 달성될 수 있다. 그러나, 단자들(204a, 204b)이 존재하게 되면, 2개 루프들(206a, 206b) 사이의 완전한 대칭을 달성하기가 어려울 수 있음을 유의해야 한다.

또한, 단자들(204a, 204b)의 위치는 원거리장을 최소화하는 것을 도울 수 있다. 예를 들어, 2개의 단자들(204a, 204b)을 서로 가능한 한 가깝게 위치시키는 것은 인덕터(200)의 2개 부분들로부터의 자기장 기여를 동일하게 하는 것을 돕는다. 또한, 버랙터 및 스위치로의 접속에 의해 생성된 인덕터(200) 외측의 추가 루프를 최소화하는 것이 바람직하다. 이러한 여분의 루프는 인덕터 자신의 대칭을 어느 정도까지는 절충할 수 있으며, 상쇄 효과를 감소시킬 수 있다. 이론적으로, 이 효과를 보상하기 위해 인덕터의 기하구조를 변경하는 것(예를 들어, 상부 루프를 약간 더 크게 함)이 가능해야만 한다. 또한 중앙 수직축에 대한 인덕터(200)의 대칭은 또한 공통 모드의 신호 구성요소들의 발생을 최소화하기 위해 중요하다.

그외의 고려 사항들로는 주변 금속 와이어들의 폭 및 간격과 함께, 인덕터 코일(202)의 폭 및 높이와 같은 기본적인 레이아웃 파라미터들을 포함할 수 있다. 그러나, 이 파라미터들은 주로 인덕턴스, Q-팩터, 칩 면적, 및 프로세스 레이아웃 규칙들에 대한 요구조건에 의해서 결정되며, 인덕터 코일의 대칭을 유지하는 한, 상호 커플링 특성들에 대해 단지 작은 영향만을 갖는다. 도 3은 2개의 O자 모양 인덕터들(300, 302)의 종래의 인덕터 배치를 도시한다. 2개의 인덕터들(300, 302)은 나란히 배치되고, O자 모양 인덕터 코일들(304, 306)을 갖는다. 본 실시예의 인덕터 코일들(304, 306)은 도 2의 8자 모양 인덕터 코일과 실질적으로 동일한 크기를 가지며(예를 들어, 350×350㎛), 그들의 수직축 Y에 대해 대칭이다. 2개의 인덕터 코일들(304, 306)에 대한 단자들은 각각 308a와 308b 및 310a와 310b로서 라벨링된다. 각각의 O자 모양 인덕터(300, 302)가 개별적으로 EM 감소를 적게 제공하거나 거의 제공하지 않기 때문에, 전체적인 배치는 상호 EM 커플링 감소를 적게 제공하거나 거의 제공하지 않는다.

다른 한편으로, 도 2에 도시된 것과 같은 2개의 8자 모양 인덕터들을 수반하는 인덕터 배치는 감소된 상호 EM 커플링을 더 제공할 수 있다. 이것은 도 4에 도시되며, 도 4에서는 2개의 인덕터들(400, 402)이 O자 모양 인덕터 코일 대신에 8자 모양 인덕터 코일들(404, 406)을 갖는다는 점을 제외하면, 도 3의 배치와 유사한 인덕터 배치가 도시되어 있다. 인덕터 코일들(404, 406)에 대한 단자들은 각각 408a와 408b 및 410a와 410b로서 라벨링된다. 각각의 개별적인 인덕터(400, 402)는 도 2에 대해 상술된 바와 같이, 8자 모양 인덕터 코일(404, 406)에 의하여 감소된 원거리장을 갖는다. 또한, 2개의 인덕터들(400, 402) 사이에서 상호 커플링의 감소도 생긴다. 이것은 제1 인덕터로부터의 방사된 EM장이 감소되게 하는 동일한 메카니즘이 제2 인덕터의 "EM장 수신 감도"가 감소되도록 하기 때문이다. 따라서, 2개의 인덕터들의 서로에 대한 조합 효과는 원하는 커플링 감소를 제공한다.

2개의 인덕터들(400, 402)이 동일한 크기를 가질 필요는 없다는 것을 유의한다. 상호 EM 커플링의 감소를 위해 필요한 모든 것은 그들이 유사한 EM 감소 형태를 갖는 것이다. 또한, O자 모양 인덕터와 8자 모양 인덕터의 조합은 상호 커플링 감소를 여전히 초래할 수 있다. 그러나, 그러한 배치는 1개 인덕터의 EM 상쇄 효과만을 사용하기 때문에(O자 모양 인덕터는 EM 상쇄를 적게 갖거나 갖지 않음), 2개 인덕터들 간의 총 절연(isolation)은 더 적다. 일 실시예에 있어서, 도 5에 도시된 바와 같이, 인덕터 코일들 중 하나를 회전시킴으로써 훨씬 더 큰 절연이 달성될 수 있음을 알았다. 여기서는, 거의 동일한 8자 모양 인덕터 코일들(504, 506)을 갖는 2개의 인덕터들(500, 502)이 다시 나란히 배치되어 있다. 그들의 단자들은 다시 각각 508a와 508b 및 510a와 510b로 라벨링된다. 그러나, 인덕터 코일들 중 하나는, 예를 들면, 좌측의 인덕터 코일(504)은 90도만큼 회전되어 상호 EM 커플링을 더 감소시킨다.

전술한 설계 외에도, 1차원 이상으로 대칭적인, 예를 들어 네잎 클로버 모양의 다른 보다 복잡한 인덕터 설계들이 또한 사용될 수 있다. 이러한 복잡한 인덕터 설계는 그들이 너무 많은 칩 영역을 소비하지 않기 위하여 보다 높은 인덕턴스 값들이 통상적으로 한번 이상 감길 필요가 있기 때문에 유용하다. 또한, 그러한 복잡한 인덕터 설계들은 종종 차선의 배치 및 방위에 덜 민감하다.

상호 EM 커플링을 감소시키는데 있어서 상술한 인덕터 설계의 유효성을 결정하기 위하여, Agilent Technologies사의 Momentum 2D EM Simulator^TM을 사용하여 시뮬레이션을 수행하였으며, 일부의 시뮬레이션들은 결과들을 검증하기 위해 Computational Prototyping Group의 FastHenry^TM으로 반복되었다. 시뮬레이션들은 통상적인 반도체 기판의 상부에 금속 및 유전층을 기술하는 단순한 반도체 기판 모델을 사용하였다. 2개의 상호 커플링된 인덕터들의 4개 단자들은 선형 4-포트 회로망(network)의 포트들로서 정의된다(도 4 참조). 이러한 회로망에서 인덕터들 간의 상호작용은 s-파라미터 매트릭스를 사용하여 종종 표현될 수 있다. 본 기술분야의 숙련자들은 s-파라미터 이론이 신호들이 회로망 내에서 반사되고 송신되는 방법을 기술하기 위해 사용되는 일반적인 기술이라는 것을 이해한다. 하기의 s-파라미터 매트릭스 S는 주변의 구성요소들에 접속되어 있는 경우 회로망의 동작에 대한 실질적으로 완전한 설명을 제공한다.

그러나, 2개 인덕터들 사이의 상호 커플링은 종종, 여기서는 회로망이 4개의 단일 종단형 포트들을 갖는 경우에 s-파라미터들로부터 직접적으로 추출하기가 어렵다. 이러한 종류의 분석을 위하여, 단일 종단형 s-파라미터 매트릭스를 혼합 모드 s-파라미터 매트릭스 S^mm으로 변환함으로써, 때때로 2개의 인덕터들을 차동 2-포트 회로망으로서 취급하는 것이 더욱 편리하다:

여기서 M은 4개 단일 종단형 포트들에서의 전압과 전류를 2개의 차동 포트들 에서의 차동 및 공통 모드 전압과 전류로 변환하는 것이며, 이하의 식으로 주어지고:

M^T는 원래 매트릭스 M의 이항 변환된 버전이다(즉, 행들과 열들이 교환되어 있다). 이러한 변환에 대한 더 많은 정보를 위해서는, 독자는 David E Bockelman 등의 조합된 차동 및 공통모드 분산 파라미터들: 이론 및 시뮬레이션(IEEE Trans. On Microwave Theory and Techniques, vol. MTT-43, 페이지 1530-1539, 1995년 7월)을 참조한다. 변환의 결과는 다음과 같다:

보는 바와 같이, 상부 좌측의 2×2 서브매트릭스는 순수한 차동 2-포트 s-파라미터들을 포함하는 한편, 나머지 서브매트릭스들은 공통 모드 동작을 포함한다. 이어서, 표준 2-포트 s-파라미터 공식을 사용하여 전압 전달 이득 G_vdd가 계산되며, 예를 들어 다음과 같다:

이어서, 4-포트 s-파라미터 시뮬레이션 결과로부터 추출된 이 이론적 이득 파라미터 G_vdd는 상이한 조합의 인덕터 레이아웃들 사이의 상호 커플링을 비교하기 위해 사용된다.

상기 혼합 모드의 s-파라미터들을 사용하여, 제1 인덕터의 포트들로부터 제2 인덕터의 포트들로의 차동 전압 이득 G_vdd가 3.7GHz에서 계산되었다. 이어서, 2개의 커플링된 인덕터들을 갖는 테스트 회로 상의 s-파라미터 시뮬레이션에 기초하여 대응하는 결합 계수가 추정되었다. 표 1은 1㎜의 중앙 거리에 있는 2개의 인덕터들에 대해 상이한 코일 형상들 및 방향들 사이의 상호 커플링에 대한 시뮬레이션 결과의 요약을 보여준다. 표 1에서, 표기 "8자 모양_90"은 90도 회전되었으며 모양이 8자 모양인 인덕터를 나타내고, 표기 "8자 모양_-90"은 -90도 회전되었으며 모양이 8자 모양인 인덕터를 나타내며, "Q1"은 인덕터 1에 대한 Q-팩터이고, "Att"는 2개의 인덕터들 사이의 상호 EM 커플링의 감쇄이며, k는 추정된 결합 계수가다.

인덕터 1	인덕터 2	L1[nH]	Q1	Gvdd [dB]	Att [dB]	K
O자 모양	O자 모양	0.841	16.93	-54.0	기준	0.002077
8자 모양	O자 모양	1.216	15.20	-75.6	21.6	0.000173
8자 모양_90	O자 모양	1.218	15.63	-74.9	20.9	0.000187
8자 모양	8자 모양	1.216	15.84	-86.5	32.5	0.000049
8자 모양_90	8자 모양	1.216	15.19	-89.7	35.7	0.000034
8자 모양_90	8자 모양_-90	1.217	15.69	-92.8	38.8	0.000024

보는 바와 같이, 인덕터들 중 하나를 8자 모양으로 만드는 것에 의해 상호 커플링을 20dB까지 감소시켰음을 보여준다. 인덕터들 둘 모두를 8자 모양으로 만드는 것에 의해 절연을 30dB까지 개선시키고 있음을 보여준다. 2개의 코넥터들을 8자 모양으로 만들고 그들을 반대 방향으로 90도 회전시킴으로써 절연을 거의 40dB까지 개선시켰음을 보여준다.

2개의 O자 모양 인덕터들과 비교하여 2개의 8자 모양 인덕터들에 대해 코일들 사이의 중앙 거리를 0.5㎜에서 2.0㎜까지 변화시키는 제2 시리즈의 시뮬레이션을 수행했다. 그 결과를 도 6에 도시하며, 여기서 수직축은 차동 전달 이득 G_vdd를 나타내고, 수평축은 2개의 인덕터들의 중심들 간의 거리를 밀리미터(㎜)로 나타낸다. 보는 바와 같이, 8자 모양 인덕터들(플롯 600)은 O자 모양 인덕터들(플롯 602)에 비해 상호 커플링이 더욱 낮아진 결과를 갖는다. 또한, 8자 모양 인덕터들은 (주파수에 따라) 임의의 거리에서 상호 커플링이 매우 낮은 공진 작용의 정도를 나타낸다. 제2 시리즈에 대한 "평균" 절연 개선은 (거의 2.0mm의 미세한 최저치를 무시하면) 30dB와 40dB 사이가 된다.

서로에 대해 인덕터들을 위치시키는 것은 또한 상호 커플링의 양에 영향을 줄 수 있다. 인덕터들을 위치시키는 것이 상호 커플링에 얼마나 많은 영향을 주는지를 이해하기 위하여, 인덕터 코일 중의 하나가 변화하는 양만큼 이상적인 대칭축으로부터 오프셋되는 추가적인 시뮬레이션들을 행하였다. 이것은 도 7에 도시되어 있고, 거의 동일한 8자 모양 인덕터 코일들(704 및 706)을 갖는 두 인덕터(700 및 702)가 도시된다. 그러나, 보는 바와 같이, 좌측의 커넥터 코일(704)은 이상적인 대칭축 X로부터 새로운 축 X'로 임의의 거리 Z만큼 수직으로 오프셋되었다. 시뮬레이션의 상세는 아래의 표 2에 도시되고, Deg는 dB의 저하를 나타낸다. 이러한 배치에서, 인덕터 절연의 어떤 저하가 관찰되지만, 심지어 45도의 방향에 대응하는 1mm 오프셋에서도, 8자 모양 인덕터에 대해 상호 커플링 감소의 약 30dB의 개선이 달성된다.

오프셋 [mm]	L1 [nH]	Q1	Gvdd [dB]	Att [dB]	Deg [dB]	K estim
0.0	1.216	15.19	-89.7	35.7	기준	0.000034
0.1	1.216	15.19	-85.3	31.3	4.4	0.000057
0.2	1.216	15.19	-82.5	28.5	7.2	0.000078
0.3	1.216	15.19	-81.0	27.0	8.7	0.000093
0.5	1.216	15.19	-81.8	27.8	7.9	0.000085
0.7	1.216	15.19	-85.8	31.8	3.9	0.000053
1.0	1.216	15.19	-103.4	49.4	-13.7	0.000007

차동 전압 이득 G_vdd와 결합 계수 k 사이의 관계를 조사하기 위하여, 두 인덕터들의 s-파라미터 시뮬레이션이 Spectre^TM에서 수행된다. 그 후, 추정된 결합 계수 k는 표 1과 표 2에 포함된 Momentum 2D EM Simulator^TM 결과로부터 계산될 수 있었다.

결합 계수 추정의 결과를 증명하기 위하여, 대안의 툴인 FastHenry^TM이 k를 계산하는데 사용되었다. 시뮬레이션 결과는 도 8에 구성된다. 도 8에서 수평축은 다시 인덕터들의 중심들 사이의 거리를 mm로 나타내지만, 수직축은 이제 결합 계수 k를 나타내고, 하단의 플롯(800)은 FastHenry^TM 결과를 나타내고, 상단의 플롯(802)은 Momentum 2D EM Simulator^TM 결과를 나타낸다. 두 결과 세트간의 일치는 1.5mm까지의 거리에 대해서는 매우 양호한 것으로 나타났지만, 2mm에서는 일부 불일치를 나타낼 수 있다. 불일치에 대한 가장 가능성 있는 설명은 Momentum 2D EM Simulator^TM 결과가 더 신뢰성이 있다는 것이다.

앞서 말한 것으로부터, 상호 커플링 감소는 인덕터의 대칭성과 밀접하게 관련되어 있다는 것을 명백하게 알 수 있다. 따라서, VCO의 나머지에 대한 레이아웃은, 추가적인 루프로부터의 자기장이 반대 부호의 업 필드 구성요소들 사이의 균형에 영향을 미치고 임의의 상쇄 효과를 감소시킬 것이기 때문에, 인덕터가 VCO 구성요소들(예를 들어, 가변 커패시터 및 용량성 스위치들)에 접속될 때 생성될 수 있는 임의의 추가적인 인덕터 루프들을 최소화하도록 설계되어야 한다.

도 9는 임의의 추가적인 인덕터 루프들을 최소화하기 위해 사용될 수 있는 8자 모양의 인덕터(902)를 가진 통상적인 4GHz VCO(900)에 대한 예시적인 레이아웃을 도시한다. 보는 바와 같이, 공진기(예를 들어, 스위치, 버랙터)와 활성 부분들에 대한 레이아웃은 수직축 Y 주변에서 실질적으로 대칭이다. 공급 전원(예를 들어, 바이어스 및 디커플링)은 역시 추가의 루프를 생성하지 않도록 서로의 상단에서 라우팅된 와이어들에 의해 대칭적으로 인가된다. 바람직하게는, 모든 용량성 공진기 구성요소들은 완전히 상이하고 대칭적인 레이아웃을 갖는다.

상기 언급된 바와 같이, 1차원 이상에서 대칭인 보다 복잡한 인덕터 설계, 예를 들어, 네잎 클로버 모양의 설계들이 또한 사용될 수 있다. 일반적으로, 루프의 수를 2에서 4로 증가시킴으로써, 상쇄 효과는 일부 거리 및 일부 방향에서 더욱 개선될 수 있다. 이것은, 일반적으로(그리고 적어도 8자 모양의 인덕터들에서), 인덕터들 사이의 절연이 코일들의 상대적인 배치에 의존하기 때문이다. 도 10은 네잎 클로버 모양의 인덕터(1000)의 일례를 도시한다. 인덕터(1000)의 네 개의 루프들(1002, 1004, 1006, 1008)은 임의의 인접한 두 루프들로부터 발산되는 자기장이 반대의 방향을 갖고 서로를 상쇄하는 경향이 있도록 접속된다. 따라서, 상이한 자기장 구성요소들의 상쇄는, 예를 들어, 두 개의 네잎 클로버 모양의 인덕터들이 동일 칩 상에 존재하는 제2 인덕터 코일의 방향에 덜 의존한다.

또한, 도 12에서 도시된 바와 같이, 두 인덕터들(1100 및 1102) 사이의 훨씬 더 낮은 EM 커플링을 갖기 위하여 인덕터들(예를 들어, 인덕터 1100) 중 하나가 나머지 인덕터(예를 들어, 인덕터 1102)에 대해 45도 회전되어 있는 구성이 관찰되었다.

2개의 네잎 클로버 모양 인덕터 배치(플롯 1200)에 대하여 차동 전달 이득 G_vdd는 2개의 8자 모양 인덕터들(플롯 1202)과 2개의 O자 모양 인덕터들(플롯 1204)의 성능과 함께 중심 거리의 기능으로서 도 12에 도시되어 있다. 네잎 클로버 모양의 인덕터들 중 하나는 약 45도("r"로서 표시됨)만큼 회전되어 있고, 마찬가지로 8자 모양의 인덕터들 중 하나는 약 90도(다시 "r"로서 표시됨)만큼 회전되어 있다. 차트의 수직축은 차동 전달 이득 G_vdd을 나타내고 수평축은 중심 거리를 나타낸다. 보는 바와 같이, 2개의 네잎 클로버 모양의 인덕터 구성의 절연은 1mm 이하의 거리에 대해 8자 모양 인덕터 배치보다 거의 10dB정도 양호하며, 더 먼 거리에서 공진 동작을 전혀 나타내지 않는다.

네잎 클로버 모양의 인덕터 배치의 방향성 동작의 개선은 표 3에 도시되어 있다. 보는 바와 같이, 대칭축으로부터 멀어질 때 절연에서의 저하가 없고, 거리의 증가에 기인하여 단지 약간의 개선이 있다. 그러나, 와이어의 길이당 매우 적은 인덕턴스를 초래하는 보다 복잡한 와이어 레이아웃 때문에, Q-팩터는 8자 모양의 인덕터 배치에 비해 조금 낮아진다.

오프셋 [mm]	L1 [nH]	Q1	Gvdd [dB]	Att [dB]	Deg [dB]	k estim
0.0	1.300	13.09	-92.5	38.5	기준	0.000025
0.1	1.300	13.09	-92.9	38.9	-0.4	0.000024
0.2	1.300	13.09	-92.9	38.9	-0.4	0.000024
0.3	1.300	13.09	-93.4	39.4	-0.9	0.000022
0.5	1.300	13.09	-94.1	40.1	-1.6	0.000021
0.7	1.300	13.09	-94.9	40.9	-2.4	0.000019
1.0	1.300	13.09	-97.1	43.1	-4.6	0.000015

보다 높은 인덕턴스 값이 필요한 애플리케이션들에서는, 한번 감긴 설계가 너무 많은 칩 영역을 차지하는 경향이 있기 때문에, 한번 이상 감긴 인덕터 코일들을 사용하는 것이 가능하다. 두번 감긴 8자 모양 인덕터(1300)의 예가 도 13에 도시되어 있다. 보는 바와 같이, 두번 감긴 8자 모양 인덕터(1300)는 인덕터(1300)의 2개의 외부 루프들(1302, 1304) 각각이 내부 루프(1306, 1308)로 각각 변하는 것을 제외하면, 도 2의 8자 모양의 인덕터(200)와 본질적으로 유사하다. 이어서, 인덕터(1300)의 단자들(1310a, 1310b)은 보다 아래의 내부 루프(1308)와 접속된다. 그러한 두번 감긴 인덕터(1300)는 아주 많은 칩 면적을 차지하지 않고도 높은 인덕턴스 값을 제공할 수 있고, 또한 Q-팩터를 감소시킨다. 여기에 도시된 실시예에서, Q-팩터는 4GHz에서 대략 15로부터 12.5로 감소될 수 있다.

두번 감긴 8자 모양 인덕터가 도시되었지만, 본 기술분야의 숙련자라면, 내부 및 외부 루프와 단자들의 위치 요구조건들이 교차되어 거의 대칭이 유지될 수 있다면, 두번 감긴 네잎 클로버 모양의 인덕터와 같은 다른 구성들 역시 이용될 수 있음을 이해할 것이다. 그러므로, 설명된 것들 외에 다른 대칭적 모양들도, Q-팩터, 코일 크기, 및 결합 계수와 같은 파라미터들 사이에 만족스러운 균형이 달성될수 있다면, 동일한 또는 심지어 더 나은 커플링 감소를 나타낼 수 있다.

본 발명은 하나 이상의 특정 예시적 실시예들을 참조하여 기술되었지만, 본 기술분야의 숙련자라면 본 발명의 사상 및 범주를 벗어나지 않고도 그에 대한 많은 변형들이 행해질 수 있음을 인식할 것이다. 예를 들어, 전자기 커플링의 감소만이 앞서 기술되었지만, 2개의 VCO들 사이에 배치되어 있는 구성요소들의 효과들뿐만 아니라 기판 또는 공급 라인들을 통한 다른 커플링 메카니즘들도 최대 달성 가능 절연에 중요한 영향력을 가질 수 있다. 따라서, 앞서 말한 실시예들 각각 및 그의 변형들은 이하의 청구항들에서 설명되는 청구된 발명의 사상과 범주 내에 있는 것으로 고려되어야 한다.

Claims

상호 전자기 커플링이 감소된 인덕터 레이아웃에 있어서,
감소된 원거리장(far field)을 갖는 제1 인덕터로서,
미리 정의된 제1 축에 대해 실질적으로 대칭인 모양을 갖는 제1 루프,
상기 제1 루프와 실질적으로 동일한 크기 및 모양을 가지며, 상기 제1 루프에 연결된 제2 루프 - 상기 제2 루프는 발생하는 자기장이 상기 제1 루프로부터 발생하는 자기장을 상쇄하는 경향이 있도록 배치되어 있음 - , 및
상기 제1 및 제2 루프들에 전류를 공급하도록 상기 제1 루프에 연결된 2개의 단자들을 포함하는 제1 인덕터; 및
상기 제1 인덕터로부터 미리 정해진 거리에 위치되어 있는 제2 인덕터 - 상기 제1 인덕터와 상기 제2 인덕터 간의 상기 상호 전자기 커플링은 상기 제1 인덕터가 감소된 전자기장을 갖는 것의 결과로서 감소됨 -
를 포함하는 인덕터 레이아웃.
제1항에 있어서,
상기 2개의 단자들은 상기 단자들로부터의 자기장 기여를 최소화시키도록 가깝게 이격되어 있는 인덕터 레이아웃.
제1항에 있어서,
상기 제1 인덕터 및 상기 제2 인덕터는 단일의 반도체 다이 상에 형성되어 있는 인덕터 레이아웃.
제1항에 있어서,
상기 제1 인덕터 및 상기 제2 인덕터는 동일한 방향들로 배향되어 있는 인덕터 레이아웃.
제1항에 있어서,
상기 제1 인덕터 및 상기 제2 인덕터는 상이한 방향들로 배향되어 있는 인덕터 레이아웃.
제1항에 있어서,
상기 제1 인덕터와 상기 제2 인덕터는 공통 축을 공유하고 있는 인덕터 레이아웃.
제1항에 있어서,
상기 제1 인덕터와 상기 제2 인덕터는 공통 축을 공유하고 있지 않은 인덕터 레이아웃.
제1항에 있어서,
상기 제2 인덕터는 또한 2개의 루프들을 포함하며, 상기 제1 인덕터 및 상기 제2 인덕터는 실질적으로 8자 모양으로 되어 있는 인덕터 레이아웃.
제8항에 있어서,
상기 실질적으로 8자 모양으로 되어 있는 제1 및 제2 인덕터의 상기 2개의 루프들의 각각 내에 내부 루프를 더 포함하는 인덕터 레이아웃.
제1항에 있어서,
상기 제1 인덕터는 또한 상기 제2 루프에 연결된 제3 루프 및 상기 제3 루프 및 상기 제1 루프에 연결된 제4 루프를 포함하고, 상기 제1 인덕터는 실질적으로 네잎 클로버 모양으로 되어 있는 인덕터 레이아웃.
제1항에 있어서,
상기 제1 인덕터 및 상기 제2 인덕터는 미리 정의된 제2 축에 대해 대칭인 인덕터 레이아웃.
반도체 다이 상의 제1 인덕터와 제2 인덕터 간에 상호 전자기 커플링을 감소시키는 방법에 있어서,
원거리장을 감소시키도록 상기 제1 인덕터를 형성하는 단계로서,
미리 정의된 제1 축에 대해 실질적으로 대칭인 모양을 갖는 제1 루프를 형성하는 단계,
상기 제1 루프와 실질적으로 동일한 크기 및 모양을 갖는 제2 루프를 형성하는 단계,
상기 제2 루프로부터 발생하는 자기장이 상기 제1 루프로부터 발생하는 자기장을 상쇄하는 경향이 있도록 상기 제1 루프에 대하여 상기 제2 루프를 배향시키는 단계, 및
2개의 단자들 - 상기 2개의 단자들은 상기 제1 및 상기 제2 루프들에 전류를 공급하면서도, 상기 단자들로부터의 자기장 기여를 최소화시킬 정도로 가깝게 이격되어 있음 - 을 상기 제1 루프에 연결시키는 단계를 포함하는, 상기 제1 인덕터를 형성하는 단계; 및
상기 제1 인덕터로부터 미리 정해진 거리에 제2 인덕터를 위치시키는 단계 - 상기 제1 인덕터와 상기 제2 인덕터 간의 상기 상호 전자기 커플링은 상기 제1 인덕터가 감소된 전자기장을 갖는 것의 결과로서 감소됨 -
를 포함하는 상호 전자기 커플링을 감소시키는 방법.
제12항에 있어서,
상기 제2 인덕터를 위치시키는 단계는, 상기 제1 및 제2 인덕터들을 동일한 방향으로 배향시키는 단계를 포함하는 상호 전자기 커플링을 감소시키는 방법.
제12항에 있어서,
상기 제2 인덕터를 위치시키는 단계는, 상기 제1 및 제2 인덕터들을 상이한 방향들로 배향시키는 단계를 포함하는 상호 전자기 커플링을 감소시키는 방법.
제12항에 있어서,
상기 제2 인덕터를 위치시키는 단계는, 상기 제1 및 제2 인덕터들에 의해 공유되는 공통 축 상에 상기 제1 및 제2 인덕터들을 배치하는 단계를 포함하는 상호 전자기 커플링을 감소시키는 방법.
제12항에 있어서,
상기 제2 인덕터를 위치시키는 단계는, 상기 제1 및 제2 인덕터들이 공통 축을 공유하지 않도록 상기 제1 및 상기 제2 인덕터를 배치하는 단계를 포함하는 상호 전자기 커플링을 감소시키는 방법.
제12항에 있어서,
상기 제2 인덕터를 위치시키는 단계는, 상기 제1 및 제2 인덕터들이 미리 정의된 제2 축에 대해 대칭이 되도록 상기 제1 및 제2 인덕터들을 배치하는 단계를 포함하는 상호 전자기 커플링을 감소시키는 방법.
제12항에 있어서,
상기 제1 루프에 대하여 상기 제2 루프를 배향하는 단계는 상기 제1 및 제2 루프들을 실질적으로 8자 모양으로 배치하는 단계를 포함하는 상호 전자기 커플링을 감소시키는 방법.
제12항에 있어서, 상기 제1 인덕터를 형성하는 단계는 또한,
상기 제1 및 제2 루프들과 실질적으로 동일한 크기 및 모양을 갖는 제3 루프를 형성하는 단계;
상기 제1, 제2, 및 제3 루프들과 실질적으로 동일한 크기 및 모양을 갖는 제4 루프를 형성하는 단계; 및
실질적으로 네잎 클로버 모양을 형성하도록 상기 제1, 제2, 제3, 및 제4 루프들을 배향하는 단계를 포함하는 상호 전자기 커플링을 감소시키는 방법.
감소된 원거리장을 갖는 인덕터로서,
미리 정의된 제1 축에 대해 실질적으로 대칭인 모양을 갖는 제1 루프;
상기 제1 루프와 실질적으로 동일한 크기 및 모양을 갖는 제2 루프 - 상기 제2 루프는 발생하는 자기장이 상기 제1 루프로부터 발생하는 자기장을 상쇄하는 경향이 있도록 배치되어 있음 - ; 및
상기 제1 및 제2 루프들에 전류를 공급하도록 상기 제1 루프에 연결된 2개의 단자들을 포함하는 인덕터.
제20항에 있어서,
상기 제1 및 제2 루프들은 미리 정의된 제2 축에 대해 실질적으로 대칭인 인덕터.
제20항에 있어서,
상기 2개의 단자들은 상기 2개의 단자들로부터의 자기장 기여를 최소화시키도록 가깝게 이격되어 있는 인덕터.
감소된 원거리장을 갖는 반도체 다이 상의 인덕터로서,
공통 중심축에 대해 클로버잎 모양으로 대칭 배열된 4개의 전기적으로 연결된 루프들 - 상기 루프들의 각각은 실질적으로 동일한 크기 및 모양을 갖고, 제1 루프 및 제3 루프는 상기 축의 반대쪽들에 있으며, 상기 축의 반대쪽들에 있는 제2 및 제4 루프에 인접함 - ;
상기 제1 루프에 연결된 2개의 단자들 - 상기 2개의 단자들은 상기 4개의 루프들에 전류를 공급하면서도, 상기 단자들로부터의 자기장 기여를 최소화시킬 정도로 가깝게 이격되어 있음 - 을 포함하고,
상기 전류는 상기 제1 및 제3 루프들 내에서는 제1 방향으로 흐르고, 상기 전류는 상기 제2 및 제4 루프들 내에서는 제2 방향으로 흐르며,
상기 제1 및 제3 루프들로부터 발생하는 자기장은 상기 제2 및 제4 루프들로부터 발생하는 자기장을 상쇄시키는 경향을 갖는 인덕터.