KR101729400B1 - 유도성 디바이스를 위한 커플링 구조물 - Google Patents

유도성 디바이스를 위한 커플링 구조물 Download PDF

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Abstract

회로는 커플링 구조물과 제1 유도성 디바이스를 포함한다. 커플링 구조물은 두 개 이상의 도전성 루프들 및 이러한 두 개 이상의 도전성 루프들을 전기적으로 연결시키는 도전성 경로들의 세트를 포함한다. 제1 유도성 디바이스는 두 개 이상의 도전성 루프들 중의 제1 도전성 루프와 자기적으로 커플링된다.

Description

유도성 디바이스를 위한 커플링 구조물{COUPLING STRUCTURE FOR INDUCTIVE DEVICE}
본 출원은 2013년 11월 8일에 출원된 미국 출원 14/075,021의 일부계속출원이며, 이 출원 내용은 그 전체가 참조로서 본 명세서 내에 병합된다.
집적 회로에서는, 일반적으로, 다양한 컴포넌트들의 동작을 동기화시키기 위해 공통 클록 신호를 이러한 다양한 컴포넌트들에 분배시키기 위한 클록 트리(clock tree)가 이용된다. 이러한 배경 기술은 미국 특허출원공개공보 US2011/0050354에 개시되어 있다.
집적 회로의 두 개 이상의 클로킹된(clocked) 컴포넌트들에서의 클록 신호들의 도착 시간 차이들은 집적 회로의 동작 시에 에러를 초래시킬 수 있다. 몇몇의 응용들에서, 공통 클록 신호의 분배를 위한 클록 트리는 H자형 트리 메쉬 또는 밸런싱된 버퍼 트리와 같은 구조물들을 포함한다. 많은 경우들에서, 분배된 클록 신호들의 도착의 불일치는 클록 트리를 따라 공통 클록 신호를 분배시키기 위한 충분한 구동 전류를 희생시켜서 최소화된다. 클록 신호의 주파수의 증가로 인해, 클록 트리를 구동시키기 위한 전력 소모는 증가한다. 또한, 클록 트리들의 다양한 스테이지들에서의 클록 버퍼들은 일반적으로 전력 공급 그리드로부터 방대한 전류들을 끌어당기며, 이에 따라 공급 전압의 전압 강하를 일으켜서 근처에 있는 컴포넌트들의 성능에 영향을 미친다. 몇몇의 응용들에서, 클록 트리들은 집적 회로의 총 전력 소모의 20% 내지 40%를 사용한다.
하나의 실시예에 따르면, 회로는 커플링 구조물과 제1 유도성 디바이스를 포함한다. 커플링 구조물은 두 개 이상의 도전성 루프들 및 이러한 두 개 이상의 도전성 루프들을 전기적으로 연결시키는 도전성 경로들의 세트를 포함한다. 제1 유도성 디바이스는 두 개 이상의 도전성 루프들 중의 제1 도전성 루프와 자기적으로 커플링된다.
또 다른 실시예에 따르면, 회로는 유도성 디바이스를 포함한 제1 오실레이터, 유도성 디바이스를 포함한 제2 오실레이터, 및 커플링 구조물을 포함한다. 커플링 구조물은 제1 오실레이터의 유도성 디바이스와 자기적으로 커플링된 제1 도전성 루프, 제2 오실레이터의 유도성 디바이스와 자기적으로 커플링된 제2 도전성 루프, 및 제1 도전성 루프와 제2 도전성 루프를 전기적으로 연결시키는 도전성 경로들의 세트를 포함한다.
또 다른 실시예에 따르면, 방법은 제1 오실레이터의 제1 유도성 디바이스에 의해 생성된 제1 자기장에 응답하여 커플링 구조물의 제1 도전성 루프에서 유도 전류를 생성하는 단계를 포함한다. 유도 전류는 제1 및 제2 도전성 루프들을 전기적으로 연결시키는 커플링 구조물의 도전성 경로들의 세트를 거쳐서 커플링 구조물의 제2 도전성 루프에 전송된다. 제2 오실레이터의 제2 유도성 디바이스는 커플링 구조물을 통해 제1 오실레이터의 제1 유도성 디바이스와 자기적으로 커플링된다.
몇몇의 실시예들에서, 클록 트리를 이용하는 것 대신에, 미리결정된 주파수를 갖는 출력 오실레이팅 신호들을 생성하도록 구성된 두 개 이상의 오실레이터들이 집적 회로에서의 다양한 클로킹된 컴포넌트들에 클록 신호들을 분배하기 위해 활용된다. 또한, 하나 이상의 동기화 메커니즘들은 두 개 이상의 오실레이터들에 의해 생성된 오실레이팅 신호들 간의 주파수 또는 위상 차이들을 최소화하도록 구현된다. 몇몇의 실시예들에서, 하나 이상의 동기화 메커니즘들은 자기 커플링, 마스터-슬레이브 미세 튜닝, 및 펄스 주입을 포함한다.
첨부된 도면들에서는 하나 이상의 실시예들이 비제한적인 예시로서 예시되며, 도면 전반에 걸쳐서 동일한 참조번호 지정을 갖는 엘리먼트들은 동일한 엘리먼트들을 나타낸다.
도 1 은 하나 이상의 실시예들에 따른 두 개의 오실레이터들의 개략도이다.
도 2a는 하나 이상의 실시예들에 따른 도 1에서의 오실레이터들 중의 하나 또는 둘 다의 오실레이터에서 이용가능한 캐패시터 어레이의 개략도이다.
도 2b는 하나 이상의 실시예들에 따른 도 1에서의 오실레이터들 중의 하나 또는 둘 다의 오실레이터에서 이용가능한 버랙터의 개략도이다.
도 3은 하나 이상의 실시예들에 따른 여섯 개의 오실레이터들의 개략도이다.
도 4는 하나 이상의 실시예들에 따른 마스터-슬레이브 미세 튜닝 유닛의 세트의 기능 블록도이다.
도 5는 하나 이상의 실시예들에 따른 펄스 분배 네트워크의 개략도이다.
도 6은 하나 이상의 실시예들에 따른 오실레이터들을 동기화하는 방법의 흐름도이다.
도 7은 하나 이상의 실시예들에 따른 링 오실레이터의 개략도이다.
도 8은 하나 이상의 실시예들에 따른 또 다른 링 오실레이터의 개략도이다.
도 9는 하나 이상의 실시예들에 따른 커플링 구조물 및 이에 대응하는 유도성 디바이스들의 평면도이다.
도 10은 하나 이상의 실시예들에 따른, 커플링 구조물을 갖거나 또는 갖지 않는 경우의 두 개의 유도성 디바이스들 간의 커플링 계수 대 주파수의 도면이다.
도 11a 내지 도 11c는 하나 이상의 실시예들에 따른 커플링 구조물들 및 이에 대응하는 유도성 디바이스들의 평면도들이다.
도 12a 내지 도 12e는 하나 이상의 실시예들에 따른 커플링 구조물들 및 이에 대응하는 유도성 디바이스들의 평면도들이다.
도 13a 및 도 13b는 하나 이상의 실시예들에 따른 커플링 구조물들 및 이에 대응하는 유도성 디바이스들의 평면도들이다.
도 14는 하나 이상의 실시예들에 따른 커플링 구조물 및 이에 대응하는 유도성 디바이스들의 평면도이다.
도 15는 하나 이상의 실시예들에 따른 차폐 구조물들을 갖는 커플링 구조물 및 이에 대응하는 유도성 디바이스들의 평면도이다.
도 16은 하나 이상의 실시예들에 따른 유도성 디바이스들을 자기적으로 커플링시키는 방법의 흐름도이다.
아래의 발명개시는 본 발명개시의 상이한 특징들을 구현하기 위한 하나 이상의 상이한 실시예들 또는 예시들을 제공하는 것이 이해된다. 본 발명개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정예들이 아래에서 설명된다. 물론, 이것들은 예시들에 불과하며, 한정적인 것으로 의도된 것은 아니다. 본 산업계에서의 표준적인 실시에 따라, 도면에서의 다양한 피처(feature)들은 실척도로 작도되지 않으며 단지 설명을 위해 이용된다.
도 1은 하나 이상의 실시예들에 따른 두 개의 오실레이터들(100A, 100B)의 개략도이다. 몇몇의 실시예들에서, 오실레이터들(100A, 100B)은 미리결정된 주파수를 갖는 오실레이팅 신호들을 생성하도록 구성된다. 몇몇의 실시예들에서, 오실레이터들(100A, 100B)로부터의 오실레이팅 신호들의 주파수들은 미리결정된 주파수와 대략 동일하되 정확히 동일하지는 않다. 또한, 몇몇의 실시예들에서, 오실레이터들(100A, 100B)로부터의 오실레이팅 신호들의 위상들은 정확히 동기화되지 않는다. 몇몇의 실시예들에서, 오실레이터들(100A, 100B)을 동기화하는 것은 오실레이터들(100A, 100B)로부터의 오실레이팅 신호들 간의 주파수 또는 위상 차이들을 최소화하는 것을 말한다. 도 1과 관련하여 단지 두 개의 오실레이터들(100A, 100B)이 예시되지만, 본 발명개시에서 예시된 동기화 메커니즘들은 동일한 집적 회로의 두 개 이상의 유사하게 구성된 오실레이터들에 적용가능하다.
오실레이터(100A)는 유도성 디바이스(110A), 용량성 디바이스(120A), 능동 피드백 디바이스(130A), 스위치 디바이스(140A), 출력 노드(152A), 및 상보적 출력 노드(154A)를 포함한다. 유도성 디바이스(110A), 용량성 디바이스(120A), 능동 피드백 디바이스(130A), 및 스위치 디바이스(140A)는 출력 노드(152A)와 상보적 출력 노드(152B) 사이에 커플링된다.
능동 피드백 디바이스(130A)는 두 개의 N형 트랜지스터들(132A, 134A)을 포함한다. 트랜지스터들(132A, 134A)의 소스 단자들은 접지 기준 노드(162A)와 커플링된다. 트랜지스터(132A)의 드레인 단자는 노드(152A) 및 트랜지스터(134A)의 게이트 단자와 커플링되고, 트랜지스터(134A)의 드레인 단자는 노드(154A) 및 트랜지스터(132A)의 게이트 단자와 커플링된다. 능동 피드백 디바이스(130A)는 노드(152A)에서 제1 출력 오실레이팅 신호와 노드(154A)에서 제1 상보적 출력 오실레이팅 신호를 출력하도록 구성된다. 제1 출력 오실레이팅 신호와 제1 상보적 출력 오실레이팅 신호는 용량성 디바이스(120A)의 전기적 특성들과 유도성 디바이스(110A)의 전기적 특성들에 따라 결정된, 미리결정된 주파수를 갖는다. 몇몇의 실시예들에서, 유도성 디바이스(110A)가 LTOTAL의 인덕턴스를 갖고, 용량성 디바이스(120A)가 CTOTAL의 캐패시턴스를 가지면, 미리결정된 주파수(FOSC)(Hz 단위)는 아래의 등식에 따라 결정될 수 있다:
Figure 112015063088690-pat00001
몇몇의 응용들에서, 오실레이터(100A)와 유사한 구성들을 갖는 오실레이터들은 또한 "LC 탱크 오실레이터들"로서 알려져 있다. 몇몇의 실시예들에서, 트랜지스터들(132A, 134A)은 P형 트랜지스터들이다. 몇몇의 실시예들에서, 다른 유형들의 능동 피드백 디바이스들이 또한 능동 피드백 디바이스(130A)로서 이용가능하다.
유도성 디바이스(110A)는 도전성 코일로서 일체적으로 형성된 인덕터(112A)와 인덕터(114A)를 포함한다. 인덕터(112A)는 노드(152A)와 공급 기준 노드(164A) 사이에 커플링되며, 인덕터(114A)는 노드(154A)와 공급 기준 노드(164A) 사이에 커플링된다.
용량성 디바이스(120A)는 거친 튜닝 캐패시터(122A)와 미세 튜닝 캐패시터(124A)를 포함한다. 몇몇의 실시예들에서, 거친 튜닝 캐패시터(122A)의 캐패시턴스는 버스(126A)로부터의 디지털 신호들의 세트에 따라 세팅된다. 몇몇의 실시예들에서, 거친 튜닝 캐패시터(122A)는 하드 와이어드 캐패시터들의 세트로 대체되며, 이에 따라 거친 튜닝 캐패시터(122A)의 캐패시턴스는 고정되고, 이에 따라 버스(126A)는 생략된다. 몇몇의 실시예들에서, 미세 튜닝 캐패시터(124A)의 캐패시턴스는 경로(128A)로부터의 아날로그 신호에 따라 세팅된다. 몇몇의 실시예들에서, 오실레이터(100A)의 공진 주파수는 거친 튜닝 캐패시터(122A) 또는 미세 튜닝 캐패시터(124A)를 제어함으로써 조정가능하다.
스위치 디바이스(140A)가 턴 온될 때 스위치 디바이스(140A)는 노드들(152A, 154A)에서의 신호들을 대응하는 미리결정된 전압 레벨들로 세팅하도록 구성된다. 예를 들어, 스위치 디바이스(140A)가 턴 온될 때, 노드(152A, 154A)는 서로 전기적으로 커플링된다. 이러한 상황하에서, 트랜지스터들(132A, 134A)과 인덕터들(112A, 114A)은 전압 분할기로서 기능을 하며, 노드(152A, 154A)에서의 신호들은 트랜지스터들(132A, 134A)과 인덕터들(112A, 114A)의 임피던스에 따라 결정될 수 있는 전압 레벨로 세팅된다. 몇몇의 실시예들에서, 스위치 디바이스(140A)가 턴 온될 때, 노드(152A, 154A)에서의 신호들은 대략 공급 기준 노드(164A)와 접지 기준 노드(162A)의 전압 레벨들의 중간으로 세팅된다.
스위치 디바이스(140A)는 경로(170A) 상의 신호에 의해 제어된다. 몇몇의 실시예들에서, 경로(170A) 상의 제어 신호는 노드(152A, 154A)에서의 오실레이팅 신호들의 크로싱 오버(crossing-over)를 강제시키기 위해 이용되는 펄스 신호이다. 그러므로, 본 응용에서, 스위치 디바이스(140A)는 또한 리셋 디바이스 또는 펄스 주입 디바이스로서 일컬어진다. 몇몇의 실시예들에서, 스위치 디바이스(140A)는 트랜지스터이다. 몇몇의 실시예들에서, 스위치 디바이스(140A)는 P형 트랜지스터, N형 트랜지스터, 또는 트랜스미션 게이트이다. 몇몇의 실시예들에서, 스위치 디바이스(140A)는 생략된다.
오실레이터(100B)는 유도성 디바이스(110B), 용량성 디바이스(120B), 능동 피드백 디바이스(130B), 스위치 디바이스(140B), 출력 노드(152B), 및 상보적 출력 노드(154B)를 포함한다. 오실레이터(100B) 및 오실레이터(100A)는 실질적으로 동일한 구성을 갖는다. 오실레이터(100A)의 컴포넌트들과 유사한 오실레이터(100B)의 컴포넌트들에는, 대응하는 접미사들이 "A"로부터 "B"로 변경된다는 점을 제외하고, 유사한 참조 번호들이 주어진다. 오실레이터(100B)의 특징들과 기능들은 오실레이터(100A)와 관련하여 위에서 제기된 것들과 실질적으로 유사하며, 이에 따라 오실레이터(100B)와 관련된 상세한 설명은 반복하지 않는다.
몇몇의 실시예들에서, 오실레이터(100A)와 오실레이터(100B)는 동일한 기판 상에, 동일한 패키지 기판 상의 상이한 기판들 상에, 기판들의 스택의 상이한 기판들 상에, 또는 다이들의 스택의 상이한 기판들 상에 있다. 몇몇의 실시예들에서, 전력 분배 네트워크는 공급 기준 노드들(164A, 164B)이 실질적으로 동일한 공급 전압 레벨을 갖게 하고, 접지 기준 노드들(162A, 162B)이 실질적으로 동일한 접지 기준 레벨을 갖게 하도록 구현된다. 몇몇의 실시예들에서, 버스들(126A, 126B) 상의 디지털 신호들은 동일한 논리 값들을 갖는다.
몇몇의 실시예들에서, 경로(170A)와 경로(170B) 상의 신호들은 공통 신호에 기초하여 신호 분배 네트워크에 의해 제공된다. 몇몇의 실시예들에서, 경로(170A)와 경로(170B) 상의 신호들은 동기화된 신호들이다. 몇몇의 실시예들에서, 경로(170A)와 경로(170B) 상의 신호들은 펄스 신호들이다. 몇몇의 실시예들에서, 오실레이터들(100A, 100B)의 출력 오실레이팅 신호들의 미리결정된 주파수는 경로(170A)와 경로(170B) 상의 신호들의 주파수의 정수배이다.
또한, 오실레이터(100A)의 유도성 디바이스(110A)와 오실레이터(100B)의 유도성 디바이스(110B)는 (점선 화살표(180)에 의해 도시된 바와 같이) 자기적으로 커플링된다. 유도성 디바이스(110A)와 유도성 디바이스(110B) 사이의 자기적 커플링이란 유도성 디바이스(110A)를 동작시킴으로써 생성된 자기 플럭스가 유도성 디바이스(110B)의 동작에 영향을 미치는 경우, 또는 그 반대의 경우를 말한다. 오실레이터들(100A, 100B)이 배치된 위치와 마찬가지로, 몇몇의 실시예들에서, 유도성 디바이스(110A)와 유도성 디바이스(110B)는 동일한 기판 상에, 동일한 패키지 기판 상의 상이한 기판들 상에, 기판들의 스택의 상이한 기판들 상에, 또는 다이들의 스택의 상이한 기판들 상에 있다. 유도성 디바이스(110A)와 유도성 디바이스(110B)는 오실레이터(100A)의 노드(152A)와 오실레이터(100B)의 노드(152B)에서의 오실레이팅 신호들의 역위상(out-of-phase) 성분들을 감쇄시키고 정위상(in-phase) 성분을 증대시키도록 구성된다. 그 결과로서, 오실레이터(100A)와 오실레이터(100B)가 인에이블된 후, 노드들(152A, 152B)에서의 출력 오실레이팅 신호들은 종국적으로는 안정화되어 정위상 오실레이팅 신호들이 된다. 달리 말하면, 유도성 디바이스(110A)와 유도성 디바이스(110B)는 오실레이터(100A)와 오실레이터(100B)에 의해 생성된 오실레이팅 신호들을 동기화하도록 구성된다.
몇몇의 실시예들에서, 미리결정된 시구간 내에서 오실레이터(100A)와 오실레이터(100B)를 동기화시키는데 충분한 상호 인덕턴스를 유발시키기 위해 오실레이터(100A)의 유도성 디바이스(110A)와 오실레이터(100B)의 유도성 디바이스(110B)는 미리결정된 거리 이하의 거리를 갖는다. 몇몇의 실시예들에서, 미리결정된 거리는 오실레이팅 신호들의 미리결정된 주파수를 갖는 전자기파의 파장의 절반이다. 몇몇의 실시예들에서, 출력 오실레이팅 신호들의 미리결정된 주파수는 100MHz 내지 20GHz의 범위에 있다.
도 2a는 하나 이상의 실시예들에 따른 거친 튜닝 캐패시터(122A) 또는 거친 튜닝 캐패시터(122B)로서 이용가능한 캐패시터 어레이(200)의 개략도이다. 캐패시터 어레이(200)는 제1 노드(202), 제2 노드(204), K개 트랜지스터들(212-1 내지 212-K), 및 2K개의 캐패시터들(222-1 내지 222-K 및 224-1 내지 224-K)을 포함하며, 여기서 K는 양의 정수이다. 제1 노드(202)와 제2 노드(204)는 대응하는 노드(152A) 또는 노드(154A)와 연결되도록 이용가능하거나, 또는 대응하는 노드(152B) 또는 노드(154B)와 연결되도록 이용가능하다. 캐패시터들(222-1 내지 222-K)은 제1 노드(202)에 커플링되고, 캐패시터들(224-1 내지 224-K)은 제2 노드(204)에 커플링되고, 트랜지스터들(212-1 내지 212-K)은 캐패시터들(222-1 내지 222-K 및 224-1 내지 224-K)의 대응 쌍들 사이에 커플링된다. 트랜지스터들(212-1 내지 212-K)은 스위치들로서 기능을 하고 제어 신호들(B[0], B[1] 내지 B[K-1])에 의해 제어된다.
몇몇의 실시예들에서, 트랜지스터들(212-1 내지 212-K)은 P형 트랜지스터들 또는 N형 트랜지스터들이다. 몇몇의 실시예들에서, 트랜지스터들(212-1 내지 212-K)은 트랜스미션 게이트들 또는 다른 유형들의 스위치들로 대체된다. 몇몇의 실시예들에서, 캐패시터들(222-1 내지 222-K 및 224-1 내지 224-K)은 금속 산화물 금속 캐패시터들이거나 또는 금속 절연체 금속 캐패시터들이다.
몇몇의 실시예들에서, 트랜지스터들(212-1 내지 212-K) 중 하나, 캐패시터들(222-1 내지 222-K)의 대응 캐패시터, 및 캐패시터들(224-1 내지 224-K)의 대응 캐패시터를 비롯한 각각의 경로의 총 캐패시턴스는 동일한 값을 갖는다. 이러한 상황들 하에서, 제어 신호들(B[0:K-1])은 1진 코딩 포맷으로 코딩된다. 몇몇의 실시예들에서, 위에서 정의된 각각의 경로의 총 캐패시턴스는 미리결정된 단위 캐패시턴스값의 20, 21,... 2K-1 배 중 하나에 대응한다. 이러한 대안적인 상황들 하에서, 제어 신호들(B[0:K-1])은 2진 코딩 포맷으로 코딩된다.
도 2b는 하나 이상의 실시예들에 따른 도 1에서의 미세 튜닝 캐패시터(124A) 또는 미세 튜닝 캐패시터(124B)로서 이용가능한 버랙터(250)의 개략도이다. 버랙터(250)는 제1 노드(252), 제2 노드(254), 제어 노드(256), 및 트랜지스터들(262, 264)을 포함한다. 제1 노드(252)와 제2 노드(254)는 대응하는 노드(152A) 또는 노드(154A)와 커플링되도록 이용가능하거나, 또는 대응하는 노드(152B) 또는 노드(154B)와 커플링되도록 이용가능하다. 트랜지스터(262)는 제1 노드(252)와 함께 커플링된 드레인 단자와 소스 단자를 갖는다. 트랜지스터(262)는 제어 노드(256)에 커플링된 게이트 단자를 갖는다. 트랜지스터(264)는 제2 노드(254)와 함께 커플링된 드레인 단자와 소스 단자를 갖는다. 트랜지스터(264)는 제어 노드(256)에 커플링된 게이트 단자를 갖는다. 제어 노드(256)는 경로(128A 또는 128B) 상의 제어 신호와 같은, 아날로그 제어 신호(VCAP)를 수신하도록 구성된다. 노드들(252, 254) 사이의 총 캐패시턴스는 제어 신호(VCAP)의 전압 레벨에 응답하여 조정가능하다. 몇몇의 실시예들에서, 트랜지스터들(262, 264)은 P형 트랜지스터들 또는 N형 트랜지스터들이다.
도 1에서는, 단지 두 개의 오실레이터들(100A, 100B)만이 도시된다. 하지만, 몇몇의 실시예들에서는, 집적 회로에서 클록들을 생성하기 위한 오실레이터들이 두 개보다 많이 있다. 또한, 오실레이터(100A 또는 100B)의 유도성 디바이스(110A 또는 110B)는 두 개 이상의 오실레이터들의 두 개보다 많은 유도성 디바이스들과 자기적으로 커플링될 수 있다.
예를 들어, 도 3은 하나 이상의 실시예들에 따른 여섯 개의 오실레이터들(300A 내지 300F)의 개략도이다. 오실레이터들(300A 내지 300F)은 상술한 오실레이터(100A)와 유사한 구성을 갖는다. 다른 것들 중에서, 오실레이터들(300A 내지 300F)은 대응하는 유도성 디바이스들(310A 내지 310F)을 갖는다. 오실레이터들(300A 내지 300F)의 다른 상세사항들은 생략된다.
도 3에서 도시된 바와 같이, 유도성 디바이스들(310A, 310B)은 자기적으로 커플링되고(점선 화살표(380A)); 유도성 디바이스들(310B, 310C)은 자기적으로 커플링되고(점선 화살표(380B)); 유도성 디바이스들(310D, 310E)은 자기적으로 커플링되고(점선 화살표(380C)); 유도성 디바이스들(310E, 310F)은 자기적으로 커플링되고(점선 화살표(380D)); 유도성 디바이스들(310A, 310D)은 자기적으로 커플링되고(점선 화살표(380E)); 유도성 디바이스들(310B, 310E)은 자기적으로 커플링되며(점선 화살표(380F)); 유도성 디바이스들(310C, 310F)은 자기적으로 커플링된다(점선 화살표(380G)). 이 실시예에서, 상호 유도성 커플링(380A 내지 380G)은 오실레이터들(300A 내지 300F)로 하여금 대략적으로 동일한 미리결정된 주파수와 대략적으로 동일한 위상을 갖는 오실레이팅 신호들을 생성하게 하도록 구성된다.
몇몇의 실시예들에서, 유도성 디바이스들(310A 내지 310F)은 동일한 기판 상에, 동일한 패키지 기판 상의 상이한 기판들 상에, 기판들의 스택의 상이한 기판들 상에, 또는 다이들의 스택의 상이한 기판들 상에 형성된다. 몇몇의 실시예들에서, 자기 커플링(380A 내지 380G) 중 하나에 대응하는 유도성 디바이스들(310A 내지 310F) 중 두 개의 유도성 디바이스들 사이의 거리들은 미리결정된 주파수를 갖는 전자기파의 파장의 절반 이하이다. 몇몇의 실시예들에서, 출력 오실레이팅 신호들의 미리결정된 주파수는 100MHz 내지 20GHz의 범위에 있다.
도 4는 하나 이상의 실시예들에 따른 마스터-슬레이브 미세 튜닝 유닛의 세트(400)의 기능 블록도이다. 마스터-슬레이브 미세 튜닝 유닛의 세트(400)는 마스터 오실레이터(402)와 슬레이브 오실레이터(404)에 커플링되고, 마스터 오실레이터(402)와 슬레이브 오실레이터(404)의 출력 오실레이팅 신호들의 비교에 기초하여 슬레이브 오실레이터(404)의 공진 주파수를 제어가능하다. 몇몇의 실시예들에서, 마스터 오실레이터(402)는 도 1에서의 오실레이터(100B)에 대응하고, 슬레이브 오실레이터(404)는 오실레이터(100A)에 대응하며, 슬레이브 오실레이터(404)의 공진 주파수는 미세 튜닝 캐패시터(124A)를 제어함으로써 조정가능하다.
마스터-슬레이브 미세 튜닝 유닛의 세트(400)는 제1 위상 비교기(412), 제2 위상 비교기(414), 제어 유닛(416), 제1 도전성 경로(422), 제2 도전성 경로(424), 제1 주파수 분할기(432), 및 제2 주파수 분할기(434)를 포함한다.
제1 주파수 분할기(432)는 마스터 오실레이터(402)에 인접하여 배치되고 이에 전기적으로 커플링된다. 제1 주파수 분할기(432)는 마스터 오실레이터(402)로부터 출력 오실레이팅 신호(CLK_M)를 수신하고 출력 오실레이팅 신호(CLK_M)를 미리결정된 비 N으로 주파수 분할함으로써 기준 신호(CLK_MR)를 생성하도록 구성된다. 몇몇의 실시예들에서, N은 양의 정수이다. 몇몇의 실시예들에서, N은 4 내지 16의 범위 내에 있다. 제2 주파수 분할기(434)는 슬레이브 오실레이터(402)에 인접하여 배치되고 이에 전기적으로 커플링된다. 제2 주파수 분할기(434)는 슬레이브 오실레이터(404)로부터 출력 오실레이팅 신호(CLK_S)를 수신하고 출력 오실레이팅 신호(CLK_S)를 미리결정된 비 N으로 주파수 분할함으로써 기준 신호(CLK_SR)를 생성하도록 구성된다.
몇몇의 실시예들에서, 제1 주파수 분할기(432)와 제2 주파수 분할기(434)는 생략되고, 오실레이팅 신호들(CLK_M, CLK_S)은 기준 신호(CLK_MR)와 기준 신호(CLK_SR)로서 이용된다.
제1 위상 비교기(412)는 마스터 오실레이터(402)에 인접하여 배치된다. 제2 위상 비교기(414)는 슬레이브 오실레이터(404)에 인접하여 배치된다. 제1 도전성 경로(422)와 제2 도전성 경로(424)는 마스터 오실레이터(402)와 슬레이브 오실레이터(404) 사이에 배치된다. 제1 위상 비교기(412)는 마스터 오실레이터(402)로부터의 기준 신호(CLK_MR)에 따라 제1 위상 에러 신호(442)를 생성하고 슬레이브 오실레이터(404)로부터 제1 도전성 경로(422)를 거쳐서 전송된 기준 신호(CLK_SR)의 지연된 버전(CLK_SR’)을 생성하도록 구성된다. 제2 위상 비교기(422)는 슬레이브 오실레이터(404)로부터의 기준 신호(CLK_SR)에 따라 제2 위상 에러 신호(444)를 생성하고 마스터 오실레이터(402)로부터 제2 도전성 경로(424)를 거쳐서 전송된 기준 신호(CLK_MR)의 지연된 버전(CLK_MR’)을 생성하도록 구성된다.
제어 유닛(416)은 제1 위상 에러 신호(442)와 제2 위상 에러 신호(444)에 따라 슬레이브 오실레이터(404)에 대한 튜닝 신호(VTUNE)를 생성하도록 구성된다. 몇몇의 실시예들에서, 튜닝 신호(VTUNE)는 도 1의 경로(128A)에 의해 운송된 미세 튜닝 캐패시터(124A)를 조정하기 위한 아날로그 제어 신호로서 또는 도 2b의 아날로그 제어 신호(VCAP)로서 이용가능하다.
도 5는 하나 이상의 실시예들에 따른 펄스 분배 네트워크(500)의 개략도이다. 몇몇의 실시예들에서, 펄스 분배 네트워크(500)는 경로(170A)를 거쳐서 오실레이터(100A)의 스위치 디바이스(140A)에 제어 신호를 제공하고 경로(170B)를 거쳐서 오실레이터(100B)의 스위치 디바이스(140B)에 제어 신호를 제공하도록 이용가능하다.
펄스 분배 네트워크(500)는 펄스 생성기(510), 드라이버(520), 및 H자형 트리 구성을 갖도록 배열된 하나 이상의 도전성 경로들을 포함한다. 두 개 이상의 오실레이터들(532, 534)은 H자형 트리의 두 개의 단부들에 커플링된다. 몇몇의 실시예들에서, 오실레이터(532)는 도 1에서의 오실레이터(100A)에 대응하고, 오실레이터(532)는 오실레이터(100B)에 대응한다.
펄스 생성기(510)는 대응하는 오실레이터들의 스위치 디바이스들 또는 리셋 디바이스들을 위한 제어 신호들로서 이용가능한 펄스 신호를 생성하도록 구성된다. 몇몇의 실시예들에서, 펄스 신호는 펄스 주파수를 갖고, 오실레이터들(532, 534)의 출력 오실레이팅 신호들의 미리결정된 주파수는 펄스 주파수의 정수배이다. 펄스 신호에 응답하여 오실레이터들의 대응하는 스위치 디바이스들에 의해 미리결정된 전압 레벨들로 출력 오실레이팅 신호들을 세팅하기 위해 펄스 신호는 오실레이터들(532, 534)에 전송된다. 따라서, 오실레이터들(532, 534)의 출력 오실레이팅 신호들의 상승 엣지들 또는 하강 엣지들의 타이밍은 펄스 신호에 따라 동기화된다.
도 5에서 도시된 H자형 트리는 1개(20)의 제1 레벨 도전성 경로(541), 경로(541)의 대응하는 단부들에 커플링된 2개(21)의 제2 레벨 도전성 경로들(543a, 543b), 경로들(543a 또는 543b)의 대응하는 단부들에 커플링된 4개(22)의 제3 레벨 도전성 경로들(545a, 545b, 545c, 545d), 경로들(545a 내지 545d)의 대응하는 단부들에 커플링된 8개(23)의 제4 레벨 도전성 경로들(547a 내지 547i), 및 경로들(547a 내지 547i)의 대응하는 단부들에 커플링된 16개(24)의 제5 레벨 도전성 경로들(549a 내지 549p)을 포함한 5레벨 H자형 트리이다. 제5 레벨 도전성 경로들(549a 내지 549p)은 다양한 오실레이터들의 대응하는 스위치 디바이스들에 연결된 단부들을 갖는다. 예를 들어, 경로(549a)의 하나의 단부는 오실레이터(532)에 커플링되고, 경로(549b)의 하나의 단부는 오실레이터(534)에 커플링된다. 몇몇의 실시예들에서, 제5 레벨 도전성 경로들(539a 내지 539p)의 각각의 단부들은 동일한 라우팅 거리를 갖는다. 그러므로, 드라이버(520)로부터 제5 레벨 도전성 경로들(549a 내지 549p)의 대응하는 단부들까지의 도전성 경로들은 펄스 신호의 전송 및 분배 동안 펄스 신호에 대해 실질적으로 동일한 지연을 부과시키도록 구성된다.
드라이버(520)는 펄스 생성기(510)에 의해 생성된 펄스 신호를 제5 레벨 도전성 경로들(549a 내지 549p)의 다양한 단부들에 전송하는데 충분한 전류 구동 능력을 제공하도록 구성된다. 몇몇의 실시예들에서, 추가적인 드라이버들(552, 554, 556, 558)이 제2 레벨 도전성 경로들(543a, 543b)의 단부들에 있다. 몇몇의 실시예들에서, 추가적인 드라이버들(552, 554, 556, 558)은 생략된다. 몇몇의 실시예들에서, 추가적인 드라이버들(552, 554, 556, 558)은 H자형 트리에서의 상이한 레벨의 도전성 경로들의 대응하는 단부들에서 배치된다.
그러므로, 도 1에서의 오실레이터들(100A, 100B)과 같은, 두 개 이상의 오실레이터들의 출력 오실레이팅 신호들을 동기화하기 위한 적어도 세가지의 상이한 방법들, 즉, 자기 커플링(도 1과 도 3을 참조하여 예시됨); 마스터-슬레이브 미세 튜닝(도 4를 참조하여 예시됨); 및 펄스 주입(도 5를 참조하여 예시됨)을 상술하였다. 몇몇의 실시예들에서, 두 개 이상의 오실레이터들(100A, 100B)은 자기 커플링 및 마스터-슬레이브 미세 튜닝 메커니즘들을 이용하여 동기화된다. 몇몇의 실시예들에서, 두 개 이상의 오실레이터들(100A, 100B)은 자기 커플링 및 펄스 주입 메커니즘들을 이용하여 동기화된다. 몇몇의 실시예들에서, 두 개 이상의 오실레이터들(100A, 100B)은 자기 커플링, 마스터-슬레이브 미세 튜닝, 및 펄스 주입 메커니즘들을 이용하여 동기화된다.
도 6은 하나 이상의 실시예들에 따른, 도 1에서 도시된 오실레이터들(100A, 100B)과 같은, 오실레이터들을 동기화시키는 방법(600)의 흐름도이다. 추가적인 동작들이 도 6에서 도시된 방법(600) 이전에, 그 도중에, 및/또는 그 이후에서 수행될 수 있다는 것과, 다른 몇몇의 공정들은 여기서 단지 간략하게 설명될 수 있다는 것을 이해할 것이다.
동작(610)에서, 오실레이터들은 오실레이팅 신호들을 출력하도록 동작한다. 예를 들어, 몇몇의 실시예들에서, 오실레이터(100A)는 노드(152A)에서 제1 오실레이팅 신호를 출력하도록 동작하며, 오실레이터(100B)는 노드(152B)에서 제2 오실레이팅 신호를 출력하도록 동작한다.
동작(620)에서, 오실레이터들의 유도성 디바이스들은 자기적으로 커플링된다. 예를 들어, 몇몇의 실시예들에서, 오실레이터(100A)의 유도성 디바이스(110A)와 오실레이터(100B)의 유도성 디바이스(110B)는 오실레이터(100A)와 오실레이터(100B)의 출력 오실레이팅 신호들 사이의 주파수 차이 또는 위상 차이를 감소시키기 위해 자기적으로 커플링된다.
동작(630)에서, 펄스 주입 공정이 다양한 오실레이터들에 대해 수행된다. 예를 들어, 몇몇의 실시예들에서, 펄스 주입 공정은 오실레이터(100A)와 오실레이터(100B)에 대해 수행된다. 몇몇의 실시예들에서, 동작(630)은 펄스 신호를 생성하는 동작(동작 632), 펄스 신호를 제1 도전성 경로를 거쳐서 오실레이터(100A)의 스위치 디바이스(140A)에 전송하는 동작, 및 펄스 신호를 제2 도전성 경로를 거쳐서 오실레이터(100B)의 스위치 디바이스(140B)에 전송하는 동작을 포함한다. 몇몇의 실시예들에서, 제1 도전성 경로와 제2 도전성 경로는 펄스 신호에 대해 실질적으로 동일한 지연을 부과시키도록 구성된다.
몇몇의 실시예들에서, 동작(630)은 펄스 신호에 응답하여 스위치 디바이스(140A)에 의해 오실레이터(100A)의 제1 오실레이팅 신호를 제1 미리결정된 전압 레벨로 세팅하는 동작(동작 634), 및 펄스 신호에 응답하여 스위치 디바이스(140B)에 의해 오실레이터(100B)의 제2 오실레이팅 신호를 제1 미리결정된 전압 레벨로 세팅하는 동작(동작 636)을 더 포함한다.
본 방법은 마스터-슬레이브 미세 튜닝 공정이 두 개 이상의 오실레이터들에 대해 수행되는 동작(640)으로 진행한다. 예를 들어, 몇몇의 실시예들에서, 마스터-슬레이브 미세 튜닝 공정은 오실레이터(100A)와 오실레이터(100B)에 대해 수행된다. 도 6과 도 4에서 도시된 바와 같이, 동작(640)은 오실레이터(402 또는 100B)로부터의 오실레이팅 신호를 미리결정된 비로 주파수 분할시킴으로써 기준 신호(CLK_MR)를 생성하는 동작(동작 642), 및 오실레이터(404 또는 100A)로부터의 오실레이팅 신호를 미리결정된 비로 주파수 분할시킴으로써 기준 신호(CLK_SR)를 생성하는 동작(동작 643)을 포함한다.
또한, 동작(645)에서, 제1 위상 에러 신호(442)는 도전성 경로(422)를 거쳐서 전송된 기준 신호(CLK_SR)의 지연된 버전(CLK_SR’)과 기준 신호(CLK_MR)에 기초하여 생성된다. 동작(646)에서, 제2 위상 에러 신호(444)는 도전성 경로(424)를 거쳐서 전송된 기준 신호(CLK_MR)의 지연된 버전(CLK_MR’)과 기준 신호(CLK_SR)에 기초하여 생성된다. 동작(648)에서, 튜닝 신호(VTUNE)는 제1 위상 에러 신호(422)와 제2 위상 에러 신호(424)에 기초하여 생성된다.
도 1과 도 6에서 도시된 바와 같이, 동작(649)에서, 오실레이터(404 또는 100A)에 의해 생성된 오실레이팅 신호의 주파수 또는 위상은 튜닝 신호(VTUNE)에 기초하여 조정된다.
몇몇의 실시예들에서, 도 1의 오실레이터들(100A, 100B)을 동기화할 때, 동작(630) 또는 동작(640) 중 하나 또는 둘 다는 생략된다.
또한, 도 5에서의 펄스 분배 네트워크(500)와 펄스 주입 공정(동작 630)은 다른 유형의 오실레이터들에 적용가능하며 LC 탱크 오실레이터들로 제한되지 않는다. 몇몇의 실시예들에서, 상술한 펄스 주입 공정 또는 펄스 주입 메커니즘은 또한 링 오실레이터들로서 알려진 특정 유형의 오실레이터에 적용가능하다.
예를 들어, 도 7은 하나 이상의 실시예들에 따른 링 오실레이터(700)의 개략도이다. 오실레이터(700)는 출력 노드(702)와 P개의 인버터들(710-1 내지 710-P)을 가지며, 여기서 P는 홀수이다. 인버터들(710-1 내지 710-P)은 직렬로 연결된다. 또한, 최종 스테이지 인버터(710-P)의 출력 단자는 출력 노드(702)와 커플링되고, 제1 스테이지 인버터(710-1)의 입력 단자는 인버터(710-P)의 출력 단자와 커플링된다. 인버터들(710-1 내지 710-P)은 능동 피드백 디바이스이도록 구성되며 출력 노드(702)에서 오실레이팅 신호를 생성하도록 구성된다. 또 다른 인버터(720)는 펄스 신호를 수신하도록 구성된 입력 단자와 제1 노드(702)와 커플링된 출력 단자를 갖는다. 인버터(720)는 펄스 신호에 응답하여 노드(704)에서의 출력 오실레이팅 신호들을 미리결정된 전압 레벨로 세팅하도록 구성된 리셋 디바이스로서 기능을 한다. 몇몇의 실시예들에서, 오실레이터(700)와 유사한 두 개 이상의 링 오실레이터들(예컨대, 도 5에서의 오실레이터들(532, 534)은 두 개 이상의 링 오실레이터들의 출력 오실레이팅 신호들을 동기화시키기 위해 펄스 분배 네트워크(500)와 유사한 펄스 분배 네트워크의 다양한 단부들에 연결된다.
도 8은 하나 이상의 실시예들에 따른 또 다른 링 오실레이터(800)의 개략도이다. 오실레이터(800)는 출력 노드들(802, 804)의 쌍과 Q개의 차동 증폭기들(810-1 내지 810-Q)을 가지며, 여기서 Q는 홀수이다. 증폭기들(810-1 내지 810-Q)은 직렬로 연결된다. 최종 스테이지 증폭기(810-Q)의 출력 단자들은 출력 노드들(802, 804)과 커플링되고, 제1 스테이지 증폭기(810-1)의 입력 단자들은 증폭기(810-Q)의 출력 단자들과 커플링된다. 증폭기들(810-1 내지 810-Q)은 능동 피드백 디바이스로서 구성되고 출력 노드들(802, 804)에서 차동 오실레이팅 신호들의 쌍을 생성하도록 구성된다. 증폭기들 중에서, 증폭기(810-1)와 같은 증폭기는 펄스 신호에 응답하여 해당 증폭기(810-1)의 출력 단자들을 미리결정된 전압 레벨로 세팅하도록 구성된 리셋 디바이스 또는 스위치 디바이스를 더 포함한다. 몇몇의 실시예들에서, 증폭기들(810-1 내지 810-Q) 중에서 임의의 차동 증폭기는 펄스 신호 주입을 위해 이용가능하다. 몇몇의 실시예들에서, 오실레이터(800)와 유사한 두 개 이상의 링 오실레이터들(예컨대, 도 5에서의 오실레이터들(532, 534)은 두 개 이상의 링 오실레이터들의 출력 오실레이팅 신호들을 동기화시키기 위해 펄스 분배 네트워크(500)와 유사한 펄스 분배 네트워크의 다양한 단부들에 연결된다.
도 9는 하나 이상의 실시예들에 따른 커플링 구조물(910) 및 이에 대응하는 제1 및 제2 유도성 디바이스들(922, 924)을 포함하는 회로(900)의 일부분의 평면도이다. 몇몇의 실시예들에서, 유도성 디바이스들(922, 924)은 도 1에서의 유도성 디바이스들(110A, 110B) 또는 도 3에서의 유도성 디바이스들(310A 내지 310F)에 대응한다. 몇몇의 실시예들에서, 커플링 구조물(910)은 도 1에서의 자기 커플링(180) 또는 도 3에서의 자기 커플링(308A 내지 380G)을 용이하게 하도록 구성된다.
커플링 구조물(910)은 제1 도전성 루프(912), 제2 도전성 루프(914), 및 제1 도전성 루프(912)와 제2 도전성 루프(914)를 전기적으로 연결시키는 도전성 경로들의 세트(916)를 포함한다. 제1 도전성 루프(912)와 제2 도전성 루프(914)는 8각형 루프의 형상을 갖는다. 몇몇의 실시예들에서, 제1 도전성 루프(912)와 제2 도전성 루프(914)는 다각형 루프 또는 원형 루프의 형상을 갖는다. 제1 도전성 루프(912), 제2 도전성 루프(914), 및 도전성 경로들의 세트(916)는 하나 이상의 칩들의 다양한 상호연결층들에서 형성된다. 제1 도전성 루프(912)는 평면도 관점에서 바라봤을 때 제1 유도성 디바이스(922)를 둘러싼다. 제2 도전성 루프(914)는 평면도 관점에서 바라봤을 때 제2 유도성 디바이스(924)를 둘러싼다.
제1 유도성 디바이스(922)는 유도성 디바이스(922)의 코일의 개구에 대응하는 신호 포트(922a), 코일의 중심(922b), 및 포트 방향(922c)을 갖는다. 제2 유도성 디바이스(924)는 유도성 디바이스(924)의 코일의 개구에 대응하는 신호 포트(924a), 코일의 중심(924b), 및 포트 방향(924c)을 갖는다. 도 9에서, 포트 방향들(922c, 924c)은 동일한 방향을 지향한다. 몇몇의 실시예들에서, 포트 방향들(922c, 924c)은 상이한 방향을 지향한다.
제1 도전성 루프(912)는 제1 단부(912a)와 제2 단부(912b)를 포함한다. 제2 도전성 루프(914)는 제1 단부(914a)와 제2 단부(914b)를 포함한다. 도전성 경로들의 세트(916)는 제1 도전성 경로(916a)와 제2 도전성 경로(916b)를 포함한다. 제1 도전성 경로(916a)는 제1 도전성 루프(912)의 제1 단부(912a)와 제2 도전성 루프(914)의 제1 단부(914a)를 전기적으로 연결시킨다. 제2 도전성 경로(916b)는 제1 도전성 루프(912)의 제2 단부(912b)와 제2 도전성 루프(914)의 제2 단부(914b)를 전기적으로 연결시킨다. 길이(L)는 제1 도전성 루프(912)와 제2 도전성 루프(914) 사이의 간격의 길이로서 정의된다. 몇몇의 실시예들에서, 길이(L)는 100㎛ 이상이다.
몇몇의 실시예들에서, 제1 유도성 디바이스(922)에 의해 생성된 제1 자기장에 응답하여 유도 전류가 제1 도전성 루프(912)에서 생성된다. 유도 전류는 도전성 경로들의 세트(916)를 거쳐서 제2 도전성 루프(914)에 전송되고, 제2 도전성 루프(914) 내에서 제2 자기장을 생성한다. 따라서, 제1 및 제2 유도성 디바이스들(922, 924)간의 상호 인덕턴스는 제1 자기장의 장 분포에는 적게 의존하고, 유도 전류에 의해 재생성된 제2 자기장에 많이 의존한다. 그 결과로서, 제1 및 제2 유도성 디바이스들(922, 924)간의 상호 인덕턴스는, 길이(L)가 100㎛ 이상일 때와 같은, 유도성 디바이스들(922, 924) 사이의 거리에는 독립적이다.
도 10은 하나 이상의 실시예들에 따른, 커플링 구조물을 갖거나 또는 갖지 않는 경우의, 유도성 디바이스들(922, 924)과 같은 두 개의 유도성 디바이스들 간의 커플링 계수(K) 대 주파수(Freq)의 도면이다. 곡선(1010)은 커플링 구조물(910)이 없고 유도성 디바이스들(922, 924)간의 거리가 1000㎛로 세팅될 때의 유도성 디바이스들(922, 924)간의 커플링 계수(K)를 나타낸다. 곡선(1020a)은 커플링 구조물(910)이 있고 길이(L)가 500㎛로 세팅될 때의 유도성 디바이스들(922, 924)간의 커플링 계수(K)를 나타내고; 곡선(1020b)은 길이(L)가 1000㎛일 때의 커플링 계수(K)를 나타내고; 곡선(1020c)은 길이(L)가 2000㎛일 때의 커플링 계수(K)를 나타내고; 곡선(1020d)은 길이(L)가 3000㎛일 때의 커플링 계수(K)를 나타내며; 곡선(1020e)은 길이(L)가 5000㎛일 때의 커플링 계수(K)를 나타낸다. 기준선(1030)은 0.001(10-3)의 K값을 나타낸다.
커플링 계수(K)는,
Figure 112015063088690-pat00002
로서 정의되며, M은 유도성 디바이스들(922, 924)간의 상호 컨덕턴스이고, L1은 제1 유도성 디바이스(922)의 자기 인덕턴스이며, L2는 제2 유도성 디바이스(924)의 자기 인덕턴스이다. K 값이 0.001(기준선(1030))보다 크면, 유도성 디바이스들(922, 924)에 대응하는 오실레이터들은 이 유도성 디바이스들간의 안정적인 위상 차이를 유지하는데 충분한 의미있는 자기 커플링을 갖는다.
도 10에서의 곡선(1010)에서 보여진 바와 같이, 1000㎛의 거리에서, 커플링 구조물(910)이 없는 구성은 더이상 유도성 디바이스들(922, 924)간의 충분한 자기 커플링을 보장하지 않는다. 이와는 대비되어, 곡선들(1020a~1020e)은, 커플링 구조물(910)을 갖는 실시예가 유도성 디바이스들(922, 924)간의 자기 커플링이 유도성 디바이스들(922, 924) 사이의 거리에 독립적이 되도록 한다는 것을 밝혀준다. 도 10에서 보여진 바와 같이, 길이(L)가 500㎛, 1000㎛, 2000㎛, 3000㎛, 또는 5000㎛로 세팅된 경우, 500MHz 이후에는, 곡선들(1020a~1020e)이 모두 기준선(1030) 위에 있다.
도 9의 실시예에 따른 몇가지 잠재적인 변형예들이 추가적으로 도 11a 내지 도 15와 관련하여 예시된다. 몇몇의 실시예들에서, 도 11a 내지 도 15에서 예시된 변형예들은 도 9와 도 11a 내지 도 15와 관련하여 밝혀진 사상들에 부합하는 또 다른 상이한 변형예들을 형성하도록 조합가능하다.
도 11a는 하나 이상의 실시예들에 따른 커플링 구조물(910A) 및 이에 대응하는 유도성 디바이스들(922, 924)의 평면도이다. 도 9에서의 컴포넌트들과 동일하거나 또는 유사한 컴포넌트들에는 동일한 참조 번호들이 주어지며, 이에 대한 상세한 설명은 생략한다.
커플링 구조물(910)과 비교하여, 커플링 구조물(910A)은 도전성 경로들의 세트(916) 대신에 도전성 경로들의 세트(916A)를 포함한다. 도전성 경로들의 세트(916A)는 제1 도전성 경로(916Aa)와 제2 도전성 경로(916Ab)를 포함한다. 평면도 관점에서 바라봤을 때 제1 도전성 경로(916Aa)가 위치(1110)에서 제2 도전성 경로(916Ab)와 교차하도록 제1 도전성 경로(916Aa)와 제2 도전성 경로(916Ab)는 라우팅된다.
도 11b는 하나 이상의 실시예들에 따른 커플링 구조물(910B) 및 이에 대응하는 유도성 디바이스들(922, 924)의 평면도이다. 도 9에서의 컴포넌트들과 동일하거나 또는 유사한 컴포넌트들에는 동일한 참조 번호들이 주어지며, 이에 대한 상세한 설명은 생략한다.
커플링 구조물(910)과 비교하여, 커플링 구조물(910B)은 도전성 경로들의 세트(916) 대신에 도전성 경로들의 세트(916B)를 포함한다. 도전성 경로들의 세트(916B)는 제1 도전성 경로(916Ba)와 제2 도전성 경로(916Bb)를 포함한다. 평면도 관점에서 바라봤을 때 제1 도전성 경로(916Ba)와 제2 도전성 경로(916Bb) 각각이 위치(1120)에서 각진 모서리를 갖도록 제1 도전성 경로(916Ba)와 제2 도전성 경로(916Bb)는 라우팅된다.
도 11c는 하나 이상의 실시예들에 따른 커플링 구조물(910C) 및 이에 대응하는 유도성 디바이스들(922, 924)의 평면도이다. 도 9에서의 컴포넌트들과 동일하거나 또는 유사한 컴포넌트들에는 동일한 참조 번호들이 주어지며, 이에 대한 상세한 설명은 생략한다.
커플링 구조물(910)과 비교하여, 커플링 구조물(910C)은 도전성 경로들의 세트(916) 대신에 도전성 경로들의 세트(916C)를 포함한다. 도전성 경로들의 세트(916C)는 제1 도전성 경로(916Ca)와 제2 도전성 경로(916Cb)를 포함한다. 평면도 관점에서 바라봤을 때 제1 도전성 경로(916Ca)와 제2 도전성 경로(916Cb) 각각이 위치(1130)에서 각진 모서리를 갖도록 제1 도전성 경로(916Ca)와 제2 도전성 경로(916Cb)는 라우팅된다. 또한, 평면도 관점에서 바라봤을 때 제1 도전성 경로(916Ca)는 위치(1130)에서 제2 도전성 경로(916Cb)와 교차한다.
도 12a는 하나 이상의 실시예들에 따른 커플링 구조물(1210A) 및 이에 대응하는 유도성 디바이스들(1222, 1224)의 평면도이다. 커플링 구조물(1210A)은 제1 도전성 루프(1212A), 제2 도전성 루프(1214A), 도전성 루프들(1212A, 1214A)을 전기적으로 연결시키는 도전성 경로들의 제1 세트(1216A), 제3 도전성 루프(1212B), 제4 도전성 루프(1214B), 및 도전성 루프들(1212B, 1214B)을 전기적으로 연결시키는 도전성 경로들의 제2 세트(1216B)를 포함한다. 제1 유도성 디바이스(1222)는 제1 도전성 루프(1212A)와 자기적으로 커플링된다. 제2 유도성 디바이스(1224)는 제3 도전성 루프(1212B)와 자기적으로 커플링된다. 제2 도전성 루프(1214A)는 제4 도전성 루프(1214B)와 자기적으로 커플링된다. 제2 도전성 루프(1214A)는 평면도 관점에서 바라봤을 때 제4 도전성 루프(1214B)를 둘러싼다.
몇몇의 실시예들에서, 제1 유도성 디바이스(1222)에 의해 생성된 제1 자기장에 응답하여 제1 유도 전류가 제1 도전성 루프(1212A)에서 생성된다. 제1 유도 전류는 도전성 경로들의 제1 세트(1216A)를 거쳐서 제2 도전성 루프(1214A)에 전송되고, 제2 도전성 루프(1214A) 내에서 제2 자기장을 생성한다. 제2 자기장에 응답하여 제2 유도 전류가 제4 도전성 루프(1214B)에서 생성된다. 제2 유도 전류는 도전성 경로들의 제2 세트(1216B)를 거쳐서 제3 도전성 루프(1214B)에 전송되고, 제3 도전성 루프(1214B) 내에서 제3 자기장을 생성한다. 따라서, 제2 유도성 디바이스(1224)는 제3 도전성 루프(1214B) 내에서 제2 유도 전류에 의해 재생성된 제3 자기장을 통해 제1 유도성 디바이스(1222)와 자기적으로 커플링된다.
도 12b는 하나 이상의 실시예들에 따른 커플링 구조물(1210B) 및 이에 대응하는 유도성 디바이스들(1222, 1224)의 평면도이다. 도 12a에서의 컴포넌트들과 동일하거나 또는 유사한 컴포넌트들에는 동일한 참조 번호들이 주어지며, 이에 대한 상세한 설명은 생략한다. 커플링 구조물(1210A)과 비교하여, 평면도 관점에서 바라봤을 때 제2 도전성 루프(1214A)와 제4 도전성 루프(1214B)는 중첩된다. 달리 말하면, 제2 도전성 루프(1214A)와 제4 도전성 루프(1214B)는 동일한 크기와 형상을 갖되, 상이한 상호연결층들 상에서 형성된다.
도 12c는 하나 이상의 실시예들에 따른 커플링 구조물(1210C) 및 이에 대응하는 유도성 디바이스들(1222, 1224, 1226)의 평면도이다. 도 12a에서의 컴포넌트들과 동일하거나 또는 유사한 컴포넌트들에는 동일한 참조 번호들이 주어지며, 이에 대한 상세한 설명은 생략한다. 커플링 구조물(1210A)과 비교하여, 제2 도전성 루프(1214A)와 제4 도전성 루프(1214B)는 추가적인 유도성 디바이스(1226)와 자기적으로 커플링되도록 배열된다. 또한, 제4 도전성 루프(1214B)는 평면도 관점에서 바라봤을 때 제2 도전성 루프(1214A)를 둘러싼다.
도 12d는 하나 이상의 실시예들에 따른 커플링 구조물(1210D) 및 이에 대응하는 유도성 디바이스들(1222, 1224, 1226)의 평면도이다. 도 12b에서의 컴포넌트들과 동일하거나 또는 유사한 컴포넌트들에는 동일한 참조 번호들이 주어지며, 이에 대한 상세한 설명은 생략한다. 커플링 구조물(1210B)과 비교하여, 제2 도전성 루프(1214A)와 제4 도전성 루프(1214B)는 추가적인 유도성 디바이스(1226)와 자기적으로 커플링되도록 배열된다.
도 12e는 하나 이상의 실시예들에 따른 커플링 구조물(1210E) 및 이에 대응하는 유도성 디바이스들(1222, 1224, 1226)의 평면도이다. 도 12d에서의 컴포넌트들과 동일하거나 또는 유사한 컴포넌트들에는 동일한 참조 번호들이 주어지며, 이에 대한 상세한 설명은 생략한다. 커플링 구조물(1210D)과 비교하여, 도전성 경로들의 세트(1216B')가 도전성 경로들의 제2 세트(1216B) 대신에 이용되며, 여기서 도전성 경로들의 세트(1216B') 중의 하나의 도전성 경로는 위치(1230)에서 도전성 경로들의 세트(1216B') 중의 또 다른 도전성 경로와 교차한다.
도 13a는 하나 이상의 실시예들에 따른 커플링 구조물(1310A) 및 이에 대응하는 유도성 디바이스들(1322, 1324, 1326)의 평면도이다. 커플링 구조물(1310A)은 도전성 경로들의 세트(1318)를 통해 함께 전기적으로 커플링된 세 개의 도전성 루프들(1312, 1314, 1316)을 포함한다. 도전성 루프들(1312, 1314, 1316) 각각은 유도성 디바이스들(1322, 1324, 1326) 중의 대응하는 유도성 디바이스와 자기적으로 커플링된다.
도 13b는 하나 이상의 실시예들에 따른 커플링 구조물(1310B) 및 이에 대응하는 유도성 디바이스들(1322, 1324, 1326, 1327)의 평면도이다. 도 13a에서의 컴포넌트들과 동일하거나 또는 유사한 컴포넌트들에는 동일한 참조 번호들이 주어지며, 이에 대한 상세한 설명은 생략한다. 커플링 구조물(1310B)은 도전성 경로들의 세트(1318)를 통해 함께 전기적으로 커플링된 네 개의 도전성 루프들(1312, 1314, 1316, 1317)을 포함한다. 도전성 루프들(1312, 1314, 1316, 1317) 각각은 유도성 디바이스들(1322, 1324, 1326, 1327) 중의 대응하는 유도성 디바이스와 자기적으로 커플링된다.
도 14는 하나 이상의 실시예들에 따른 커플링 구조물(1410) 및 이에 대응하는 유도성 디바이스들(922, 924)의 평면도이다. 도 9에서의 컴포넌트들과 동일하거나 또는 유사한 컴포넌트들에는 동일한 참조 번호들이 주어지며, 이에 대한 상세한 설명은 생략한다. 커플링 구조물(1410)은 도전성 경로들의 세트(1416)를 통해 함께 전기적으로 커플링된 두 개의 도전성 루프들(1412, 1414)을 포함한다. 도전성 루프들(1412, 1416) 각각은 유도성 디바이스들(922, 924) 중의 대응하는 유도성 디바이스와 자기적으로 커플링된다. 또한, 유도성 디바이스(922)는 평면도 관점에서 바라봤을 때 도전성 루프(1412)를 둘러싸며, 유도성 디바이스(924)는 평면도 관점에서 바라봤을 때 도전성 루프(1414)를 둘러싼다.
도 15는 하나 이상의 실시예들에 따른 차폐 구조물들(1512, 1514)을 갖는 커플링 구조물(910) 및 이에 대응하는 유도성 디바이스들(922, 924)의 평면도이다. 도 9에서의 컴포넌트들과 동일하거나 또는 유사한 컴포넌트들에는 동일한 참조 번호들이 주어지며, 이에 대한 상세한 설명은 생략한다. 도 9에서의 회로(900)와 비교하여, 도 15에서 도시된 회로는 제1 차폐 구조물(1512)과 제2 차폐 구조물(1514)을 더 포함한다. 도전성 경로들의 세트(916) 중의 적어도 일부분은 평면도 관점에서 바라봤을 때 제1 차폐 구조물(1512)과 제2 차폐 구조물(1514) 사이에 있다.
도 16은 하나 이상의 실시예들에 따른 유도성 디바이스들을 자기적으로 커플링시키는 방법(1600)의 흐름도이다. 몇몇의 실시예들에서, 방법(1600)은 도 9 또는 도 12a에서의 회로와 함께 이용가능하다. 몇몇의 실시예들에서, 방법(1600)은 또한 도 11a 내지 도 11c, 도 12b 내지 도 12e, 또는 도 13a 내지 도 15에서의 회로와 함께 이용가능하다. 추가적인 동작들이 도 16에서 도시된 방법(1600) 이전에, 그 도중에, 및/또는 그 이후에서 수행될 수 있다는 것과, 다른 몇몇의 공정들은 여기서 단지 간략하게 설명될 수 있다는 것을 이해할 것이다.
본 공정은 동작(1610)으로 시작하며, 동작(1610)에서는 제1 유도성 디바이스(922 또는 1222)에 의해 생성된 제1 오실레이터의 제1 자기장에 응답하여 유도 전류가 제1 도전성 루프(912 또는 1212A)에서 생성된다.
본 공정은 동작(1620)으로 진행하며, 동작(1620)에서는 유도 전류가 제1 및 제2 도전성 루프들을 전기적으로 연결시키는 도전성 경로들의 세트(916 또는 1216A)를 거쳐서 제2 도전성 루프(914 또는 1214A)에 전송된다.
본 공정은 동작(1630)으로 진행하며, 동작(1630)에서는 제2 도전성 루프(914 또는 1214A)를 지나가는 유도 전류에 응답하여 제2 자기장이 생성된다.
도 12a 또는 도 12b 내지 도 12e와 동일하거나 또는 유사한 구성을 갖는 커플링 구조물의 경우, 본 공정은 동작(1640)으로 진행하며, 동작(1640)에서는 제2 자기장에 응답하여 또 다른 유도 전류가 제3 도전성 루프(1214B)에서 생성된다.
본 공정은 동작(1650)으로 진행하며, 동작(1650)에서는 또 다른 유도 전류가 제3 및 제4 도전성 루프들을 전기적으로 연결시키는 도전성 경로들의 또 다른 세트(1216B)를 거쳐서 제4 도전성 루프(1212B)에 전송된다.
그 결과로서, 제2 오실레이터의 제2 유도성 디바이스(924 또는 1224)는 커플링 구조물(910 또는 1210)을 통해 제1 오실레이터의 제1 유도성 디바이스(924 또는 1222)와 자기적으로 커플링된다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.

Claims (10)

  1. 회로에 있어서,
    연속적인 도전성 물질을 포함하는 커플링 구조물로서, 상기 연속적인 도전성 물질은,
    두 개 이상의 도전성 루프들; 및
    상기 두 개 이상의 도전성 루프들을 전기적으로 연결시키는 도전성 경로들의 세트를 포함하는 것인, 상기 커플링 구조물; 및
    상기 커플링 구조물로부터 전기적으로 분리되고, 상기 두 개 이상의 도전성 루프들 중 제1 도전성 루프와 자기적으로 커플링된, 제1 오실레이터의 제1 유도성 디바이스를 포함하고, 상기 제1 유도성 디바이스는 평면도 관점에서 바라봤을 때 상기 제1 도전성 루프를 둘러싸는 것인, 회로.
  2. 제1항에 있어서, 상기 두 개 이상의 도전성 루프들 중 하나는 8각형을 포함하는 것인, 회로.
  3. 제1항에 있어서, 상기 두 개 이상의 도전성 루프들 중 하나는 원형을 포함하는 것인, 회로.
  4. 제1항에 있어서,
    상기 두 개 이상의 도전성 루프들 중의 상기 제1 도전성 루프는 제1 단부와 제2 단부를 포함하고,
    상기 두 개 이상의 도전성 루프들 중의 제2 도전성 루프는 제1 단부와 제2 단부를 포함하며,
    상기 도전성 경로들의 세트는,
    상기 제1 도전성 루프의 제1 단부와 상기 제2 도전성 루프의 제1 단부를 전기적으로 연결시키는 제1 도전성 경로; 및
    상기 제1 도전성 루프의 제2 단부와 상기 제2 도전성 루프의 제2 단부를 전기적으로 연결시키는 제2 도전성 경로를 포함한 것인, 회로.
  5. 제1항에 있어서,
    제1 차폐 구조물; 및
    제2 차폐 구조물
    을 더 포함하며, 상기 도전성 경로들의 세트 중의 적어도 일부분은 평면도 관점에서 바라봤을 때 상기 제1 차폐 구조물과 상기 제2 차폐 구조물 사이에 있는 것인, 회로.
  6. 제1항에 있어서, 상기 두 개 이상의 도전성 루프들 중의 제2 도전성 루프와 자기적으로 커플링된 제2 유도성 디바이스를 더 포함하는 회로.
  7. 제1항에 있어서,
    상기 커플링 구조물은,
    또 다른 두 개 이상의 도전성 루프들과,
    상기 또 다른 두 개 이상의 도전성 루프들을 전기적으로 연결시키는 도전성 경로들의 또 다른 세트를 더 포함하고,
    상기 또 다른 두 개 이상의 도전성 루프들 중의 제1 도전성 루프는 제2 유도성 디바이스와 자기적으로 커플링되며,
    상기 두 개 이상의 도전성 루프들 중의 제2 도전성 루프는 상기 또 다른 두 개 이상의 도전성 루프들 중의 제2 도전성 루프와 자기적으로 커플링된 것인, 회로.
  8. 회로에 있어서,
    유도성 디바이스를 포함하는 제1 오실레이터;
    유도성 디바이스를 포함하는 제2 오실레이터; 및
    커플링 구조물을 포함하고, 상기 커플링 구조물은,
    상기 제1 오실레이터의 유도성 디바이스로부터 전기적으로 분리되고, 상기 제1 오실레이터의 유도성 디바이스와 자기적으로 커플링된 제1 도전성 루프로서, 평면도 관점에서 상기 제1 도전성 루프의 안쪽 둘레의 제1 지점은 상기 제1 오실레이터의 유도성 디바이스의 바깥쪽 둘레의 제2 지점보다 상기 제1 도전성 루프의 중심으로부터 더 멀고, 상기 제1 지점과 상기 제2 지점은 상기 제1 도전성 루프의 중심을 통과하여 연장되는 선을 따라 배치되는 것인, 상기 제1 도전성 루프;
    상기 제2 오실레이터의 상기 유도성 디바이스와 자기적으로 커플링된 제2 도전성 루프; 및
    상기 제1 도전성 루프와 상기 제2 도전성 루프를 전기적으로 연결시키는 도전성 경로들의 세트를 포함한 것인, 회로.
  9. 방법에 있어서,
    제1 오실레이터의 제1 유도성 디바이스에 의해 생성된 제1 자기장에 응답하여 커플링 구조물의 제1 도전성 루프에서 유도 전류를 생성하는 단계로서, 상기 제1 유도성 디바이스는 상기 커플링 구조물로부터 전기적으로 분리되는 것인, 상기 유도 전류를 생성하는 단계;
    상기 제1 도전성 루프와 상기 커플링 구조물의 제2 도전성 루프를 전기적으로 연결시키는 상기 커플링 구조물의 도전성 경로들의 세트를 거쳐서 상기 제2 도전성 루프에 상기 유도 전류를 전송하는 단계;
    제2 오실레이터의 제2 유도성 디바이스가 상기 커플링 구조물을 통해 상기 제1 오실레이터의 제1 유도성 디바이스와 자기적으로 커플링되는 단계;
    상기 커플링 구조물의 제2 도전성 루프를 지나가는 유도 전류에 응답하여 제2 자기장을 생성하는 단계;
    상기 제2 자기장에 응답하여 제3 도전성 루프에서 또 다른 유도 전류를 생성하는 단계; 및
    상기 커플링 구조물의 제4 도전성 루프와 상기 제3 도전성 루프를 전기적으로 연결시키는 상기 커플링 구조물의 도전성 경로들의 또 다른 세트를 거쳐서 상기 또 다른 유도 전류를 상기 제4 도전성 루프에 전송하는 단계를 포함하는, 방법.
  10. 삭제
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* Cited by examiner, † Cited by third party
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110050354A1 (en) 2009-08-28 2011-03-03 Kabushiki Kaisha Toshiba Voltage control oscillator and quadrature modulator

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7151430B2 (en) * 2004-03-03 2006-12-19 Telefonaktiebolaget Lm Ericsson (Publ) Method of and inductor layout for reduced VCO coupling
DE102006023352A1 (de) * 2006-05-17 2007-11-22 Atmel Duisburg Gmbh Integrierter abstimmbarer Schwingkreis
DE102007023795A1 (de) * 2007-05-21 2008-12-04 Atmel Duisburg Gmbh Oszillator zum Erzeugen von unterschiedlichen Schwingungen
US7936244B2 (en) * 2008-05-02 2011-05-03 Vishay Dale Electronics, Inc. Highly coupled inductor
GB2462885B (en) * 2008-08-29 2013-03-27 Cambridge Silicon Radio Ltd Inductor structure

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110050354A1 (en) 2009-08-28 2011-03-03 Kabushiki Kaisha Toshiba Voltage control oscillator and quadrature modulator

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