CN108701525B

CN108701525B - 适用于集成多信道接收器的增强型电感器

Info

Publication number: CN108701525B
Application number: CN201680023305.1A
Authority: CN
Inventors: 刘西柯; 彭宽; C·H·杨; 戴逸飞; L·C·F·程; R·何
Original assignee: Credo Technology Group Ltd
Current assignee: Credo Technology Group Ltd
Priority date: 2016-07-27
Filing date: 2016-07-27
Publication date: 2020-07-31
Anticipated expiration: 2036-07-27
Also published as: US20200083316A1; US10529795B2; US20190198602A1; US10964777B2; WO2018018441A1; CN108701525A

Abstract

集成电路，比如多信道接收器，可能需要抗电磁场干扰的环路电感器。这种环路电感器可以包括各自限定相应偶极子的多个非重叠环路，所述多个偶极子之和为零，其中，所述环路中的至少一个环路具有不相等的面积。所述多个非重叠环路可以包括：中心环路，所述中心环路限定中心磁偶极子；以及多个外围环路，所述多个外围环路围绕所述中心环路的周长被等距间隔开，每个外围环路限定与所述中心磁偶极子相反地定向的外围磁偶极子，所述多个外围环路基本上抵消了来自所述中心磁偶极子的场。环路总数可以是奇数，其中，公开了三个、五个和七个环路设计的具体实施例。提供了单匝实施例和多匝实施例。

Description

适用于集成多信道接收器的增强型电感器

背景技术

数字通信通过具有一个或多个指定通信信道(例如，载波波长或频带)的中间通信介质(例如，光纤电缆或绝缘铜线)在发送设备与接收设备之间发生。每个发送设备通常以固定的码元速率传输码元，而每个接收设备检测(可能损坏的)码元序列并且试图重构被传输的数据。

“码元”是被称为“码元间隔”的持续了固定时间段的信道的状态或有效状态。码元可以是例如电压或电流电平、光学功率水平、相位值或者特定频率或波长。从一个信道状态到另一个信道状态的变化被称为码元转变。每个码元可以表示(即，编码)一个或多个二进制数据位。可替代地，数据可以用码元转变或用两个或更多个码元的序列来表示。最简单的数字通信链路每个码元使用仅一位；二进制‘0’用一个码元(例如，第一范围内的电压或电流信号)来表示，并且二进制‘1’用另一个码元(例如，第二范围内的电压或电流信号)来表示。信道非理想因素产生分散，所述分散可以使每个码元扰乱其邻近码元，造成码间干扰(ISI)。随着码元速率增大，ISI可以使得接收设备难以判定在每个间隔(尤其是在这种ISI与加性噪声组合时)发送哪些码元。

作为用于从降级的模拟信号中恢复数字数据的过程的一部分，接收器获得所述信号的离散样本。采样定时通常是所述过程的关键部分，因为其直接影响由离散样本处理的信噪比。用于检测和追踪最佳样本时间的策略在简单性与性能之间存在变化的折衷程度。在多信道环境中，在确定简单性与性能之间的最佳平衡时必须将附加性能考虑因素考虑在内。这种性能考虑因素包括可归因于对时钟恢复模块中的电感器的电磁场干扰的定时抖动。

发明内容

因此，在此公开了具有被配置用于抗电磁场干扰的一个或多个环路电感器的集成电路。这种集成电路的说明性实施例包括采用集成在单片半导体衬底上的独立时钟恢复模块的多信道接收器。在至少一些实施例中，所述环路电感器包括各自限定相应偶极子的多个非重叠环路，所述多个偶极子之和为零，其中，所述环路中的至少一个环路的面积不等于所述环路中的至少一个其他环路的面积。在至少一些实施例中，所述集成电路包括多个电感器，每个电感器包括多个非重叠环路，所述多个非重叠环路具有：中心环路，所述中心环路限定中心磁偶极子；以及多个外围环路，所述多个外围环路围绕所述中心环路的周长被等距间隔开，每个外围环路限定与所述中心磁偶极子相反地定向的外围磁偶极子，所述多个外围环路基本上抵消了来自所述中心磁偶极子的场。

一种用于在衬底上制造具有多个低场电感器的集成电路的方法的说明性实施例，所述方法包括：(i)提供限定中心磁偶极子的中心环路；以及(ii)提供围绕所述中心环路的周长被等距间隔开的多个大小相等的外围环路，每个外围环路限定与所述中心磁偶极子相反地定向的外围磁偶极子，所述多个外围环路基本上抵消了来自所述中心磁偶极子的场。

前述实施例中的每个实施例可以与以下特征中的任何一个或多个特征一起单独或组合地使用：1.每个电感器具有环路总数，所述总数为奇整数。2.所述环路总数为三、五或七。3.每个环路具有多匝。4.每个电感器具有至少一条对称轴。5.不考虑端子，每个电感器具有两条对称轴。6.每个电感器具有中心抽头，并且从所述中心抽头到所述端子中的每个端子的每条电气路径具有多个跨接以及相同数量的穿接。7.所述外围环路是大小相等的。8.所述电路包括多个独立的振荡器，每个振荡器包括所述多个电感器中的一个电感器。

附图说明

在附图中：

图1示出了说明性计算机网络。

图2是说明性收发器的功能框图。

图3是说明性多信道接收器的功能框图。

图4是具有独立时钟恢复模块的集成的多信道接收器的功能框图。

图5是说明性压控振荡器的电路图。

图6A至图6C示出了说明性环路电感器配置。

图7是对不同电感器配置之间的耦合进行比较的曲线图。

图8A至图8C示出了说明性多绕组环路电感器配置。

图9是使用不同电感器配置对振荡器之间的耦合进行比较的曲线图。

图10A至图10C示出了附加的说明性环路电感器配置。

然而，应当理解，附图和详细说明中所给出的特定实施例不限制本公开。相反，它们为普通技术人员提供用于辨别包含在所附权利要求书的范围内的替代形式、等效物和修改的基础。

具体实施方式

所公开的装置和方法在其进行操作的较大环境的上下文中进行最佳理解。因此，图1示出了说明性通信网络100，所述说明性通信网络具有将在终端节点110至122(所述终端节点表示移动设备、便携式计算机、工作站、服务器、网络附接存储系统以及其他这种通信源和目的地)之间引导和转播通信信号的节点102、104、106(表示交换机、路由器、基站、网关以及其他形式的通信设备)互连的通信链路108。通信网络100可以是或者包括例如互联网、广域网或局域网。

通信链路108可以是具有各自承载相应信道上的多个已调制光信号的光纤束的光纤电缆。许多光纤电缆具有多个光纤束，其中，每个光纤承载多个信道。在对信息信号进行这种紧密打包的情况下，高度集成的通信收发器对与通信设备进行高效的接口连接是有利的。期望将针对多个发射器模块和多个接收器模块的集成电路组合到共享的单片半导体衬底(比如硅片的被分割的管芯)上。这种环境呈现了多个发射器或接收器模块之间可能的干扰问题。

图2示出了耦合至终端节点203中的说明性收发器202的一个这种光纤200。(束中的每个光纤可以耦合至终端节点中的不同收发器。)光连接器204将光纤200耦合至光环行器206。环行器206将输入光信号转发至将不同信道分开并为每个检测器210提供一个信道的信道分路器208。多个检测器210各自将光信号中的一个光信号转换成电气接收信号。集成的多信道接收器212对电气接收信号进行操作以提取相应的数字数据流。接口模块214根据标准I/O总线协议缓冲数字数据流并将其转换成合适的格式以用于终端节点的内部总线216的通信。在一些实施例中，由接口模块执行的转换包括误差校正和有效载荷提取。

接口模块214还从接口总线216处接受数字数据以用于传输。在至少一些实施例中，接口模块214用适当的报头和帧结束标记来将数据包格式化，可选地添加误差校正编码层和/或校验和。多信道发射器222从接口模块214接受传输数据流并且将数字信号转换成用于发射极220的模拟电气驱动信号，使所述发射极生成耦合至信道耦合器218的光学信号。信道耦合器218将所述光学信号作为组合的光学信号提供给环行器206，所述环行器将其作为输出信号转发给光纤200。

可以以极高的码元速率执行光信号调制，接收器必需在不牺牲维持足够的信噪比所需要的精度的情况下以相应的高采样速率将电气接收信号数字化。图3示出了由说明性集成多信道接收器212实现的一种“时钟和数据恢复”技术。接收器212包括用于电气接收信号302中的每一个的单独的接收模块300。在每个接收模块300内，模数转换器304在与时钟信号的转变相对应的采样时间处对模拟接收信号302进行采样，从而为解调器306提供数字接收信号。解调器306使用例如匹配的滤波器、决策反馈均衡器、最大可能序列估算器或任何其他合适的解调技术来应用均衡化和码元检测。可以将所产生的已解调码元308流提供给接口模块214。

为了得到用于采样的合适时钟信号，接收模块300采用包括锁相环路310、共享精度振荡器312、相位插值器314、处理器316以及定时误差估算器318的时钟恢复模块。锁相环路310从共享振荡器312接受振荡器信号并且得到其频率与所述信道的标称码元频率相匹配的锁相时钟信号。在多个锁相环路310从共享振荡器312进行操作的情况下，多信道接收器212获得多个高精度时钟信号，同时将这种高精度通常所需的硬件复杂性限制到所述共享振荡器。用另一种方式说，可以放宽对锁相环路310内部的振荡器的设计要求。

然而，即使远程发射器采用高精度振荡器，其时钟信号有可能展现相对于共享振荡器312的频率和相位漂移，从而需要每个接收模块300相应地修改时钟信号。相位插值器314将时钟信号转换成用于模数转换器304的合适采样信号，从而校正相位和频率偏移。处理器316为插值器314提供适当的相位校正信号。为了确定适当的相位校正，处理器316对从定时误差估算器318接收的定时误差估算序列进行操作。

定时误差估算器318可以使用公开文献中所公开的任何合适的定时误差估算技术来进行操作。这种技术可以先确定每个样本的幅值误差，例如，通过将所述样本与理想幅值(也许是未损坏码元的幅值)进行比较，或者通过确定所述样本与最近决策阈值之差并从码元余量(symbol margin)中减去所述差。在一些实施例中，幅值误差然后与信号斜率相关以用于获得定时误差。在其他实施例中，幅值误差与之前的码元值或极性相关以用于估算定时误差。又其他的实施例采用过采样并且将幅值误差与邻近样本或这种邻近样本之间的差相关以用于估算定时误差。

无论其是如何获得的，误差估算优选地是对定时误差的无偏估算，但是可替代地可以是指示早期(在理想采样时间之前)或晚期(在理想采样时间之后)获取样本的二进制序列。处理器316根据定时误差信号估算时钟信号的相位误差和频率偏移，并且组合两者以用于在任何给定的瞬间确定相位插值器314应当应用于补偿这两种误差的相位调整。

频率偏移和相位误差的存在限制了高精度时钟信号的效用，更不用说被锁定到共享振荡器的多个这种信号，所述高精度时钟信号不可能与任何接收信号有任何特定关联。因此，图4提供了针对集成多信道接收器212的新颖设计。多个接收器模块400保持模数转换器304以用于对模拟接收信号302进行采样并为解调器306提供数字接收信号。

除相位插值器314和定时误差估算器318之外，图4中的时钟恢复模块包括相位控制滤波器402、频率控制滤波器404、数模转换器406以及压控振荡器(VCO)408。误差估算器318如之前那样对数字接收信号进行操作，从而生成针对采样信号的每次转变的定时误差估算。

然而，图4的集成多信道接收器放弃用于补偿相位误差和频率偏移的联合反馈路径，反而采用单独的反馈控制路径来分别校正这些影响。相位控制滤波器402对定时误差估算进行操作以用于为相位插值器314提供使采样信号与数字接收信号之间的任何相位误差最小化的相位控制信号。

频率控制滤波器404分别对定时误差估算进行操作以产生频率控制信号。数模转换器406将频率控制信号从数字形式转换成将其值表示为电压的模拟频率控制信号。在一些实施例中，数模转换器提供10位分辨率。在其他实施例中，数模转换器之后是在将模拟频率控制信号应用到VCO之前对其进行滤波的低通模拟滤波器。

VCO 408产生其频率与模拟频率控制信号的值相对应的时钟信号。这个时钟信号被提供给相位插值器314。频率控制滤波器404操作用于使时钟信号与数字接收信号之间的任何频率偏移最小化，这间接地使采样信号与数字接收信号之间的任何频率偏移最小化。

在至少一些实施例中，频率控制滤波器404是具有递归部件的滤波器。相位控制滤波器402可以是移动平均滤波器或者其也可以包括递归部件。在至少一些设想的实施例中，频率控制滤波器的时间常数比相位控制滤波器的时间常数大八倍。

图4的设计被认为提供了对来自数字接收信号的时钟信息的稳健恢复以及在不依赖外来共享振荡器的情况下对任何采样信号误差的补偿。因此降低了设计的复杂性。

确认的是，在集成多通道接收器中的共享衬底上存在多个振荡器，并且所述振荡器可以以高频率倾向于展现耦合效应，从而可能引入降低的频率稳定性，这被称为“牵引(pulling)”。然而，可以利用仔细的电路设计使这种耦合效应最小化，例如，利用充足的隔离或合适的几何结构对迹线进行定位以最小化或补偿电感器和电容耦合。

在图5中示出了说明性VCO电路简图。在首先施加电力时，晶体管M1、M2均是截止的并且电容器C1、C2被快速充电。电流开始流过电感器L1、L2，从而提高了节点X、Y处的电压。所述节点之一(比如说，节点Y)稍快地充电，使晶体管M1导通，而晶体管M2仍是截止的。电流源Iss降低了节点X处的电压，从而暂时地将晶体管“封锁(latch)”在其状态中。由于节点Y的电压继续增大，随着通过电感器L2的电流下降，电容器C2被放电。流过电感器L1及其并联电阻器Rp的电流超过Iss，提高了节点X处的电压，使晶体管M2导通并且使得电流源Iss能够使节点Y处的电压下降，从而使晶体管M1截止。

此后，电感器L1、L2中的电流用于对电容器C1、C2进行充电，所述电容器进而反转电感器中的电流，这进而反转电容器上的电荷，然后通过恢复电感器L1、L2中的电流来完成谐振循环。晶体管M1、M2使得电流源Iss能够在正确时刻“提高(boost)”电感器电流以维持振荡。如果将节点X、Y的电压提供给差分放大器，则以谐振频率产生方波时钟信号。电容器C1、C2可以是压控电容器，从而使得谐振频率能够由电容器上的偏置电压来控制。

所设想的在单片半导体衬底上的VCO各自包括作为谐振电路的一部分的中心抽头式电感器线圈。这种振荡器之间的耦合的主要贡献因素是一个振荡器的电感器与其邻近的振荡器的电感器之间的磁耦合。为了使不想要的电感耦合效应最小化，可以使用替代性环路电感器设计。

图6A至图6C呈现了三种说明性环路电感器设计。在感兴趣的频率范围内，期望的电感值可以利用绝缘衬底上的导电迹线来实现。图6A示出了一个环路(“0型”)设计，其中，端子A、B之间的迹线围出了单个区域。端子A、B可以耦合至图5的电路中的节点X、Y，同时图5的节点N在C处耦合至中心抽头。单个环路的设计形成了用磁场H表示的单个磁偶极子。这一单个偶极子易受与其他部件的近场耦合以及对所述部件的射频干扰的影响。

图6B示出了旨在减少这种耦合和干扰的双环路(“8型”)设计。端子A、B之间的迹线包括跨接X，其中，通路将边缘之一路由至另一个迹线层以获得足以允许另一个边缘在不短路的情况下与第一边缘跨接的距离。由于通路和每个迹线层的电气特性可以不同，因此跨接引入了相对于中心抽头C的轻微失衡，从而可能将来自电源的噪声耦合到振荡信号中。但是，跨接使得迹线能够包围具有类似大小和形状的两个区域，其中，电流在相反意义上流动，从而形成如用磁场H1、H2表示的相反磁偶极子。在一定距离处，这些相反的偶极子有效地抵消，但是在更近的间距处，保持了近场耦合的程度。具体地，电路设计师必须防止在不同电感器的环路之间具有不相等间距的任何安排。例如，并排安排要优选于端对端安排。

图6C示出了进一步减少近场耦合并放宽对附近电感器的布局限制的三环路设计。在这个设计中，端子A、B之间的迹线包括两个跨接X1、X2。由于存在两个跨接，因此现在可以平衡相对于中心抽头C的电气特性偏差。在具有两个跨接的情况下，迹线包围中心区域并且包围两个侧面区域，其中，电流在相反意义上相对于中心区域流动。中心区域形成磁偶极子H1，同时侧面区域形成两个相反的磁偶极子H2、H3。所述侧面区域中的每个侧面区域具有中心区域的大约一半面积，使得相反偶极子H2、H3是中心偶极子H1的强度的一半并且所述三个偶极子在一定距离处抵消。

图7是示出了作为频率的函数的间隔开477um的单环路电感器之间的模拟互耦(曲线702)的曲线图。还示出了具有相同电感值和中心间距的三环路电感器之间的模拟耦合(曲线704)。当电感器沿其长轴间隔开时，三环路电感器设计提供了大于23dB的隔离改进(优于双环路设计的隔离改进大约10dB)。

注意，图6A至图6C的设计是具有一个绕组或“匝”的设计，但是它们展示了同样适用于多匝设计的原理。图8A至图8C示出了具有与保护环802相同的面积和形状以及相同电感值的三种多匝设计，所述设计中的每一种均采用4至6微米范围内的迹线宽度。图8a示出了三匝单环路电感器，图8B示出了具有双匝双环路设计，并且图8C示出了双匝三环路设计。

图9比较了针对在图5的电路中操作的这些设计中的每种设计的模拟转移阻抗。模拟电路被间隔开477um。注意，在所述电路的谐振频率(12.5GHz)附近放大耦合。在双环路电感器设计提供了谐振频率下的25dB隔离改进的同时，三环路设计提供了具有几乎35dB隔离的大幅改进。

上文中所展示的原理可以延伸至具有更大数量环路的电感器，比如图10A至图10C中所示出的那些电感器。图10A示出了具有在中心环路周围被均匀地间隔开的四个外围环路的五环路电感器设计，每个外围环路的面积是中心环路面积的四分之一并且与其相反地定向，使得环路偶极子H1、H2、H3、H4、H5之和为零。类似的七环路设计将会具有在中心环路周围被均匀地间隔开的六个外围环路，每个外围环路的面积是中心环路面积的六分之一。(当然，图6C的设计可以被看作是具有两个被均匀地间隔开的外围环路的中心环路。)

这种设计关于从中心抽头到连接端子A、B之间的中点绘制的轴线对称。第二对称轴可以垂直于第一轴绘制，除了绕此轴的旋转使得中心抽头与连接端子交换位置之外。这一对称度并非是必需的，而是预期用于提供更高效的近场耦合效应抵消以及高效的远场抵消。

图10B示出了说明性七环路电感器设计，所述设计具有用四个外围环路偶极子H2、H4、H6、H7来抗衡的两个环路偶极子H1、H5，以及中心环路偶极子H3。这一设计降低了设计上最强偶极子与最弱偶极子之间的不均匀性，使用具有变化周长的环路来减少较高频率下的驻波效应。

图10C示出了具有有交替极性的偶极子的线性安排的另一个说明性七环路电感器设计。因此，环路偶极子H1、H3、H5和H5共同被环路偶极子H2、H4和H6抵消。说明性设计的周长是互质的，从而在电感器的频率响应下进一步使任何驻波效应最小化。附加的自由度利用增大数量的环路来实现，从而使得所述设计能够考虑到驻波效应或其他设计考虑因素。

图10A至图10C中所示出的设计是单匝设计，从而产生了N-1个跨接，其中，N是环路总数。当环路总数是奇数时，这产生了偶数数量的跨接，从而使得所述设计能够提供平衡，即，沿从中心抽头到连接端子中的一个端子的每条电气路径提供相同数量的跨接和穿接。多匝设计出现了附加的复杂性，但是仍期望维持平衡数量的跨接和穿接以使中心抽头上的噪声最小化。

对本领域技术人员来说，一旦完全了解以上公开内容，则众多其替代形式、等效物和修改方案将变得显而易见。旨在将权利要求书解释为涵盖包含在所附权利要求书的范围内的所有这些替代形式、等效物和修改方案。

Claims

1.一种集成电路，包括：

衬底；以及

在所述衬底上的电感器，所述电感器具有各自限定相应偶极子的多个非重叠环路，所述多个偶极子之和为零，其中，所述环路中的至少一个环路的面积不等于所述环路中的至少一个其他环路的面积，所述电感器的环路的总数等于五。

2.如权利要求1所述的集成电路，其中，所述环路中的每个环路具有两匝或更多匝。

3.如权利要求1所述的集成电路，其中，所述电感器具有至少一条对称轴。

4.一种集成电路，包括：

衬底；以及

在所述衬底上的电感器，所述电感器具有各自限定相应偶极子的多个非重叠环路，所述多个偶极子之和为零，其中，所述环路中的至少一个环路的面积不等于所述环路中的至少一个其他环路的面积，

其中，除连接端子之外，所述电感器具有两条对称轴。

5.一种集成电路，包括：

衬底；以及

其中，从中心抽头到连接端子的每条电气路径包括相等数量的跨接。

6.一种集成电路，包括：

衬底；以及

其中，所述多个非重叠环路包括中心环路以及围绕所述中心环路的周长等距地间隔开的N个外围环路，所述中心环路的面积是每个外围环路的面积的N倍。

7.如权利要求6所述的集成电路，进一步包括所述电感器中的多个电感器。

8.一种在衬底上制造的电气电路，所述电气电路包括多个电感器，每个电感器包括多个非重叠环路，所述多个非重叠环路包括：

中心环路，所述中心环路限定中心磁偶极子；以及

多个外围环路，所述多个外围环路围绕所述中心环路的周长等距地间隔开，每个外围环路限定与所述中心磁偶极子相反地定向的外围磁偶极子，所述多个外围环路中的每一个的面积不等于所述中心环路的面积以共同地抵消来自所述中心磁偶极子的场。

9.如权利要求8所述的电路，其中，所述外围环路中的每个外围环路是大小相等的。

10.如权利要求8所述的电路，其中，所述电路包括多个独立的振荡器，每个振荡器包括所述多个电感器中的一个。

11.如权利要求8所述的电路，其中，所述电感器具有环路的总数，所述总数为奇整数。

12.如权利要求11所述的电路，其中，所述外围环路中的每个外围环路具有两匝或更多匝。

13.如权利要求8所述的电路，其中，每个电感器具有中心抽头，并且其中，从所述中心抽头到连接端子的每条电气路径包括相等数量的跨接。

14.一种用于在衬底上制造具有多个低场电感器的集成电路的方法，所述方法包括：

提供限定中心磁偶极子的中心环路；以及

提供围绕所述中心环路的周长等距地间隔开的多个大小相等的外围环路，每个外围环路限定与所述中心磁偶极子相反地定向的外围磁偶极子，所述多个外围环路中的每一个的面积不等于所述中心环路的面积以共同地抵消来自所述中心磁偶极子的场。

15.如权利要求14所述的方法，其中，所述电感器具有环路的总数，所述总数为奇整数。

16.如权利要求15所述的方法，其中，所述环路的总数为五。

17.如权利要求14所述的方法，其中，所述中心环路以及所述外围环路中的每个外围环路具有两匝或更多匝。