CN113676309B - 使用三个反馈路径的二阶时钟恢复 - Google Patents

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Abstract

本发明涉及使用三个反馈路径的二阶时钟恢复。说明性的数字通信接收器和基于分数分频锁相环的时钟恢复方法提供对任何所包括的相位插值器中的非线性显著降低的敏感度。一个接收器实施例包括：分数分频锁相环，提供时钟信号；相位插值器，对时钟信号施加可控相移以提供采样信号；采样元件，通过对模拟接收信号进行采样产生数字接收信号；定时误差估计器，产生定时误差信号；第一反馈路径，将定时误差信号耦合至相位插值器以最小化所估计的定时误差的相位分量；第二反馈路径，将定时误差信号耦合至相位插值器；以及第三反馈路径，将定时误差信号耦合至分数分频锁相环，第二反馈路径和第三反馈路径最小化所估计的定时误差的频率偏移分量。

Description

使用三个反馈路径的二阶时钟恢复
背景技术
数字通信通过具有一个或多个指定通信信道(例如，载波波长或频带)的中间通信介质(例如，光纤线缆或绝缘铜线)在发送设备与接收设备之间发生。每个发送设备通常以固定的码元速率传送码元，而每个接收设备检测可能损毁的码元序列并且试图重构所传送的数据。
“码元”是持续达固定时间段的信道的状态或有效条件，该固定时间段被称为“码元间隔”。例如，码元可以是电压或电流电平、光学功率电平、相位值或者特定频率或波长。从一个信道状态到另一个信道状态的改变被称为码元转换。每个码元可以表示(即，编码)数据的一个或多个二进制位。可替代地，数据可以由码元转换或由两个或更多个码元的序列来表示。最简单的数字通信链路每个码元只使用一个位；二进制“0”由一个码元(例如，第一范围内的电压或电流信号)来表示，而二进制“1”由另一码元(例如，第二范围内的电压或电流信号)来表示。
信道非理想性产生可能造成每个码元扰乱其邻近码元的分散，造成码元间干扰(ISI)。随着码元速率增大，ISI可能使得接收设备难以确定在每个间隔中有哪些码元被发送(尤其是在这种ISI与加性噪声组合时)。
公开的文献公开了用于即使在存在ISI的情况下也能从变差的接收信号中恢复数字数据的许多均衡和解调技术。这种技术的关键是确定正确的采样定时，因为采样定时直接影响离散样本的信噪比。用于检测和追踪最佳采样时间的策略在简单性和性能之间存在不同程度的折衷，但是随着采样率增加到数十千兆赫范围，基于硅的CMOS电路实现方式接近设备设计极限并且可能不能为现有时钟恢复解决方案提供足够的性能。
发明内容
因此，本文公开了说明性的数字通信接收器和适于在其中使用的说明性的基于分数分频锁相环的时钟恢复方法。说明性时钟恢复方法和接收器的性能显著降低了对任何所包括的相位插值器中的非线性的敏感度。
在公开的实施例中，一种集成的接收器电路包括：分数分频锁相环，该分数分频锁相环提供时钟信号；相位插值器，该相位插值器向时钟信号施加可控相移以提供采样信号；采样元件，该采样元件通过根据采样信号对模拟接收信号进行采样来产生数字接收信号；定时误差估计器，该定时误差估计器产生定时误差信号，该定时误差信号指示采样信号相对于模拟接收信号的所估计的定时误差；第一反馈路径，该第一反馈路径将定时误差信号耦合至相位插值器，以最小化所估计的定时误差的相位分量；第二反馈路径，该第二反馈路径将定时误差信号耦合至相位插值器；以及第三反馈路径，该第三反馈路径将定时误差信号耦合到分数分频锁相环，第二反馈路径和第三反馈路径最小化所估计的定时误差的频率偏移分量。
一种可在集成的接收器电路中实现的时钟恢复方法的说明性实施例，包括：使用分数分频锁相环生成时钟信号；利用相位插值器对时钟信号的相位进行插值，以产生采样信号；根据采样信号对模拟接收信号进行采样，以获得数字接收信号；产生定时误差信号，该定时误差信号指示采样信号相对于模拟接收信号的所估计的定时误差；经由第一反馈路径将定时误差信号耦合到相位插值器，以最小化所估计的定时误差的相位分量；经由第二反馈路径将定时误差信号耦合到相位插值器，以最小化所估计的定时误差的短期频率偏移分量；以及经由第三反馈路径将定时误差信号耦合到分数分频锁相环，以最小化所估计的定时误差的长期频率偏移分量。
上述电路和方法可以进一步具体化为驻留在非暂态信息存储介质上的原理图(用硬件描述语言表达)或半导体制造工艺掩模图案(用GDSII或OASIS语言表达)。
上述实施例中的每一个实施例可单独地或以组合的方式来实现，并且可与以下特征中的任何一个或多个以任何合适组合的方式来实现：1.接收器包括解调器，该解调器从数字接收信号中提取所传送的码元流；2.第二反馈路径包括频率误差累加器并且第三反馈路径包括分频比误差累加器。3.如在频率偏移分量的短期变化与长期变化之间进行比较，频率误差累加器优选地对短期变化进行响应，并且分频比误差累加器优选地对长期变化进行响应。4.频率误差累加器包括泄漏的积分器，并且分频比累加器包括没有泄漏的积分器。5.第一反馈路径具有可编程相位误差比例系数KP，第二反馈路径具有可编程频率误差比例系数KF和可编程泄漏系数KL，并且第三反馈路径具有分频比误差比例系数KD。6.接收器相位误差累加器，该相位误差累加器由第一反馈路径和第二反馈路径共享。7.第一反馈路径包括第一相位误差累加器，并且第二反馈路径包括频率误差累加器和第二相位误差累加器，该第二相位误差累加器与第一相位误差累加器分离。8.第二反馈路径以低于由第一反馈路径所使用的时钟频率的时钟频率操作。
附图说明
图1是说明性有源以太网线缆(“AEC”)的透视图。
图2是说明性AEC的框图。
图3是说明性数字通信接收器的功能框图。
图4是具有分数分频锁相环的说明性数字通信接收器的功能框图。
图5是说明性数字通信接收器的功能框图。
图6是具有分数分频锁相环的说明性数字通信接收器的功能框图。
图7是说明性决策反馈均衡器(“DFE”)的框图。
图8是说明性并行DFE的框图。
具体实施方式
尽管在附图和以下描述中给出了特定实施例，但是请记住它们不限制本公开。相反，它们为普通技术人员提供用于辨别包含在所附权利要求书的范围内的替代形式、等效方案和修改的基础。
作为所公开的定时恢复技术的说明性上下文，图1示出说明性有源以太网线缆(“AEC”)的图示，该有源以太网线缆(“AEC”)可用于在路由网络(诸如用于数据中心、服务器场、以及互连交换的那种)中的设备之间提供高带宽通信链路。路由网络可以是例如以下各项的部分或者可包括例如以下各项：互联网、广域网、局域网或存储区域网络。所链接的设备可以是计算机、交换机、路由器等等。线缆包括经由电绳中的光或电信号导体106连接的第一连接器100和第二连接器101。
为了在信令格式之间进行转换(或只是为了增强稳健性)，每个连接器100、101可以包括有动力的收发器，该有动力的收发器执行对每个方向上的数据流的时钟和数据恢复(“CDR”)以及重新调制。此类有动力的收发器也被称为数据恢复和重新调制(“DRR”)设备。值得注意的是，收发器不仅会在输出数据流离开线缆时对输出数据流执行CDR和重新调制，而且会在输入数据流进入线缆时对输入数据流进行CDR和重新调制。
连接器100、101可以是兼容可插拔模块标准(例如，SFP、SFP-DD、QSFP、QSFP-DD、OSFP)中任一者的可插拔模块。在至少一个构想的实施例中，线缆连接器100、101是四方小形状因子可插拔(“QSFP”)收发器模块，并且更具体地是与主机交换CAUI-4数据流的QSFP28收发器模块。在其他构想的实施例中，线缆连接器是与主机交换100GBASE-KR2数据流的双重小形状因子可插拔(“DSFP”)或小形状因子可插拔的双密度(“SFP-DD”)收发器模块。在另外的其他构想的实施例中，线缆连接器与诸如QSFP28至SFP-DD线缆、QSFP28至DSFP线缆或者SFP-DD至DSFP线缆不同。
图2是说明性AEC的框图。连接器100包括插头200，插头200适于适配第一主机设备中的标准兼容的以太网端口，以接收承载来自该主机设备的数据流的输入电信号并且提供承载去往该主机设备的数据流的输出电信号。类似地，连接器101包括适配第二主机设备的以太网端口的插头201。连接器100包括第一DRR设备202，第一DRR设备202用于对在连接器100处进入和离开线缆的数据流执行CDR和重新调制，并且连接器101包括第二DRR设备204，第二DRR设备204用于对在连接器101处进入和离开线缆的数据流执行CDR和重新调制。DRR设备202、204可以是安装在印刷电路板上并经由电路板迹线连接到边缘连接器触点的集成电路。信号导体106可以是被焊接到印刷电路板上电连接至DRR设备的对应焊盘的电导体。
在至少一些构想的实施例中，印刷电路板还各自支持微控制器单元(“MCU”)206。每个DRR设备202、204经由第一双线总线耦合至配置该DRR设备的操作的相应的MCU设备206。在通电时，MCU设备206将均衡参数和/或其他操作参数从闪存207加载至DRR设备的配置寄存器208中。主机设备可以经由第二双线总线访问MCU设备206，该第二双线总线根据I2C总线协议和/或更快速的MDIO协议来进行操作。利用对MCU设备206的此种访问，主机设备可以调节线缆的操作参数并监测线缆的性能。
每个DRR设备202、204包括用于与主机设备进行通信的发射器(TX)和接收器(RX)集合220以及用于经由沿线缆长度的导体对进行发送和接收的发射器和接收器集合222。面向线缆的收发器222优选在每个通道上沿每个方向在26.5625GBd下使用差分NRZ进行发送和接收，或者在一半的通道上沿每个方向在26.5625GBd下使用差分PAM4进行发送和接收。
所图示出的面向主机的收发器220支持用于与主机设备进行双向通信的八个通道LN0-LN7，每个双向通道由利用26.5625GBd下的差分PAM4信令的两个单向连接来形成，诸如可以利用400GBASE-KR8来实现。在其他构想的实施例中，面向主机的收发器220支持使用根据CAUI-4规范的差分NRZ信令的四个通道。DRR设备包括用于在发射器和接收器集合220、222之间提供先进先出(FIFO)缓冲的存储器224。嵌入式控制器228通过例如设置初始均衡化参数并确保在使发射器和接收器能够进入数据传输阶段之前跨所有通道和链路完成训练阶段来协调发射器和接收器的操作。嵌入式控制器228采用寄存器集合208来接收命令和参数值并提供潜在地包括状态信息和性能数据的响应。
发射器/接收器集合220、222是串行器/解串器块。串行器块将并行数据流转换为(高码元率)串行数据流，以便在串行信道上传输，而解串器块将从串行信道接收到的(高码元率)串行数据流转换为适用于由更加常规的数字电路处置的并行低速率数据流。这些转换块通常被称为通用术语“SerDes”。串行器块耦合到信道专用发射器或可以包括信道专用发射器，而解串器块耦合到信道专用接收器或包括信道专用接收器。
在大多数SerDes应用中，高速串行数据流在没有伴随的时钟信号的情况下被发送，因此接收器直接从串行数据流中导出时钟信号。图3(基于共有的美国专利10313105(“用于SerDes的基于分数分频PLL的时钟恢复”)的图3)示出了由说明性接收器实现的一种CDR技术，说明性接收器可以耦合到解串器块或被并入解串器块。
如图3所示，每个接收器包括模数转换器304，模数转换器304在与采样信号305中的转变相对应的采样次数对模拟接收信号302进行采样，从而将数字接收信号提供至解调器306。解调器306使用例如匹配的滤波器、决策反馈均衡器、最大似然序列估计器或任何其他合适的解调技术来应用均衡化和码元检测。所得到的经解调的码元流308可以作为并行化的码元流提供，以便由“芯片上”电路处置(例如，进行误差校正和FIFO缓冲)。
解调器包括用于生成定时误差信号310的某种形式的定时误差估计器。任何合适的设计可用于定时误差估计器，包括例如bang-bang相位检测器或比例相位检测器。在共有的专利US10,447,509“基于预补偿器的时钟恢复量化(Precompensator-basedquantization for clock recovery)”中陈述了一种合适的定时误差估计器，该专利通过引用方式被整体结合在本文中。可以在公开文献中找到其他合适的定时误差估计器，公开文献包括，例如Mueller的“数字同步数据接收器中的定时恢复(Timing Recovery inDigital Synchronous Data Receivers)”，IEEE通信期刊，1976年5月，第24卷第5号以及Musa的“高速波特率时钟恢复(High-speed Baud-Rate Clock Recovery)”2008年，多伦多大学论文。
在图3中，定时误差信号310经由两个反馈路径耦合，以采用在统计上最小化定时误差信号310的方式控制相位插值器320。在第一反馈路径中，定时误差信号按相位系数(KP)缩放，并由相位误差累加器312进行积分，以获得相位误差信号(作为控制信号供应给相位插值器320)。在第二反馈路径中，定时误差信号按频率系数(KF)缩放，并由频率误差累加器314进行积分，以获得频率偏移信号。加法器316将频率偏移信号与经缩放的定时误差信号相加，将总和供应给相位误差累加器312。
相位插值器320还接收来自锁相环(PLL)322的时钟信号。控制信号使相位插值器320通过以使定时误差信号的预期值最小化的方式调整时钟信号的相位来产生采样信号。换言之，控制信号补偿时钟信号相对于模拟接收信号302的频率偏移和相位误差两者，由此将采样信号305与模拟接收信号中的数据码元相位对齐。
由PLL 322产生的时钟信号是来自参考振荡器324的参考时钟信号的倍频形式。压控振荡器(VCO)326将时钟信号供应给相位插值器320和计数器328两者，计数器328将时钟信号的频率除以恒定模数N。计数器将分频时钟信号供应给相位频率检测器(PFD)330。PFD330可以使用电荷泵(CP)作为确定哪个输入(即，分频时钟信号或参考时钟信号)具有比另一者更早或更频繁的转换的部分。低通滤波器332对PFD 330的输出进行滤波以向VCO326提供控制电压。选择滤波器系数，使得分频后的时钟与参考振荡器相位对齐。
应注意，对于至少一些预期的用途，接收器使用的参考时钟通常会相对于发射器使用的参考时钟漂移，并且可能相差数百ppm。在图3的实施例中，PLL的时钟信号输出与模拟数据信号之间的所得频率偏移将需要通过相位插值器320进行连续相位旋转来校正。这种操作模式对相位插值器320在其整个调谐范围内的线性度施加了严格的要求，因为插值器将在连续旋转期间反复地循环遍历相位插值中的每一个相位插值。任何相位插值的非线性均表现为采样信号305中的周期性抖动，当传入信号采用扩频时钟(SSC)以减少电磁干扰时，该周期性抖动会变得尤其夸张。
图4提供了使替代CDR技术具体化以解决这种非线性问题的接收模块。图4的接收模块保留了模数转换器304，用于对模拟接收信号302进行采样并且将数字接收信号提供到解调器306。如前文那样，解调器包括生成定时误差信号310的定时误差估计器，以及具有相位系数(KP)缩放和相位误差累加器312的第一反馈路径。然而，图3实施例中的第二反馈路径被另一(此处称为“第三”反馈路径，以区别于前两个反馈路径)反馈路径所替代，该反馈路径将定时误差信号310耦合到分数分频锁相环422，以便与相位插值器320分开校正频率偏移。第三反馈路径包括分频比比例系数(KD)和分频比误差累加器414，误差累加器414将分频比控制信号供应给分数分频锁相环422。
分数分频锁相环422被用来代替原始锁相环322，以提供对被供应给相位插值器322的时钟信号的粒度更精细的频率控制。分频比控制信号调整时钟信号相对于模拟接收信号302中的数据的频率偏移，基本上降低从相位插值器320需要的相位旋转速率。
图3和图4的比较示出锁相环322和分数分频锁相环422两者都采用PFD/CP 330(将分频时钟信号与参考时钟进行比较)，低通滤波器332(对误差进行滤波以降低噪声)和压控振荡器326(供应输出时钟信号)。分数分频锁相环422使用多模分频器428而不是使用固定模数分频器328来对输出时钟信号进行分频，取决于模数选择信号是否在计数周期结束时(或在替代实施例中，在计数周期开始时或在计数周期期间的任何时间点)被断言，多模分频器428按N或N+1进行分频。Δ-Σ调制器(DSM)429将分频比控制信号转换为模数选择信号的脉冲。脉冲密度控制分频器在N与N+1之间实现哪个分数值，从而能够非常精细地控制供应给插值器320的时钟频率。
我们在此观察到，尽管有缺点，但图3实施例通过数字二阶反馈回路提供了从传入信号的快速和精确的时钟恢复。此外，可以使用两个数字回路常数KP和KF轻松地调整反馈回路跟踪特性，使得将这些考虑与模拟电路组件的特定指标(例如，使PLL设计中的抖动最小化，或增强相位插值器的线性度)分开是可能的。此类模块化是有利的，因为设计要求在不同的应用之间通常有所不同，使得例如在具有更高的抖动公差的应用中采用更高效的组件而不需要重新设计反馈回路是可能的。
图4实施例通过利用PLL校正相位偏移并由此将相位插值器的旋转速率降低到接近零来解决相位插值器的非线性缺点。然而，在需要低时钟抖动的应用中，低通滤波器332的带宽是非常有限的，从而减缓了第三反馈路径的响应性。图4实施例不能可行地既提供低时钟抖动又提供快速响应，但是可以通过牺牲PLL设计指标与对反馈回路跟踪特性的定制之间的分离来完成一些仔细的优化。
我们现在转向图5，图5示出了包括图3实施例的第一反馈路径和第二反馈路径以及图4实施例的第三反馈路径的接收器。为了确保第二反馈路径和第三反馈路径以协作的方式而不是竞争的方式操作，从而使图5实施例能够提供快速和精确的时钟恢复，而没有来自相位插值器中的非线性的过度抖动，经修改的频率误差累加器514替代了图3实施例的频率误差累加器314。
经修改的频率误差累加器514是“泄漏的”积分器，其中在每个积分周期中将频率偏移信号乘以(1-KL)。泄漏系数(KL)表示逐渐的存储器丢失，虽然它使第二反馈路径能够提供快速响应，但导致频率偏移信号在更长的时间尺度内趋向于零。分频比误差累加器414与锁相环422的低通滤波器332相结合，在较长的时间尺度上操作，以克服经校正的累加器514的存储器丢失。在稳态或缓慢改变的情况下，频率偏移校正由第三反馈路径提供，从而使得相位插值器非线性的任何影响最小化。在频率偏移改变较快的情况下，由第一反馈路径和第二反馈路径提供更多的暂态校正。尽管这种情形潜在地会由于插值器非线性而发生一些周期性抖动，但在这些情况下，抖动可能不那么令人担忧。
第一反馈路径是一阶回路，仅具有相位误差累加器312。第二反馈路径是二阶回路，包括频率误差累加器514和相位误差累加器312两者。第三反馈路径也是二阶回路，包括分频比误差累加器414和压控振荡器326。第一反馈路径和第二反馈路径的重叠(即共享的相位误差累加器)不是必需的；它们可以如图6所示是分开的。
在图6中，相位误差累加器312对经缩放的时间误差信号310进行积分，从而将相位误差信号提供至加法器616。二阶频率误差累加器614对经缩放的时间误差信号310进行积分，从而将频率-相位误差信号提供至加法器616。加法器616将相位误差信号与频率-相位误差信号相加，以形成相位插值器320的控制信号。第三反馈路径相对于图5的实施例是未改变的。
图6的实施例使得第一反馈路径和第二反馈路径能够以不同的时钟频率被驱动，这可能是有利的，因为第二反馈路径可能经常不需要像第一反馈路径那样的响应。
在图5和图6的实施例中，反馈路径的操作如下：
传入信号的相位改变主要由第一反馈路径(一阶回路)来跟踪。第二反馈路径和第三反馈路径的回路常数被设置为足够小的值，以使得它们基本上不对相位的改变进行响应。
传入信号在短期内的频率改变主要由第二反馈路径(第一二阶回路)来跟踪。频率误差累加器的输出指示经更新的频率偏移，包括传入信号的频率的短期改变。第三反馈路径(第二二阶回路)的响应是缓慢的，因为该回路包括PLL的LPF 332。
传入信号在长期中的频率改变主要由第三反馈路径(第二二阶回路)跟踪。尽管第二二阶回路的响应很慢，但它可以跟踪传入信号的频率的长期改变。因此，频率的改变首先由第一二阶回路跟踪，并且稍后由第二二阶回路接管。如果泄漏常数KL不为零，频率误差累加器的输出最终收敛为零，并且由第一二阶回路的频率跟踪完全由第二二阶回路长期接管。
“短期”改变与“长期”改变之间的区别取决于累加器的相对响应，而这将进而取决于应用上下文。为了满足不同应用对抖动公差的各种要求，我们可以通过回路常数(KP、KF、KD)和泄漏常数(KL)来调整时钟恢复的回路特性。不需要重新设计关键的模拟电路，诸如PLL和相位插值器。作为一个示例，回路常数可以被选择以使第二反馈路径对持续达至少10个码元间隔的定时误差趋势进行响应，但要有足够的泄漏和第三路径的响应性，以限制第二路径对任何持续超过1000个码元间隔的定时误差趋势的响应。利用这些系数的适当值，接收器可以支持扩频时钟。
图7和图8示出了说明性接收器实施例，以提供解调器306的实现方式的附加细节，以及对出于并行性来调整反馈路径的洞察。
图7示出了说明性的数字接收器，该数字接收器包括连续时间线性均衡器(“CTLE”)701，以衰减带外噪声并任选地提供一些频谱整形从而改善对接收信号的高频分量的响应。ADC 304被提供以将接收信号数字化，并且数字滤波器(也称为前馈均衡器或“FFE”)702执行进一步的均衡，以进一步对系统的整体信道响应进行整形，并最小化前导ISI对当前码元的影响。作为整体信道响应的整形的部分，FFE 702也可以被设计为缩短经滤波的信号的信道响应，同时最小化任何伴随的噪声增强。
加法器703从FFE 702的输出中减去可选的反馈信号，以最小化后ISI对当前码元的影响，从而产生耦合到判决元件(“限幅器(slicer)”)704的经均衡信号。判决元件包括一个或多个比较器，该一个或多个比较器将经均衡信号与相对应的判决阈值进行比较，以确定对于每一个码元间隔，信号的值最紧密地对应于哪个星座码元。在此，经均衡信号在本文中也可以被称为“经组合的信号”。
判决元件704相应地产生码元判决序列(表示为Ak，其中k是时间索引)。在某些构想的实施例中，信号星座图是表示-1和+1的双极(不归零)星座图，需要使用判决阈值为零的仅一个比较器。在某些其他构想的实施例中，信号星座图是PAM4(-3、-1、+1、+3)，需要分别使用判决阈值-2、0和+2的三个比较器。(出于一般性，省略用于表达码元和阈值的单位，但是为了解释的目的可以将其假定为伏特。实际上，将采用比例因子)。
反馈滤波器(“FBF”)705使用存储近期输出码元判决(Ak-1、Ak-1、…、Ak-N，其中N是滤波器系数fi的数量)的一系列延迟元件(例如，锁存器、触发器或寄存器)来导出反馈信号。将每一个存储的码元与对应的滤波器系数fi相乘，并将这些乘积组合以获得反馈信号。
另外，我们在此注意到接收器还包括滤波器系数适配单元，但是此类考虑在文献中被解决并且为本领域技术人员所熟知。然而，我们在此注意到，至少一些构想的实施例在判决元件704中包括一个或多个附加比较器，以被用于将经组合的信号与码元值中的一者或多者进行比较，由此提供可以用于定时恢复和/或系数适配的误差信号。
随着码元速率增加到千兆赫范围，对于ADC 304和解调器306组件而言，完全在每个码元间隔内执行它们所需的操作变得越来越困难，此时，将它们的操作并行化变得有利。并行化总体上涉及多个组件的使用，这些组件通过轮流而分担工作负荷，并且从而为各个组件中的每个组件提供更多的时间来完成其操作。此类并行组件是由交错的时钟信号的集合来驱动的。例如，四倍并行化采用具有四个时钟信号的集合，每个时钟信号具有码元速率的四分之一的频率，使得在交错时钟信号的集合中，每个码元间隔包含仅一个向上转变。虽然在此出于讨论的目的使用了四倍并行化，但实际的并行化程度可以更高，例如，8倍、16倍、32倍或64倍。此外，并行化的程度并不限于2的幂。
图8示出了具有并行均衡器实现方式(包括用于DFE的任选的反馈滤波器)的说明性接收器。与图7的实现方式一样，CTLE 701对信道信号进行滤波以提供接收信号，该接收信号被并行地提供到模数转换器(ADC0-ADC3)阵列。ADC元件中的每一个ADC元件被提供有交错时钟信号中的相应的一个交错时钟信号。时钟信号具有不同的相位，使ADC元件轮流对接收信号进行采样和数字化，使得在任何给定的时间，ADC元件输出中的仅一者正在转变。
FFE(FFE0到FFE3)阵列，每一个FFE形成ADC元件输出的加权和。加权和采用相对于彼此循环移位的滤波器系数。FFE0对来自ADC3(在CLK0之前操作的元件)、ADC0(响应于CLK0的元件)、和ADC1(在CLK0之后操作的元件)的保持信号进行操作，使得在CLK2的断言期间，由FFE0产生的加权和与FFE 702(图7)的输出相对应。FFE1对来自ADC0(在CLK1之前操作的元件)、ADC1(响应于CLK1的元件)、和ADC2(在CLK1之后操作的元件)的保持信号进行操作，使得在CLK3的断言期间，加权和与FFE 702的加权和相对应。并且阵列中剩余FFE的操作以相关相移遵循相同的模式。实际上，滤波器抽头的数量可以更小，或者阵列中的元件的数量可以更大，以便提供更长的有效输出窗口。
与图7的接收器一样，加法器可以将每一个FFE的输出与反馈信号组合，以向相应的判决元件提供经均衡信号。图8示出了判决元件(限幅器0到限幅器3)的阵列，每个判决元件对从相应的FFE输出导出的经均衡信号进行操作。与图7的判决元件一样，所图示出的判决元件采用比较器来确定经均衡信号最可能表示的码元。在对应的FFE输出有效时做出判决(例如，限幅器0在CLK2被断言时操作，限幅器1在CLK3被断言时操作，等等)。优选地，在输出总线上并行地提供判决，以使得能够将更低的时钟速率用于后续操作。
反馈滤波器(FBF0到FBF3)的阵列对前面的码元判决进行操作，以提供用于加法器的反馈信号。与FFE一样，FBF的输入是循环移位的，并且仅当输入对应于FBF 705(图7)的内容时才提供有效输出，与相应的FFE的时间窗口一致。实际上，反馈滤波器抽头的数量可以比示出的更小，或者阵列元件的数量可以更大，以便提供更长的有效输出窗口。
与图7的判决元件一样，图8中的判决元件可以各自采用附加比较器以提供定时恢复信息、系数训练信息和/或预计算以展开反馈滤波器的一个或多个抽头。在图8的实施例中，数字定时电路也是经并行化的，其中定时误差估计器810并行地接受码元判决和经均衡信号，以确定定时误差信号310(图3)的并行化版本。定时回路滤波器的集合812实现第一反馈路径、第二反馈路径、和第三反馈路径从而为相位插值器820提供控制信号并且为PLL提供分频比控制信号。相位插值器820与相位插值器320类似地操作以将PLL时钟信号转换为交错的时钟信号的集合，这些交错的时钟信号具有均匀间隔的相位和码元对齐的转换。提供了延迟线(DL0-DL3)的集合，以用于根据需要相对于彼此微调各个时钟相位，以例如补偿各个ADC元件的不同传播延迟。
延迟线可由时钟偏斜调整电路844基于来自控制器842的参数进行单独调整。控制器842可基于来自监测电路的可靠性指示符来优化时钟偏斜调整设置。在图8中，监测电路是计算经均衡信号与判决阈值之间的最小差值(或等效地，计算经均衡信号与标称码元值之间的最大误差)的裕度计算器840。在于2020年3月31日提交的共有的美国申请16/836,553“用于并行化数字均衡器的眼图监测器(Eye Monitor for Parallelized DigitalEqualizers)”中更详细地描述了时钟偏移调整，该美国申请通过引用以其整体结合于此。
上述集成电路通常会在集成电路制造过程期间使用掩模对半导体衬底上的层进行图案化来创建。掩模图案可以使用商业上可获得的软件生成，该软件用于将电路原理图(通常使用硬件描述语言(诸如Verilog)来表达)转换为半导体工艺掩模。电路可以是更复杂的集成电路设备的子单元，该集成电路设备的设计是由驻留在非暂态信息存储介质上的设计数据库中的模块组件建立的。一旦完全设计好，软件可以将集成电路转换为同样存储在非暂态信息存储介质上的半导体掩模图案，并传送到集成电路制造商的合适的装配线上的各种处理单元。
一旦完全了解以上公开内容，则众多替代形式、等效方案和修改方案对于本领域技术人员将变得显而易见。例如，上述描述专注于使用基于积分的累加器，但也可以采用其他提供低通滤波器响应的递归滤波器或移动平均滤波器实现方式。旨在将权利要求书解释为涵盖包含在所附权利要求书的范围内的所有这些替代形式、等效方案和修改方案。

Claims (14)

1.一种集成接收器电路，所述集成接收器电路包括：
分数分频锁相环，所述分数分频锁相环提供时钟信号；
相位插值器，所述相位插值器向所述时钟信号施加可控相移以提供采样信号；
采样元件，所述采样元件通过根据所述采样信号对模拟接收信号进行采样来产生数字接收信号；
定时误差估计器，所述定时误差估计器产生定时误差信号，所述定时误差信号指示所述采样信号相对于所述模拟接收信号的所估计的定时误差；
至少一个反馈路径，所述至少一个反馈路径将所述定时误差信号耦合至所述相位插值器，所述至少一个反馈路径使用相位误差累加器来最小化所述所估计的定时误差的相位分量，并且使用频率误差累加器来最小化所估计的定时误差的频率偏移分量；以及
附加反馈路径，所述附加反馈路径将所述定时误差信号耦合到所述分数分频锁相环，以最小化与所述至少一个反馈路径并联的所述所估计的定时误差的频率偏移分量。
2.如权利要求1所述的集成接收器电路，进一步包括解调器，所述解调器从所述数字接收信号中提取所传送的码元流。
3.如权利要求1所述的集成接收器电路，其特征在于，所述附加反馈路径包括分频比误差累加器。
4.如权利要求3所述的集成接收器电路，其特征在于，如在所述频率偏移分量的短期变化与长期变化之间进行比较，所述频率误差累加器优先对短期变化进行响应，并且所述分频比误差累加器优先对长期变化进行响应。
5.如权利要求4所述的集成接收器电路，其特征在于，所述频率误差累加器包括泄漏的积分器，并且所述分频比误差累加器包括没有泄漏的积分器。
6.根据权利要求5所述的集成接收器电路，其特征在于，所述至少一个反馈路径具有可编程相位误差比例系数KP、可编程频率误差比例系数KF和可编程泄漏系数KL，并且所述附加反馈路径具有分频比误差比例系数KD。
7.如权利要求1所述的集成接收器电路其特征在于，所述相位误差累加器累积所述定时误差信号与来自所述频率误差累加器的频率偏移信号的组合。
8.如权利要求1所述的集成接收器电路，其特征在于，所述相位误差累加器累积经缩放的定时误差信号，并且所述至少一个反馈路径包括第二相位误差累加器，所述第二相位误差累加器累积来自所述频率误差累加器的频率偏移信号。
9.如权利要求8所述的集成接收器电路，其特征在于，所述频率误差累加器以低于由累积所述经缩放的定时误差信号的所述相位误差累加器使用的时钟频率的时钟频率操作。
10.一种时钟恢复方法，所述方法包括在集成接收器电路中：
使用分数分频锁相环生成时钟信号；
利用相位插值器对所述时钟信号的相位进行插值，以产生采样信号；
根据所述采样信号对模拟接收信号进行采样，以获得数字接收信号；
产生定时误差信号，所述定时误差信号指示所述采样信号相对于所述模拟接收信号的所估计的定时误差；
经由第一反馈路径将所述定时误差信号耦合到所述相位插值器，以最小化所述所估计的定时误差的相位分量；
经由第二反馈路径将所述定时误差信号耦合到所述相位插值器，以最小化所述所估计的定时误差的短期频率偏移分量；以及
经由第三反馈路径将所述定时误差信号耦合到所述分数分频锁相环，以最小化所述所估计的定时误差的长期频率偏移分量。
11.如权利要求10所述的时钟恢复方法，进一步包括对所述数字接收信号进行解调以提取所传送的码元流。
12.如权利要求10所述的时钟恢复方法，其特征在于，所述第二反馈路径包括频率误差累加器并且所述第三反馈路径包括分频比误差累加器。
13.如权利要求12所述的时钟恢复方法，其特征在于，所述频率误差累加器包括泄漏的积分器，并且所述分频比误差累加器包括没有泄漏的积分器。
14.根据权利要求13所述的时钟恢复方法，其特征在于，所述第一反馈路径具有可编程相位误差比例系数KP，所述第二反馈路径具有可编程频率误差比例系数KF和可编程泄漏系数KL，并且所述第三反馈路径具有分频比误差比例系数KD。
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