JP5459421B2 - データ受信装置及びデータ通信システム - Google Patents
データ受信装置及びデータ通信システム Download PDFInfo
- Publication number
- JP5459421B2 JP5459421B2 JP2013022226A JP2013022226A JP5459421B2 JP 5459421 B2 JP5459421 B2 JP 5459421B2 JP 2013022226 A JP2013022226 A JP 2013022226A JP 2013022226 A JP2013022226 A JP 2013022226A JP 5459421 B2 JP5459421 B2 JP 5459421B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- bit
- bits
- section
- samples
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0079—Receiver details
- H04L7/0087—Preprocessing of received signal for synchronisation, e.g. by code conversion, pulse generation or edge detection
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
- H04L7/002—Arrangements for synchronising receiver with transmitter correction of synchronization errors correction by interpolation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
- H04L7/0338—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals the correction of the phase error being performed by a feed forward loop
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
- H04L7/002—Arrangements for synchronising receiver with transmitter correction of synchronization errors correction by interpolation
- H04L7/0025—Arrangements for synchronising receiver with transmitter correction of synchronization errors correction by interpolation interpolation of clock signal
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
- H04L7/046—Speed or phase control by synchronisation signals using special codes as synchronising signal using a dotting sequence
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Dc Digital Transmission (AREA)
Description
以下、本発明の第1の実施形態について、図1から図10を参照して説明する。本実施形態で説明するデータ通信は、例えば車両に搭載されている同一のECU(Electronic Control Unit)内でのLSI(Large Scale Integration)間通信や異なるECU間でのLSI間通信等に適用される。LSI間で構築されるデータ通信システム1は、データの送信を行うデータ送信装置2と、データの受信を行うデータ受信装置3とを有して構成されている。
送信側発振源4から出力される送信クロックの周波数及び受信側発振源6から出力される受信クロックの周波数について説明すると、両者の間で周波数誤差(オフセット)が発生していない場合には、受信側のビット列の1ビット区間と送信側のビット列の1ビット区間とはずれることなく一致する。即ち、図2(a)に示すように、1ビットを8サンプル(8倍)でオーバーサンプリングする場合には、送信側の1ビット区間は受信側の8サンプルのオーバーサンプリングデータと一致する。
以下、本発明の第2の実施形態について、図11から図14を参照して説明する。
上記した第1の実施形態では、近似線を複数のポイントをパラメータとする最小二乗法による直線近似により求めたが、第2の実施形態では、近似線を複数のポイントのうち両端のポイントを用いた直線近似により求める。即ち、図11に示すように、複数のポイントのうち最小ビットである1ビット目のポイントと最大ビットである4ビット目のポイントとを結ぶ直線を近似線として求める。この場合も、積算サンプル数が「S3」であれば、その積算サンプル数である「S3」に対して近似線上で対応する積算ビット数である「B3」を求めることで、その区間におけるデータのビット長を判定可能となる。
以下、本発明の第3の実施形態について、図15を参照して説明する。
第3の実施形態では、近似線を求める際に用いるポイント数を可変とする。データ通信が停止した状態から再開する場合に、データ受信装置3の動作(受信クロック)が安定状態に達するまでの間に、プリアンブルのビット列のうち最初の数ビット(例えば1ビット程度)が欠落する可能性がある。そのため、近似線をプリアンブルのビット列のうち先頭から設定ビット数(例えば最初の1ビット)を除いたビット数に対応するポイントを用いて求めても良い。このように構成すれば、プリアンブルのビット列のうち最初の数ビットが欠落したとしても、その影響を排除することができ、データ通信を安定させることができる。
以下、本発明の第4の実施形態について、図16を参照して説明する。
第1から第3の実施形態では、近似線を求める場合に掛け算に加えて割り算をも行うが、第4の実施形態では、掛け算回路だけを用いて同等の処理を行う。
第1の実施形態及び第2の実施形態の何れの方法でも近似線をy=ax+bとすると、n+1番目のビットの次に得られたサンプル数がS_n+1であれば、
(yn+S_n+1)=a(xn+B_n+1)+b … (8)
に最も近くなるようなB_n+1としてのビット数を求めるが近似線の目的である。
a=e/d、b=f/d(d、e、fは整数)
となるので、これらを数式(8)に代入して変形すると、
d(yn+S_n+1)=e(xn+B_n+1)+f
となる。例えばB_n+1としてエンコードから1、2、3ビットの何れかの可能性しかなければ、d(yn+S_n+1)に対してe(xn+1)+f、e(xn+2)+f、e(xn+3)+fをそれぞれ計算して最も近い値を求めることで、割り算回路を省略することができる。このように構成すれば、割り算回路を省略することができる分、回路規模の増大を未然に回避することができる。
以下、本発明の第5の実施形態について、図17を参照して説明する。
第1から第4の実施形態では、データ送信装置とデータ受信装置とが1対1で接続されているが、第5の実施形態では、データ送信装置とデータ受信装置とが1対複数で接続されている。
データ通信システム21は、データの送信を行う一のデータ送信装置2と、データの受信を行う複数のデータ受信装置22a〜22nとを有して構成されている。複数のデータ受信装置22a〜22nは、同一のLSIに実装されていても良いし、異なるLSIに実装されていても良い。データ受信装置22a〜22nは、それぞれ第1の実施形態で説明したデータ受信装置3と同等であり、受信側発振源23a〜23nと、デシリアライザ24a〜24nと、データ判定回路25a〜25nとを有する。データ判定回路25a〜25nは、それぞれ第1の実施形態で説明したデータを判定する機能、積算ビット数を算出する機能、積算サンプル数を算出する機能を有している。
以下、本発明の第6の実施形態について、図18を参照して説明する。
第1から第5の実施形態では、データ送信装置2からデータ受信装置3にデータが片方向に伝送されるデータ通信であるが、第6の実施形態では、データの送信と受信との双方の機能を有するデータ送受信装置間でデータが双方向に伝送されるデータ通信である。
データ通信システム31は、それぞれがデータの送信及び受信を行うデータ送受信装置32、33を有して構成されている。データ送受信装置32は、データ送信機能としての送信側発振源34と、シリアライザ35とを有すると共に、データ受信機能としての受信側発振源36と、デシリアライザ37と、データ判定回路38とを有する。データ送受信装置33は、データ送信機能としての送信側発振源39と、シリアライザ40とを有すると共に、データ受信機能としての受信側発振源41と、デシリアライザ42と、データ判定回路43とを有する。データ判定回路38、43は、それぞれ第1の実施形態で説明したデータを判定する機能、積算ビット数を算出する機能、積算サンプル数を算出する機能を有している。尚、データ送受信装置32では送信側発振源34と受信側発振源36とを共通に設けても良いし、データ送受信装置33では送信側発振源39と受信側発振源41とを共通に設けても良い。
以下、本発明の第7の実施形態について、図19を参照して説明する。
第6の実施形態では、データ送受信装置32、33がデータ伝送を全二重通信により行うが、第7の実施形態では、データ送受信装置がデータ伝送を半二重通信により行う。
データ通信システム51は、それぞれがデータの送信及び受信を行うデータ送受信装置52、53を有して構成されている。データ送受信装置52は、データ送信機能としての送信側発振源34と、シリアライザ35とを有すると共に、データ受信機能としての受信側発振源36と、デシリアライザ37と、データ判定回路38とを有する。又、データの送受信タイミングを切換えるデータ切換回路54を有する。データ送受信装置53は、データ送信機能としての送信側発振源39と、シリアライザ40とを有すると共に、データ受信機能としての受信側発振源41と、デシリアライザ42と、データ判定回路43とを有する。又、データの送受信タイミングを切換えるデータ切換回路55を有する。
以下、本発明の第8の実施形態について、図20及び図21を参照して説明する。
第2の実施形態で説明した近似線を複数のポイントのうち両端のポイントを用いた直線近似により求める方法では、計算式に示したように掛け算に加えて割り算をも行うが、第8の実施形態では、シフト回路を用いて同等の処理を行う。
30/4=7.5
を求めることになるが、図21(a)に示すように、小数点を移動するだけで割り算と同等の結果を得ることができる。尚、実際のLSIの中では小数点に相当するものはビットのどの部分に小数点が存在するかを決定しているだけであり、小数点を移動する前後でビット数は不変であるので、具体的なシフト回路が存在する訳でなく、新規な回路構成が必要となることはない。
以下、本発明の第9の実施形態について、図22を参照して説明する。第8の実施形態では、直線補完する区間として必ず2n(nは整数)ビット分の区間を選択する場合を前提としたが、プリアンブルの部分ではビット列が規則的なパターンの繰返しであり、任意のビット数を選択可能であるので、2nビット分の区間を容易に選択することができる。しかしながら、データの部分ではビット列がランダムであり、2nビット分の区間を選択することができない場合がある。即ち、直線補完する区間として8(23)ビット分の区間を選択しようとしても、図22に示すように、データのビット列において8ビット目に変化点が存在せずに7ビット目や9ビット目に変化点が存在すると、8ビット分の区間に相当するサンプル数を求めることができない。
以下、本発明の第10の実施形態について、図23及び図24を参照して説明する。第9の実施形態では、A1に示す区間が2m(mは整数)である場合を説明したが、図23に示すように、A2に示す区間が2m(mは整数)でない場合がある。この場合、データのビット列を、ビットの値が全て同一である第3区間と、先頭ビットの値が当該第3区間のビットの値と異なる第4区間とに区分する。図23では、A2に示す区間(第3区間)の整数単位のサンプル数を求めることはできるが、1ビット当たりのサンプル数を求めようとすると、そのサンプル数を2m(mは整数)でない値(図23では「3」)で割るための割り算回路が必要となる。
以下、本発明の第11の実施形態について、図25を参照して説明する。第10の実施形態では、A2に示す区間が2m(mは整数)でない場合にテーブルを用いて1ビット当たりのサンプル数を求める方法を説明した。しかしながら、最大連続ビット長を3ビット等の短く設定してエンコードするデータ通信ではテーブルを用いる方法は有効であるが、最大連続ビット長を長く設定してエンコードするデータ通信ではテーブルの規模が大きくなるので現実的ではない。
本発明は、上記した実施形態にのみ限定されるものではなく、以下のように変形又は拡張することができる。
LSI間のデータ通信に適用する構成に限らず、例えば車両に搭載されているECUとは関係ない他の用途のデータ通信に適用しても良い。
第5の実施形態と第6や第7の実施形態とを組み合わせても良い。即ち、複数のデータ受信装置22a〜22nを備える構成において、一のデータ送信装置2と複数のデータ受信装置22a〜22nとが両者の間でそれぞれデータ伝送を全二重通信又は半二重通信により行う構成であっても良い。
Claims (19)
- データを送信するデータ送信装置(2)の送信側発振源(4)とは独立して設けられ、受信クロックを生成して出力する受信側発振源(6)と、
前記データ送信装置(2)から受信したビット列の各ビットを、前記受信側発振源(6)から入力した受信クロックに同期してオーバーサンプリングしてオーバーサンプリングデータを生成するオーバーサンプリングデータ生成手段(7)と、
前記データ送信装置(2)から受信したビット列のうち所定ビット数を積算して積算ビット数を算出する積算ビット数算出手段(10)と、
前記オーバーサンプリングデータ生成手段(7)が生成したオーバーサンプリングデータのうち前記積算ビット数算出手段(10)が積算した所定ビット数の各ビットに対応するサンプル数を積算して積算サンプル数を算出する積算サンプル数算出手段(11)と、
前記積算ビット数と前記積算サンプル数との対応を示す複数のポイントに基づいて近似線を求め、前記オーバーサンプリングデータ生成手段(7)が生成したオーバーサンプリングデータのうち前記積算サンプル数算出手段(11)が積算したサンプル数以降の同一の値が連続する区間に対応するビット列のビット長を前記近似線に基づいて判定するデータ判定手段(9)と、を備えたことを特徴とするデータ受信装置。 - 請求項1に記載したデータ受信装置において、
前記データ判定手段(9)は、前記近似線を、前記複数のポイントをパラメータとする最小二乗法により求めることを特徴とするデータ受信装置。 - 請求項1に記載したデータ受信装置において、
前記データ判定手段(9)は、前記近似線を、前記複数のポイントのうち両端のポイントをパラメータとする直線補完により求めることを特徴とするデータ受信装置。 - 請求項3に記載したデータ受信装置において、
前記データ判定手段(9)は、前記近似線を直線補完により求める区間を所定ビット数が2n(nは整数)となる区間で選択し、その選択した区間での積算サンプル数の2進数表現上で小数点を移動することで、前記オーバーサンプリングデータ生成手段(7)が生成したオーバーサンプリングデータのうち前記積算サンプル数算出手段(11)が積算したサンプル数以降の同一の値が連続する区間に対応するビット列のビット長を判定することを特徴とするデータ受信装置。 - 請求項4に記載したデータ受信装置において、
前記データ判定手段(9)は、整数部のみを含む整数単位のビット長に対応するサンプル数の2進数表現上で小数点を移動することで、整数部と小数部とを含む小数単位のビット長に対応するサンプル数を求め、整数単位のビット長に対応するサンプル数と小数単位のビット長に対応するサンプル数とを比較することで、前記オーバーサンプリングデータ生成手段(7)が生成したオーバーサンプリングデータのうち前記積算サンプル数算出手段(11)が積算したサンプル数以降の同一の値が連続する区間に対応するビット列のビット長を判定することを特徴とするデータ受信装置。 - 請求項4に記載したデータ受信装置において、
前記データ判定手段(9)は、前記近似線を直線補完により求める区間を所定ビット数が2nとなる区間で選択することが不可能である場合には、所定ビット数が2nとならない区間を2nとなる第1区間と2nとならない第2区間とに区分し、前記第1区間の1ビット当たりのサンプル数を求め、所定ビット数が2nとなるように当該求めた前記第1区間の1ビット当たりのサンプル数の所定倍数と前記第2区間のサンプル数とを加算することで、所定ビット数が2nとなる区間での積算サンプル数を求めることを特徴とするデータ受信装置。 - 請求項6に記載したデータ受信装置において、
前記データ判定手段(9)は、前記第1区間のビットの値が全て同一であり、且つ前記第2区間の先頭ビットの値が当該第1区間のビットの値と異なるように当該第1区間と当該第2区間とを区分することを特徴とするデータ受信装置。 - 請求項4に記載したデータ受信装置において、
前記データ判定手段(9)は、前記近似線を直線補完により求める区間を所定ビット数が2nとなる区間で選択することが不可能であり、且つ所定ビット数が2nとならない区間を2nとなる第1区間と2nとならない第2区間とに区分することが不可能である場合には、所定ビット数が2nとならない区間を各々が2nとならない第3区間と第4区間とに区分し、前記第3区間の1ビット当たりのサンプル数を、予め用意しておいたテーブルにより求め、所定ビット数が2nとなるように当該求めた前記第3区間の1ビット当たりのサンプル数の所定倍数と前記第4区間のサンプル数とを加算することで、所定ビット数が2nとなる区間での積算サンプル数を求めることを特徴とするデータ受信装置。 - 請求項4に記載したデータ受信装置において、
前記データ判定手段(9)は、前記近似線を直線補完により求める区間を所定ビット数が2nとなる区間で選択することが不可能であり、且つ所定ビット数が2nとならない区間を2nとなる第1区間と2nとならない第2区間とに区分することが不可能である場合には、所定ビット数が2nとならない区間を各々が2nとならない第3区間と第4区間とに区分し、過去に1ビット当たりのサンプル数を求めた第5区間に前記第3区間が含まれていれば、前記第3区間の1ビット当たりのサンプル数を、過去に求めた前記第5区間の1ビット当たりのサンプル数により求め、所定ビット数が2nとなるように当該求めた前記第3区間の1ビット当たりのサンプル数の所定倍数と前記第4区間のサンプル数とを加算することで、所定ビット数が2nとなる区間での積算サンプル数を求めることを特徴とするデータ受信装置。 - 請求項9に記載したデータ受信装置において、
前記データ判定手段(9)は、前記第3区間の1ビット当たりのサンプル数を再帰的に求めることを特徴とするデータ受信装置。 - 請求項8から10の何れか一項に記載したデータ受信装置において、
前記データ判定手段(9)は、前記第3区間のビットの値が全て同一であり、且つ前記第4区間の先頭ビットの値が当該第3区間のビットの値と異なるように当該第3区間と当該第4区間とを区分することを特徴とするデータ受信装置。 - 請求項1から11の何れか一項に記載したデータ受信装置において、
前記データ判定手段(9)は、前記近似線を、プリアンブルを構成するビット列の所定ビット数に対応するポイントを前記複数のポイントとして求めることを特徴とするデータ受信装置。 - 請求項1から11の何れか一項に記載したデータ受信装置において、
前記データ判定手段(9)は、前記近似線を、プリアンブルを構成するビット列のうち先頭から設定ビット数を除いた残りの所定ビット数に対応するポイントを前記複数のポイントとして求めることを特徴とするデータ受信装置。 - 請求項1から13の何れか一項に記載したデータ受信装置において、
前記データ判定手段(9)は、前記近似線を、前記複数のポイントの区間を可変として求めることを特徴とするデータ受信装置。 - 請求項14に記載したデータ受信装置において、
前記データ判定手段(9)は、前記近似線を、ビット列のビット番号が閾値未満では前記複数のポイントの区間を可変として求め、ビット列のビット番号が閾値以上では前記複数のポイントの区間を一定として求めることを特徴とするデータ受信装置。 - 請求項1から15の何れか一項に記載したデータ受信装置において、
前記データ判定手段(9)は、前記近似線を、掛け算回路により求めることを特徴とするデータ受信装置。 - 請求項1から16の何れか一項に記載したデータ受信装置において、
前記データ判定手段(9)は、前記ビット列のビット長を前記近似線に基づいて判定する際に、その判定したビット長が通信プロトコルのエンコードにおける最大連続ビット長を越えると判定した場合には、その判定したビット長を最大連続ビット長であると判定することを特徴とするデータ受信装置。 - 請求項1から17の何れか一項に記載したデータ受信装置において、
前記オーバーサンプリングデータ生成手段(7)は、前記ビット列を、1ビットに対するサンプル数を6から10の範囲でオーバーサンプリングすることを特徴とするデータ受信装置。 - 請求項1から18の何れか一項に記載したデータ受信装置(3)を複数備え、
前記複数のデータ受信装置(3)は、同じデータ送信装置(2)からビット列を受信することを特徴とするデータ通信システム。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013022226A JP5459421B2 (ja) | 2012-07-12 | 2013-02-07 | データ受信装置及びデータ通信システム |
PCT/JP2013/004254 WO2014010236A1 (ja) | 2012-07-12 | 2013-07-10 | データ受信装置及びデータ通信システム |
DE112013003477.8T DE112013003477T5 (de) | 2012-07-12 | 2013-07-10 | Datenempfangsvorrichtung und Datenkommunikationssystem |
US14/537,969 US9166772B2 (en) | 2012-07-12 | 2014-11-11 | Data reception apparatus oversampling received bits and data communication system oversampling received bits |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012156553 | 2012-07-12 | ||
JP2012156553 | 2012-07-12 | ||
JP2013022226A JP5459421B2 (ja) | 2012-07-12 | 2013-02-07 | データ受信装置及びデータ通信システム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014033428A JP2014033428A (ja) | 2014-02-20 |
JP5459421B2 true JP5459421B2 (ja) | 2014-04-02 |
Family
ID=49915717
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013022226A Active JP5459421B2 (ja) | 2012-07-12 | 2013-02-07 | データ受信装置及びデータ通信システム |
Country Status (4)
Country | Link |
---|---|
US (1) | US9166772B2 (ja) |
JP (1) | JP5459421B2 (ja) |
DE (1) | DE112013003477T5 (ja) |
WO (1) | WO2014010236A1 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5794352B2 (ja) | 2013-05-29 | 2015-10-14 | 株式会社デンソー | 受信装置及び受信ビット列の同一値ビット数検出方法 |
JP5751290B2 (ja) | 2013-07-11 | 2015-07-22 | 株式会社デンソー | データ受信装置及び受信ビット列の同一値ビット長判定方法 |
JP6333166B2 (ja) * | 2014-12-24 | 2018-05-30 | 国立大学法人東北大学 | 受信データ復元装置 |
JP2018152643A (ja) * | 2017-03-10 | 2018-09-27 | 三菱電機エンジニアリング株式会社 | 調歩同期式シリアルデータ通信装置のデータ受信回路 |
US11038602B1 (en) | 2020-02-05 | 2021-06-15 | Credo Technology Group Limited | On-chip jitter evaluation for SerDes |
US10992501B1 (en) | 2020-03-31 | 2021-04-27 | Credo Technology Group Limited | Eye monitor for parallelized digital equalizers |
US10892763B1 (en) * | 2020-05-14 | 2021-01-12 | Credo Technology Group Limited | Second-order clock recovery using three feedback paths |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0497633A (ja) * | 1990-08-15 | 1992-03-30 | Matsushita Electric Ind Co Ltd | シリアルデータ受信装置 |
JP3064867B2 (ja) * | 1995-05-23 | 2000-07-12 | 松下電器産業株式会社 | データ受信装置 |
JP3318179B2 (ja) * | 1996-01-10 | 2002-08-26 | 松下電器産業株式会社 | データ受信装置 |
FR2778047A1 (fr) | 1998-04-28 | 1999-10-29 | Canon Kk | Procede et dispositif d'emission d'information, procede et dispositif de reception d'information |
DE10011330A1 (de) | 2000-03-10 | 2001-09-20 | Becker Gmbh | Verfahren zur Datenübertragung in einem Kommunikationsnetzwerk mit Ringstruktur |
US20040117691A1 (en) * | 2002-12-13 | 2004-06-17 | George Fang | Method and related device for reliably receiving a digital signal |
JP4480536B2 (ja) | 2003-12-05 | 2010-06-16 | 株式会社リコー | データリカバリ方法およびデータリカバリ回路 |
JP2006109082A (ja) * | 2004-10-05 | 2006-04-20 | Ricoh Co Ltd | データ送受信方法、及びデータ送受信装置 |
JP4676792B2 (ja) * | 2005-03-17 | 2011-04-27 | 株式会社リコー | データリカバリ方法、データリカバリ回路、データ送受信装置及び情報処理装置 |
JP5560989B2 (ja) | 2010-07-21 | 2014-07-30 | 富士通株式会社 | 受信回路 |
-
2013
- 2013-02-07 JP JP2013022226A patent/JP5459421B2/ja active Active
- 2013-07-10 WO PCT/JP2013/004254 patent/WO2014010236A1/ja active Application Filing
- 2013-07-10 DE DE112013003477.8T patent/DE112013003477T5/de not_active Withdrawn
-
2014
- 2014-11-11 US US14/537,969 patent/US9166772B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
DE112013003477T5 (de) | 2015-03-26 |
US20150063514A1 (en) | 2015-03-05 |
US9166772B2 (en) | 2015-10-20 |
JP2014033428A (ja) | 2014-02-20 |
WO2014010236A1 (ja) | 2014-01-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5459421B2 (ja) | データ受信装置及びデータ通信システム | |
JP6054735B2 (ja) | トランシーバ、通信装置 | |
JP5381448B2 (ja) | 情報伝送システム、情報伝送装置及びプログラム | |
EP2972926B1 (en) | Method and apparatus for clock recovery | |
TWI465089B (zh) | 用於傳達資料之通信電路及方法 | |
CN108063661A (zh) | 基于曼彻斯特编码的采样电路和接收电路 | |
US6985546B2 (en) | Transmitting circuit and method thereof, receiving circuit and method thereof, and data communication apparatus | |
JP5751290B2 (ja) | データ受信装置及び受信ビット列の同一値ビット長判定方法 | |
US9705665B2 (en) | Oversampling CDR which compensates frequency difference without elasticity buffer | |
CN116257483A (zh) | 异步串口通信波特率自适应方法及装置、异步串口设备 | |
JP2014220640A (ja) | シリアル通信制御回路 | |
JP6955936B2 (ja) | レーダ | |
US6970527B2 (en) | Transmitting circuit and method thereof, receiving circuit and method thereof, and data communication apparatus | |
CN106612114B (zh) | 时脉恢复装置与时脉恢复方法 | |
KR101496323B1 (ko) | 확장 맨체스터 코드, 이를 이용한 부호화 장치 및 이를 이용하여 부호화된 신호의 클럭 및 데이터 복구 방법 및 장치 | |
JP6333166B2 (ja) | 受信データ復元装置 | |
KR101023640B1 (ko) | 지터를 감소시키기 위한 오버샘플링 기술 | |
JP2008278459A (ja) | 通信システム、送信装置、受信装置及び通信方法並びに半導体素子 | |
CN112385157A (zh) | 数据网络的用户设备 | |
KR20040103765A (ko) | 데이터 수신 방법 및 그 장치, 및 데이터 전송 시스템 | |
JP6249401B2 (ja) | 通信装置及び通信システム | |
KR101512451B1 (ko) | 싱크의 송신 클럭 생성 장치 및 생성된 송신 클럭을 이용한 송신 방법 | |
KR101438064B1 (ko) | 다운스트림 디바이스의 송신 클럭 생성 장치 | |
KR101539438B1 (ko) | 싱크의 송신 클럭 생성 장치 및 생성된 송신 클럭을 이용한 송신 방법 | |
JP4823276B2 (ja) | 通信装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20131217 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20131230 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 5459421 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |