JP6955936B2 - レーダ - Google Patents

Description

本発明は、レーダシステム、特にデジタルレーダシステム及びその動作方法に関するものである。

レーダシステムは一般に知られており、これらには種々の適用分野がある。ある種のレーダシステムは、アナログ及びデジタルの双方の電子機器の組合せを用いている。特に、ある種のレーダシステムはアナログフロントエンド（ＡＦＥ）を有しており、このアナログフロントエンドは、一般に無線信号を発生させるとともに１つ以上のアンテナを介して送信し、且つ１つ以上のアンテナにより受信した反射信号を処理して有効な情報を抽出するようになっている。その後、一般にバックエンドと称されるレーダシステムの残部が、抽出された情報を処理し、これに基づいた何らかの他の操作を行い、一般にレーダシステムの全動作を制御するとともに、このレーダシステムと何らかの他のシステムとの間の相互作用をも制御するようにしうる。

デジタルレーダシステムのバックエンドは、一般に自身のオンボードの又は別個の何れかのデジタル信号プロセッサを有するマイクロコントローラのような１つ以上のデジタルマイクロプロセッサを具え、アナログフロントエンドを介して受信したレーダ情報を処理するようになっている。従って、アナログフロントエンドとマイクロプロセッサのデジタル領域との間にはある形態のインターフェースがある。このマイクロプロセッサは、一般にベースバンド信号のデータを処理する為にベースバンドプロセッサと称されている。

反射した無線信号を受けるアナログフロントエンドとレーダ反射を解析するデジタルベースバンドとを分離させたレーダシステムは、多数の課題を生ぜしめるおそれがある。この分離の結果、高感度のアナログレーダの信号を電子機器の間で、例えば、集積回路（ＩＣ）の間で転送する必要があり、これにより信号を劣化させるおそれがある。

他のシステムパーティショニング（partitioning）及び転送（transfer）を用いているレーダシステムでは、高感度のアナログレーダの信号をデジタル化したものをアナログフロントエンドからデジタルベースバンドへ送信することができる。この手法は信号の劣化を低減させるのに役立ち得るが、この手法には、デジタルビットを供給するのに必要とする本数の、且つ実際のレーダ反射に相当するデータがこれらデジタルビットに含まれている場合をも表す必要とする本数の物理的ワイヤを必要とするような欠点があるおそれがある。例えば、あるアナログフロントエンドはチャープシーケンスを用いるようなパルスモードで動作するものであり、従って、受信機回路から出力されたデータの一部分のみが信号反射に対して生じる有効なレーダデータに相当するものである。

ベースバンドはチャンクで到来するデジタルデータを解析しうる為に、このサイドバンド情報（“有効データ”）はベースバンドプロセッサに正確に供給されるのを確実にすることが重要となりうるとともに、このサイドバンド情報は、処理に必要とする有効レーダデータが受信されているか受信されていないかをベースバンド情報により分かるようにする必要がある。このサイドバンドタイミング情報は理想的には極めて正確にする必要があるとともに、高速で多量の電力を必要とする（power-hungry）信号を用いてフロントエンドからマイクロプロセッサに供給しうるものである。

デジタルデータがフロントエンドからベースバンドプロセッサに送信される場合にも、（データワード内の個々のビットを識別するための）ビットクロック信号及び（デジタルデータのストリーム内の個々のデータワードを識別するための）フレームクロック信号のような種々の同期信号もフロントエンドからベースバンドプロセッサに供給する必要がある場合がある。従って、この同期情報をベースバンドプロセッサに供給するために、デジタルデータの実際のストリームを送信するのに用いるワイヤに加えて他の物理的ワイヤを用いる場合がある。

従って、システムのロバスト性を維持してアナログフロントエンドとバックエンドプロセッサとを簡単に又は低電力的に或いはその双方で相互接続しうるようにするのが有益である。

本発明の第１の態様によれば、レーダ信号を送信するように構成された送信機回路と、反射されたレーダ信号を受信するとともに処理し且つ受信したレーダ信号を出力するように構成された受信機回路と、前記送信機回路及び前記受信機回路の動作を制御するとともに、前記受信機回路が前記反射されたレーダ信号を受信することになるか否かを表す有効データ信号を出力するように配置されたタイミング回路と、前記受信したレーダ信号を変換してデジタルデータを出力するように構成されたコンバータと、前記コンバータから前記デジタルデータを受信して、このコンバータからのデジタルデータを含むシリアルデータストリームをデータ処理デバイスに対し供給するように配置したシリアライザ回路とを具え、前記有効データ信号を前記コンバータにも伝達して、前記受信機回路が前記反射されたレーダ信号を受信しないことになることを前記有効データ信号が表している場合に、前記コンバータによりコードワードに相当するビットパターンを出力させ、前記受信機回路が前記反射されたレーダ信号を受信することになることを前記有効データ信号が表している場合に、前記コンバータによりレーダデータを含むデータワードに相当するビットパターンを出力させるようになっているレーダシステム用のアナログフロントエンドを提供する。

コードワードとデータワードとの双方を単一のデータストリーム内に設けることにより、レーダデータの存在をデータ処理デバイスに信号伝送することができるか、又は同期情報をデータ処理デバイスに与えることができるか、或いはこれらの双方を達成することができる。

１つ以上の例では、前記コードワードに相当するビットパターンがデータワードに相当する前記ビットパターンと同じビット周波数及びワード周波数の双方又は何れか一方を有しているようにしうる。

１つ以上の例では、前記受信機回路を第１の受信機回路とすることができ、前記アナログフロントエンドは更に、前記反射されたレーダ信号を受信するとともに処理し、他の受信したレーダ信号を出力するように構成された第２の受信機回路と、前記第１の受信機回路及び前記第２の受信機回路からのデジタルレーダデータを前記シリアライザ回路に供給するように配置されたマルチプレクサとを具えるようにでき、前記シリアライザ回路は、前記第１の受信機回路及び前記第２の受信機回路からのレーダデータを含む単一のシリアルデータストリームを生じるように構成することができる。

１つ以上の例では、前記アナログフロントエンドは更に、前記データ処理デバイスに接続するための単一のワイヤ対を有することができ、前記シリアライザ回路は、前記単一のワイヤ対を介して前記単一のシリアルデータストリームを出力するように構成することができる。

１つ以上の例では、前記コンバータは、前記受信したレーダ信号を符号化するとともにデジタルデータを符号化形態で出力するように配置したエンコーダとすることができる。

１つ以上の例では、前記エンコーダは、前記受信機回路が前記反射されたレーダ信号を受信しないことになることを前記有効データ信号が表している場合に、コードワードに相当するビットパターンを出力するように構成することができる。

１つ以上の例では、前記符号化形態は平均で一定のＤＣ値を有しているようにすることができる。

１つ以上の例では、前記エンコーダは８ｂ／１０ｂエンコーダにすることができ、前記コードワードはｋコードにすることができる。

１つ以上の例では、前記コンバータはアナログ‐デジタルコンバータにすることができ、このアナログ‐デジタルコンバータはこのアナログ‐デジタルコンバータの予め選択した値に相当するビットパターンのシーケンスを出力するように構成することができる。

１つ以上の例では、前記予め選択した値を、前記アナログ‐デジタルコンバータの最大出力値及び最小出力値にすることができる。

１つ以上の例では、アナログフロントエンドが更に、前記受信したレーダ信号をデジタル化してデジタルレーダデータを出力するように配置したアナログ‐デジタルコンバータと、このアナログ‐デジタルコンバータにより出力された前記デジタルレーダデータのサンプリング周波数を低減させるように配置したデシメーション回路とを具えるようにしうる。

１つ以上の例では、前記アナログフロントエンドが更に、前記デシメーション回路により生ぜしめられた如何なる遅延にも相当する遅延を前記有効データ信号に導入するように配置した遅延素子を具えるようにしうる。

１つ以上の例では、前記デシメーション回路をプログラマブルデシメーションチェーンとすることができ、又は前記遅延素子をプログラマブル遅延ラインとすることができ、或いはこれらの双方を達成することができる。

本発明の第２の態様によれば、前記第１の態様によるアナログフロントエンドと、その何らかの好適な特徴事項と、前記アナログフロントエンドに接続されて前記シリアルデータストリームを受信する前記データ処理デバイスとを具えるレーダシステムを提供する。

前記レーダシステムは自動車レーダシステムとするか、又は産業上の検出システムとするか、又はジェスチャー認識システムとするか、又は侵入警報システムのような存在検出システムとすることができる。

本発明の第３の態様によれば、受信機回路がレーダ信号を受信しないことになることをタイミング信号が表した場合に、この受信機回路からの受信レーダ信号を、コードワードに相当するビットパターンを有するデジタル受信レーダ信号に変換するステップと、前記受信機回路がレーダ信号を受信することになることをタイミング信号が表した場合に、この受信機回路からの受信レーダ信号を、レーダデータを有するデータワードに相当するビットパターンを有するデジタル受信レーダ信号に変換するステップと、コードワード及びデータワードを同じシリアルデジタルデータストリームの一部としてデジタルデータ処理デバイスに出力するステップとを具えるレーダシステム用のアナログフロントエンドを動作させる方法を提供する。

前記第１の態様の特徴事項は前記第３の態様に対する対応の特徴事項とすることもできる。

本発明の実施例を、例示的ではあるが、添付図面を参照して以下に詳細に説明する。

図１は、一例のレーダシステムを示すブロック線図である。 図２は、図１のレーダシステムのアナログ及びデジタル部の第１の例を示すブロック線図である。 図３は、図１のレーダシステムのアナログ及びデジタル部の第２の例を示すブロック線図である。 図４は、図１のレーダシステムのアナログ及びデジタル部の第３の例を示すブロック線図である。 図５は、図１のレーダシステムのアナログ及びデジタル部の第４の例を示すブロック線図である。 図６は、アナログ及びデジタル部の動作方法を示す処理の流れ図である。 図７は、動作中の種々の信号の状態を示すタイミング線図である。

異なる図における類似のアイテムは、その他の指示をしない限り同じ参照符号を共有するものである。

図１を参照するに、この図１には一例のレーダシステム１００のブロック線図を示してある。このレーダシステム１００の従来の種々の部分は説明を簡明にするために省略してある。しかし、これらの部分は当業者にとって明らかなものである。このレーダシステム１００は、特に自動車の分野にとって適しているが、ジェスチャー認識に対する検出システムのような他の分野においても用いうるものである。一般に、このレーダシステム１００は、一般に破線１０６を境界線として区別したフロントエンド１０２及びバックエンド１０４を有している。バックエンド１０４は、電力管理システム１０８と、マイクロプロセッサ、マイクロコントローラ、デジタル信号プロセッサ、システムオンチップ又はこれらの同様な要素或いはこれらの何れかの組合せとしうるデータプロセッサ１１０と、水晶発振器１１２と、バス又はその他の通信インターフェース１１４とを有しており、この通信インターフェース１１４を介してデータプロセッサ１１０が、バックエンドの他の部分(図示せず)と例えばビークルの他のシステム又はサブシステムとの双方又は何れか一方と通信しうるようになっている。通信インターフェース１１４により例えば、イーサネット（登録商標）、コントローラエリアネットワーク（ＣＡＮ）又はフレックスレイ（FlexRay）の通信プロトコルを規定することができる。

フロントエンド１０２は一般にアナログフロントエンドであり、１つ以上のレーダ送信機アンテナ１２０及び１つ以上のレーダ受信機アンテナ１２２を有している。このフロントエンド１０２は、各送信機アンテナに対するそれぞれの送信機経路回路、例えば、１２６を有する送信機回路１２４をも具えている。それぞれの各受信機アンテナ１２２に対し受信機経路回路１３０を有する受信機回路１２８も設けられている。波形発生器回路１３２も設けられており、これにより主局部発振器（ＬＯ）信号を送信機回路及び受信機回路の各々に供給するようになっている。シリアライザ（並直列変換器）回路１３４も設けられており、これは各受信機経路回路に対するそれぞれのシリアライザ回路１３６を有している。主クロック発生回路１３８も設けられており、これは水晶発振器１１２から信号を受信するとともに、主クロック信号を波形発生器回路１３２に且つシリアライザ回路１３４にも出力する。データプロセッサ１１０と通信する主シリアルペリフェラルインターフェース（１４０）も設けられており、この主シリアルペリフェラルインターフェースはこのデータプロセッサ１１０を介してアナログフロントエンドの種々の部分と通信しうるようになっている。他の実施例では、これに代えて他の種類の制御バスを用いることができること明らかである。シリアライザ回路１３４はラインドライバ回路を有し、このラインドライバ回路を介してデジタル化データを低電圧差動信号伝送（ＬＶＤＳ）のシリアル仕様で一対のライン、例えば、１４２を経てデータプロセッサ１１０に送信するようになっている。他の実施例では、これに代えて他の種類のシリアルデータ伝送を用いることができること明らかである。従って、このようにすることにより、アナログフロントエンドとデジタルベースバンドであるプロセッサ１１０との間のインターフェース及び一般的なアナログ‐デジタル変換を達成する。

送信機回路１２４、受信機回路１２８、シリアライザ回路１３４、波形発生器回路１３２及び主クロック発生回路１３８の各々は集積回路として設けることができる。これらの構成要素は以下でより詳細に説明する。

図２は、一般に図１における破線１５０内の要素及びマイクロコントローラ１１０に対応する第１の例のアナログフロントエンド２００のブロック線図を示す。

主クロック発生回路１３８は主クロック信号を波形発生器回路１３２に供給する。この波形発生器回路１３２は、種々のタイミング制御信号を種々の回路部分に供給するタイミングエンジン１６０を有する。この波形発生器回路１３２は、電圧制御発振器１６２と、低域通過フィルタ１６４と、可変周波数の局部発振器信号を生じるように構成されたΔΣ変調及び随意周波数の分周回路１６６とを有する位相ロックループを具えている。可変周波数の局部発振器信号は送信機回路１２４及び受信機回路１２８に供給して、チャープレーダ信号を送受信しうるようにする。

送信（送信機）経路回路１２６は３倍（x3）乗算ブロック１７０と、可制御スイッチ１７２と、２進移相器１７４と、電力増幅器１７６と、レベル検出器１７８とを有している。各送信経路回路１２６、１２６′は互いに類似している。各送信経路回路１２６、１２６′はＳＰＩバスに取付けられており、利用可能な周波数の局部発振器信号を及びタイミングエンジン１６０からの制御信号をも受信して一連のチャープ送信を開始及び終了させるようにする。

各受信機経路回路、例えば１３０は、低雑音増幅器１８０と、ミキサ１８２と、可変利得増幅器１８４と、帯域通過フィルタ１８６と、３倍乗算ブロック１９０と、ミキサ１８２の第２の入力端に接続された他の増幅器１９２とを有している。各受信機経路回路１３０は互いに同じように、ＳＰＩ、例えば１４３と通信し、しかも波形発生器回路１３２からの入力として可変周波数の局部発振器信号を受信する。当該技術分野において一般に知られているように、反射された如何なるレーダ信号も局部発振器信号と混合され、その結果中間周波数信号が受信機経路回路１３０における回路及び出力端により発生される。

中間周波数信号は、例えば、１２ビットのＳＡＲ（逐次近似レジスタ）アナログ‐デジタルコンバータとしうるアナログ‐デジタルコンバータ（ＡＤＣ）１９４に出力される。このＡＤＣ１９４は１２ビットの並列データワードを４８０Ｍｂ／秒のデータレート（送信速度）で並列データチャネル１９６を介してシリアライザ回路１３６に出力する。このシリアライザ回路１３６は８ｂ／１０ｂエンコーダ２１０を有しており、このエンコーダにより１０ビットのデータワードを並列フォーマットで且つ６００Ｍｂ／秒のレートでシリアライザ２１２に対し並列に供給する。（総計で２４ビットに相当する）２つの隣接する１２ビットのデータワードが３つの８ビットワードとして８ｂ／１０ｂエンコーダ２１０に供給され、次いでこの８ｂ／１０ｂエンコーダが３つの１０ビットワードをシリアライザ２１２に出力する。このシリアライザ２１２は、１０ビットの符号化並列入力データを並直列変換し、一連の個々のビットをデータ信号としてＬＶＤＳドライバ２１４に出力する。次に、このＬＶＤＳドライバ２１４はシリアルデータビット（事実上１ビットのワード）の連続を、当該技術分野で一般に知られているように、差動信号通信を用いる一対のワイヤ１４２を介してマイクロコントローラ１１０に送信する。各シリアライザ回路の各８ｂ／１０ｂエンコーダはタイミングエンジン１６０から信号を受信する。このタイミングエンジン１６０は、受信機回路が有効なレーダ信号を受信することを予測しうる時を表す信号を出力し、従って、レーダ作動のウインドウ（窓）に相当する。ここでは、このタイミング信号を“有効データ”とも称する。その理由は、この信号が高レベルにある場合、到来データを有効データとみなしうることを表すとともに、この信号が低レベルにある場合、有効データが予測されないことを表す為である。シリアライザ回路１３６の並直列コンバータ２１２は主クロック１３８から主クロック信号をも受信して並直列変換のクロック動作（同期）を行う。

以下に詳細に説明するように、タイミングエンジン１６０からのウインドウアクティブすなわち有効データ信号が低レベルであると、８ｂ／１０ｂエンコーダ２１０はｋコードとも称する８ｂ／１０ｂ制御コードを出力し、このコードにより有効データ信号ではないコードすなわち制御信号に相当する１０ビットデータワードを表す。タイミングエンジン１６０からのウインドウアクティブすなわち有効データ信号が高レベルであると、８ｂ／１０ｂエンコーダはその通常の符号化処理を実行し、制御ワードではない１０ビットデータワードを出力する。

単一のデータリンク１４２は、フロントエンドとプロセッサ１１０との間の同期を実行するとともに有効データの開始をも表すのに用いることができる。フロントエンドとベースバンドプロセッサとの間の同期を実行するのに８ｂ／１０ｂ制御ワードを用い、ベースバンドプロセッサが、デジタル化信号のどのビットが最初の送信ビットであるかを知るようにする。さもないと、ランダムシーケンスのビットからデータワードの開始を決定することができない。又、データがベースバンドプロセッサにとって無関係であることを表すのに８ｂ／１０ｂ制御ワードを用いることができる。しかし、プロセッサにより受信されたデータが８ｂ／１０ｂ制御ワードでない場合には、このプロセッサがこのデータは処理するのに有効なデータであることを認識しうる。従って、制御ワードは実際のデータワードと同じレートで送信される為に、制御ワードとデータワードとの間で切換えを行うことにより、プロセッサにとって必要なタイミング情報が全て得られ、従って、必要なタイミング情報が可能な最大の解像度で且つ追加の如何なるオーバーヘッドも必要とすることなく得られる。

図３は、図２に示すシステム２００に類似する第２のレーダフロントエンドシステム３００を示すブロック線図である。しかし、図３では、ＡＤＣ１９４、１９４′とシリアライザ回路１３６、１３６′との間にプログラマブルデシメーションチェーン３０２、３０２′が設けられている。又、８ｂ／１０ｂエンコーダ２１０、２１０′とタイミングエンジン１６０との間にはプログラマブル遅延ライン３０４を設け、８ｂ／１０ｂエンコーダ２１０、２１０′に供給される有効データ信号に遅延を導入するようにする。プログラマブルデシメーションチェーン（ＰＤＣ）３０２、３０２′は、有効なサンプリング周波数を低減させることによりサンプリング帯域幅を有効に変更させる。用いるデシメーションファクタをより高くすることにより、シリアルインターフェース１４２を介してマイクロプロセッサに送信されるデータの量を低減させ、これにより、マイクロプロセッサ１１０においてデータを記憶するのに必要とするメモリの大きさを小さくする。

しかし、プログラマブルデシメーションチェーンは、これらが代表的にデータのフィルタリングのようなある形態の有限インパルス応答動作を含む為にデータの流れにレイテンシー（遅延）を加える。従って、ＰＤＣ素子３０２、３０２′が導入されている場合、タイミングエンジン１６０から出力されたタイミング信号は一貫性のないものとなる。従って、タイミングエンジンと８ｂ／１０ｂエンコーダ２１０、２１０′に対するタイミング信号入力端との間にプログラマブル遅延ライン（ＰＤＬ）３０４が導入されている。遅延素子が無い場合、タイミングエンジン信号があまりにも早期に、すなわち最初のデータが実際に有効データを含むようになる前に、“有効データ”モードに切換ってしまう。プログラマブル遅延ライン３０４の遅延の長さは、プログラマブルデシメーションチェーンにより生ぜしめられる遅延に一致するようにプログラミングする。従って、タイミングエンジン１６０からのウインドウアクティブ信号を遅延させることにより、８ｂ／１０ｂエンコーダが、入力後の有効なレーダデータの到来に一致する時間に制御コードの出力からデータコードの出力に切換える。

図４を参照するに、この場合もこの図４には、図２及び３に示すフロントエンド２００、３００に類似する第３の例のフロントエンド４００のブロック線図を示している。シリアライザ回路１３４は、フロントエンド３００と同様に各受信機経路回路１３０、１３０′に対しプログラマブルデシメーションチェーン３０２、３０２′を有している。しかし、単一のシリアライザ回路１３６のみが設けられている。ＰＤＣ３０２、３０２′の出力を合成し、シリアライザ回路１３６の８ｂ／１０ｂエンコーダ２１０に単一の並列データストリームを供給するためにマルチプレクサ４０２が設けられている。この場合も、タイミングエンジン１６０と８ｂ／１０ｂエンコーダに対する入力端との間にプログラマブル遅延ライン３０４を設け、ＰＤＣ素子３０２、３０２′により生ぜしめられる遅延と同様な遅延を有効信号に対し導入するようにしている。従って、図４に示すフロントエンド４００においては、単一のワイヤ対により、複数のレーダ受信機に対するレーダデータの全てを含む単一のデータストリームと、単一ストリームにおける必要な有効データ及びタイミング同期情報の全てとをマイクロプロセッサ１１０に供給する。

上述した３つの例示のシステムでは、８ｂ／１０ｂ符号化制御ワードを有効データ機構の同期及び始動として使用することを述べているが、これと同じ手段を他の種類の予備ビット列を用いて適用しうることが理解されるであろう。例えば、フロントエンドとベースバンドプロセッサとを同期させるのに８ｂ／１０ｂｋコードワードの代わりに他の制御シンボルを用いることができる。

図５は、概して第１〜第３の例に類似する第４の例のシステムを示す。しかし、このシステムでは、８ｂ／１０ｂエンコーダが省略されており、その代りにタイミングエンジン１６０からの“有効データ”制御信号を受信機チェーンにおけるＡＤＣ１９４、１９４′の各々に供給してこれらを制御する。従って、８ｂ／１０ｂエンコーダを省略した場合、その代りに、フロントエンド及びベースバンドプロセッサを同期させるとともに有効データの開始を表すのにも他の制御信号又は制御ワードを用いることができる。又、通常のデータワードから構成した専用パターンをシリアライザ回路１３６からマイクロプロセッサ１１０に送信する。データワードのパターンは、データワードの特定のシーケンスがレーダシステムの通常の動作中に生じないように選択する。最も一般的な場合には、この状態には遭遇するおそれはない。しかし、特定な場合のレーダ分野では、この状態が生じるおそれがある。

タイミングエンジンの“ウインドウアクティブ”信号は、受信機経路回路１３０、１３０′の各々に取付けられたＡＤＣ１９４、１９４′に供給される。ウインドウアクティブ信号が低レベルにあり、有効レーダデータが受信されていないことを表すと、各ＡＤＣ１９４、１９４′がその最大値に相当するデータワードを、続いてその最小値に相当するデータワードを交互に出力する。従って、最大値及び最小値のデータワードのこのパターンがマイクロプロセッサにより受信されると、これらは上述したｋコードに類似するものと認識しうる。従って、最大値及び最小値のデータワードのシーケンスの固定パターンがマイクロプロセッサにより受信されると、レーダデータが送信されていないことをベースバンドプロセッサ１１０により想定しうる。このような極端な出力値のパターンは実際のレーダデータでは見られないものである。このことは、実際上全くありえないとともに信号中に情報が無い結果となる全てのサンプルをＡＤＣ１９４、１９４′がクリッピングすることに相当する。従って、この組合せ及びシーケンスのデータワードを用いると、有効データが送信された場合又は送信されない場合をプロセッサに知らせることができるとともに、フロントエンド及びベースバンドプロセッサをプロセッサに対する同じワイヤ１４２を介して同期させることもできる。

図６を参照するに、この図６には動作方法を詳細に表している処理の流れ図５００を示している。図７は、システム中の種々の信号を時間６０２の関数として表しているタイミング線図を示す。線図６０４は、ＳＰＩバスを介して送信された制御信号を表している。線図６０６は、送信機回路１２４が作動していることを表している。線図６０８は、レーダチャープ信号を表している。線図６１０は、タイミングエンジン１６０により出力された有効データ信号を表している。線図６１２は、シリアライザ回路１３６からマイクロプロセッサ１１０へのデータワードとしてのレーダ信号に対する出力ビットパターンを表している。線図６１４は、シリアライザ回路１３６、１３６′からマイクロプロセッサ１１０へのコードワード又は制御ワードに相当するビットパターンの出力を表している。

図６に示すように、システムはステップ５０２で初期設定される。信号はプロセッサ１１０によりＳＰＩバスを介して送信され、時間t1におけるＳＰＩ信号の立下りエッジで新たなチャープシーケンスを開始する必要があることを表している。従って、送信機回路１２４が動作状態となり、タイミングエンジン１６０による制御の下で、波形発生器回路１３２が、チャープ信号６０８に対応して周波数が増大する局部発振器信号を送信経路回路１２６、１２６′に出力し、チャープレーダ信号を送信機アンテナ１２０により出力させるようにする。時間t1、すなわちチャープ信号６０８が増大し始める直前においては、タイミングエンジン１６０が有効データ信号６１０を低レベルに設定し、受信機回路１２８において有効レーダ信号は予測されないことを表している。従って、最初は、有効データ信号６１０が低レベルにあり、従って、８ｂ／１０ｂエンコーダ２１０、２１０′はステップ５０４で制御ワードのビットシーケンスを線図６１４により示すように高レベルとして出力する。

処理はステップ５０６に進み、このステップにおいて有効レーダデータが既に予測されたか否かが決定される。有効データ信号６１０が低レベルにある場合には、有効レーダデータが予測されず、従って、８ｂ／１０ｂエンコーダはステップ５０４において制御ワードデータシーケンスを出力し続ける。

最終的に、有効な反射レーダ信号を予測でき、従って、タイミングエンジン１６０は有効データ信号６１０を高レベルに設定する。従って、ステップ５０８において、８ｂ／１０ｂエンコーダは制御ワードデータシーケンスを出力するのを停止し、これに代えて、高レベルであるデータワード信号６１２及び低レベルであるコードワード信号６１４で示すように、受信したレーダデータに相当する８ｂ／１０ｂ符号化データワードを出力する。次に、タイミングエンジン１６０により出力されたウインドウアクティブが低レベルになるのに対応して有効データ信号６１０が低レベルになると、有効レーダデータはもはや予測されず、従って、処理はステップ５０４に進み、このステップにおいて８ｂ／１０ｂエンコーダが符号化されたデータワードを出力するのを停止し、これに代えて、低レベルであるデータワード信号６１２及び高レベルであるコードワード信号６１４で示すように、ステップ５０４で制御ワードの出力を開始する。

処理は、現在のチャープ信号シーケンスが時間t2で終了するまで現在のシーケンス内で各チャープ信号に対して上述したように継続される。その後、マイクロコントローラ１１０は、ＳＰＩを介してチャープ信号シーケンスの次の開始を発することにより次のチャープシーケンスを開始しうる。

従って、上述した手段により別の“有効データ”の側波帯信号を送信する必要を回避し、１つ以上の追加の同期信号を用いる従来の解決策よりも確実性が有り、廉価で、低電力の解決策が得られる。更に、別のビットクロック及びフレームクロック信号を必要とせずにデータに対する同期信号をデータ自体とともに送信することができる。

従って、単一ストリームにおいてサイドチャネルのタイミング情報とレーダデータとを組合せることにより、追加のワイヤ又は電力を必要とすることなく正確なタイミング情報がマイクロプロセッサに供給される。従って、この手段によれば、他の手段に比べてタイミング精度を改善するとともにハードウェア及び電力条件を低減させる。

更に、レーダフロントエンドとマイクロプロセッサとを接続するのに用いるＬＶＤＳの差動ライン数を他の手段に比べて少なくすることができる。従って、低電力で小型のプリント回路を用いることができる。

又、マイクロプロセッサに送信され、並直列変換されたストリーム内に、クロック情報及びフレーム情報の全てが自動的に組込まれる為に、別のビットクロック及びフレームクロック信号を送信する必要がない。従って、時間及びアライメントに対する問題が存在しない。

８ｂ／１０ｂデータの符号化を用いるシステムでは、これによりスペクトル成分を、フロントエンドレーダシステムにより用いられる中間周波数帯域からシフトさせる。従って、中間周波数ストリームに対するＬＶＤＳ信号による干渉のおそれが低減する。

従って、制御ワードデータパターンと実際のデータワードパターンとの間で切換えを行う手段により、マイクロプロセッサが有効データと無効データとの間の認識を行い得るようにするとともに、制御ワードが実際のデータワードと同じレートで送信される為に必要とする同期のタイミングを全て提供する。

上述した手段は、実際のデータよりも以前に情報のヘッダを送信する手段に比べても好ましいものである。ヘッダデータの挿入はシステムにレイテンシを加えてしまう。更に、シリアルデータのストリームに対する同期情報を送信する必要性が依然として存在する。

図４に示すシステムは特に、プロセッサ１１０をレーダフロントエンドとは異なる物理的な位置に配置させうる適用分野において有利である。この図４に示すシステムは、必要とする全てのデータをフロントエンドからマイクロプロセッサに転送するための単一で簡単なツイストペアー接続を示している。

本明細書では、細部のうちの選択した組合せに関して例示的な実施例を開示した。しかし、当業者にとって理解されるように、これらの細部のうちの異なる選択した組合せを含む多くの他の例示的な実施例を達成しうるものである。本発明の特許請求の範囲は可能な全ての例示的実施例に及ぶことを意図するものである。

如何なる命令及び流れ図のステップの双方又は何れか一方も、特定の順序を明確に述べない限り、如何なる順序でも実行しうるものである。又、命令／方法の例示的な１つの組を上述したが、当業者は、本明細書における構成要素を種々に組合せて、他の例をも同様にもたらすことができることを認識するとともに、上述した詳細な説明により得られる内容の範囲で理解すべきである。

本発明の開示は種々の変更及び他の形態を受けることができるものであるが、その具体例を図面において例示的に示し且つ詳細に説明したものである。しかし、上述した特定の実施例以外の他の実施例も同様に可能であることを理解すべきである。本発明の特許請求の範囲内に入る全ての変形、均等及び代案の実施例も同様に本発明の範囲内に及ぶものである。

Claims (15)

1. レーダ信号を送信するように構成された送信機回路（１２４）と、
   反射されたレーダ信号を受信するとともに処理し且つ受信したレーダ信号を出力するように構成された受信機回路（１２８）と、
   前記送信機回路及び前記受信機回路の動作を制御するとともに、前記受信機回路が前記反射されたレーダ信号を受信することになるか否かを表す有効データ信号を出力するように配置されたタイミング回路（１６０）と、
   前記受信したレーダ信号を変換してデジタルデータを出力するように構成されたコンバータ（２１０、１９４）と、
   前記コンバータから前記デジタルデータを受信して、このコンバータからのデジタルデータを含むシリアルデータストリームをデータ処理デバイス（１１０）に対し供給するように配置したシリアライザ回路（２１２）と
   を具え、前記有効データ信号を前記コンバータにも伝達して、前記受信機回路が前記反射されたレーダ信号を受信しないことになることを前記有効データ信号が表している場合に、前記コンバータによりコードワードに相当するビットパターンを出力させ、前記受信機回路が前記反射されたレーダ信号を受信することになることを前記有効データ信号が表している場合に、前記コンバータによりレーダデータを含むデータワードに相当するビットパターンを出力させるようになっているレーダシステム（１００）用のアナログフロントエンド（２００、３００、４００、４５０）。
2. 請求項１に記載のアナログフロントエンド（２００、３００、４００、４５０）において、前記コードワードに相当するビットパターンがデータワードに相当する前記ビットパターンと同じビット周波数及びワード周波数の双方又は何れか一方を有しているアナログフロントエンド（２００、３００、４００、４５０）。
3. 請求項１又は２に記載のアナログフロントエンド（４００）において、前記受信機回路が第１の受信機回路（１３０）であり、前記アナログフロントエンドが更に、
   前記反射されたレーダ信号を受信するとともに処理し、他の受信したレーダ信号を出力するように構成された第２の受信機回路（１３０′）と、
   前記第１の受信機回路及び前記第２の受信機回路からのデジタルレーダデータを前記シリアライザ回路（２１２）に供給するように配置されたマルチプレクサ（４０２）と
   を具え、前記シリアライザ回路は、前記第１の受信機回路及び前記第２の受信機回路からのレーダデータを含む単一のシリアルデータストリームを生じるように構成されているアナログフロントエンド（４００）。
4. 請求項３に記載のアナログフロントエンド（４００）において、このアナログフロントエンドが更に、前記データ処理デバイス（１１０）に接続するための単一のワイヤ対（１４２）を有しており、前記シリアライザ回路は、前記単一のワイヤ対を介して前記単一のシリアルデータストリームを出力するように構成されているアナログフロントエンド（４００）。
5. 請求項１〜４の何れか一項に記載のアナログフロントエンド（２００、３００、４００）において、前記コンバータ（２１０）は、前記受信したレーダ信号を符号化するとともにデジタルデータを符号化形態で出力するように配置したエンコーダであるアナログフロントエンド（２００、３００、４００）。
6. 請求項５に記載のアナログフロントエンド（２００、３００、４００）において、前記エンコーダ（２１０）は、前記受信機回路が前記反射されたレーダ信号を受信しないことになることを前記有効データ信号が表している場合に、コードワードに相当するビットパターンを出力するように構成されているアナログフロントエンド（２００、３００、４００）。
7. 請求項６に記載のアナログフロントエンド（２００、３００、４００）において、前記符号化形態は平均で一定のＤＣ値を有しているようにしたアナログフロントエンド（２００、３００、４００）。
8. 請求項５〜７の何れか一項に記載のアナログフロントエンド（２００、３００、４００）において、前記エンコーダ（２１０）は８ｂ／１０ｂエンコーダであり、前記コードワードはｋコードであるアナログフロントエンド（２００、３００、４００）。
9. 請求項１〜５の何れか一項に記載のアナログフロントエンド（４５０）において、前記コンバータ（１９４）はアナログ‐デジタルコンバータであり、このアナログ‐デジタルコンバータはこのアナログ‐デジタルコンバータの予め選択した値に相当するビットパターンのシーケンスを出力するように構成されているアナログフロントエンド（４５０）。
10. 請求項９に記載のアナログフロントエンド（４５０）において、前記予め選択した値が、前記アナログ‐デジタルコンバータの最大出力値及び最小出力値であるアナログフロントエンド（４５０）。
11. 請求項１〜８の何れか一項に記載のアナログフロントエンド（３００、４００）において、このアナログフロントエンドが更に、
    前記受信したレーダ信号をデジタル化してデジタルレーダデータを出力するように配置したアナログ‐デジタルコンバータ（１９４）と、
    このアナログ‐デジタルコンバータにより出力された前記デジタルレーダデータのサンプリング周波数を低減させるように配置したデシメーション回路（３０２）と
    を具えているアナログフロントエンド（３００、４００）。
12. 請求項１１に記載のアナログフロントエンド（３００、４００）において、このアナログフロントエンドが更に、
    前記デシメーション回路（３０２）により生ぜしめられた如何なる遅延にも相当する遅延を前記有効データ信号に導入するように配置した遅延素子（３０４）
    を具えているアナログフロントエンド（３００、４００）。
13. 請求項１２に記載のアナログフロントエンドにおいて、前記デシメーション回路はプログラマブルデシメーションチェーンであり、前記遅延素子はプログラマブル遅延ラインであるアナログフロントエンド。
14. 請求項１〜１３の何れか一項に記載のアナログフロントエンド（２００、３００、４００、４５０）と、このアナログフロントエンドに接続され前記シリアルデータストリームを受信する前記データ処理デバイス（１１０）とを具える自動車レーダシステム（１００）。
15. 受信機回路がレーダ信号を受信しないことになることをタイミング信号が表した場合に（５０６）、この受信機回路からの受信レーダ信号を、コードワードに相当するビットパターンを有するデジタル受信レーダ信号に変換するステップ（５０４）と、
    前記受信機回路がレーダ信号を受信することになることをタイミング信号が表した場合に（５０６）、この受信機回路からの受信レーダ信号を、レーダデータを有するデータワードに相当するビットパターンを有するデジタル受信レーダ信号に変換するステップ（５０８）と、
    コードワード及びデータワードを同じシリアルデジタルデータストリームの一部としてデジタルデータ処理デバイスに出力するステップと
    を具えるレーダシステム用のアナログフロントエンドを動作させる方法（５００）。

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