JP3708105B2 - データ伝送装置およびデータ伝送システム - Google Patents

Description

本発明は、データ伝送装置に関し、より特定的には、複数台でリング状ネットワークを構成し、当該リング状ネットワークにおいて、所定のプロトコルに従って、電気信号を一方方向に伝送するデータ伝送装置に関する発明である。

近年、カーナビゲーションやＩＴＳ（Ｉｎｔｅｌｌｉｇｅｎｔ Ｔｒａｎｓｐｏｒｔ Ｓｙｓｔｅｍｓ）といったインターネットや画像情報を自動車内等の空間において伝送する場合、大容量かつ高速な通信が要求される。このようなデジタル化した映像や音声データ、あるいはコンピュータデータ等のデジタルデータを伝送するための通信方式の検討が盛んに行われ、自動車内等の空間においてもデジタルデータを伝送するネットワークの導入が本格化してきている。この車内ネットワークは、例えば、物理的なトポロジをリングとし、複数のノードをリング・トポロジで接続させることによって一方向のリング型ＬＡＮを形成し、オーディオ機器、ナビゲーション機器、あるいは情報端末機器等の統合化した接続を目指している。上記リング型ＬＡＮで用いられる情報系の通信プロトコルとしては、例えば、Ｍｅｄｉａ Ｏｒｉｅｎｔｅｄ Ｓｙｓｔｅｍｓ Ｔｒａｎｓｐｏｒｔ（以下、ＭＯＳＴと記載する）がある。このＭＯＳＴでは、通信プロトコルだけでなく、分散システムの構築方法まで言及しており、ＭＯＳＴネットワークのデータは、フレームを基本単位として伝送され、各ノードを次々にフレームが一方向に伝送される。

ところで、車内等に設けられるリング型ＬＡＮの場合、放射ノイズが自動車等に搭載された他の電子機器の誤動作の原因になることがあり、また、他の機器からの放射ノイズの影響を受けることなく正確に伝送する必要もある。このため、従来のＭＯＳＴを用いたリング型ＬＡＮでは、各ノードを光ファイバーケーブルで接続することによって、電磁波の発生を防止しながら耐ノイズ性を向上させている。一方、ツイストペア線や同軸ケーブルのような安価なケーブルを用いた電気通信を行い、放射ノイズが少なく耐ノイズ性を向上しながら２０Ｍｂｐｓを超えるような高速なデータ伝送を可能にしているものもある。

ここで、上述したような各ノードが安価なケーブルで接続されたデータ伝送システムについて、図面を参照しながら説明する。図１０は、当該データ伝送システムの構成を示したブロック図である。

図１０に示すデータ伝送システムは、データ伝送装置１００ａ〜ｎと、接続機器１１０ａ〜ｎと、バッテリー１２０とを備える。データ伝送装置１００ａ〜ｎの内、１台は、マスタデータ伝送装置１００ａであり、その他はスレーブデータ伝送装置１００ｂ〜ｎである。各データ伝送装置１００ａ〜ｎは、金属の伝送線によりリング状に接続されている。各データ伝送装置１００ａ〜ｎの間では、ＭＯＳＴの通信プロトコルに従って矢印の方向にデータが伝送される。接続機器１１０ａ〜ｎは、自動車の中で用いられる電子機器であり、例えば、カーナビゲーション装置等が挙げられる。なお、一般的なハードウエアの形態としては、それぞれのデータ伝送装置１００ａ〜ｎおよび接続機器１１０ａ〜ｎが一体的に構成される。また、バッテリーは、データ伝送装置１００ａ〜ｎや接続機器１１０ａ〜ｎに対して電力を供給する。

ここで、データ伝送装置１００ａ〜ｎは、物理層ＬＳＩ１０１、コントローラ１０２およびＣＰＵ１０３を含んでいる。コントローラ１０２は、接続機器１１０からのデータをＭＯＳＴで規定されるプロトコルに基づいて変換して物理層ＬＳＩ１０１にデジタルデータとして出力する。また、コントローラ１０２は、物理層ＬＳＩ１０１から出力されるデジタルデータを、接続された接続機器１１０に適した形式に変換して当該接続機器１１０に出力する。ＣＰＵ１０３は、コントローラ１０２、物理層ＬＳＩ１０１および上記接続機器１１０の動作を制御する。

また、物理層ＬＳＩ１０１は、コントローラ１０２から出力されてくるデジタルデータを電気信号に変換して、下流に接続されたデータ伝送装置１００に出力する。さらに、当該物理層ＬＳＩ１０１は、上流に接続されたデータ伝送装置１００から出力されてくる電気信号をデジタルデータに変換して、コントローラ１０２に出力する。図１１は、物理層ＬＳＩ１０１の構成を示したブロック図である。当該物理層ＬＳＩ１０１は、図１１に示すように、マッピング部２００、デジタルフィルタ２０２、ＤＡＣ（デジタルアナログコンバータ）２０４、ＬＰＦ（ローパスフィルタ）２０６、差動ドライバ２０８、差動レシーバ２１０、ＡＤＣ（アナログデジタルコンバータ）２１４、デジタルフィルタ２１６、差分検出部２１８、判定部２２０およびクロック再生部２２２を含む。

マッピング部２００は、コントローラ１０２から出力されてくるデータを２ビット毎のパラレルデータへの変換を行い、クロックに基づいて８値のシンボルのいずれかにマッピングを行う。ここで、マッピング部２００が行うマッピングについて図１２〜１４を参照しながら詳しく説明する。図１２は、パラレルデータと、マッピングすべきシンボル値Ｂ（ｋ）と、当該マッピングすべきシンボル値Ｂ（ｋ）の直前のシンボル値Ｂ（ｋ−１）との関係を示した表である。図１３および１４は、マッピング部２００でマッピングされたデジタルデータがＤＡＣ２０４でアナログ信号に変換された波形を示した図である。

まず、マッピング部２００には、「００」や「０１」等といった２ビットのパラレルデータが入力される。ここで、マッピング部２００は、取得したデータを図１２に示す表にしたがって、＋７、＋５、＋３、＋１、−１、−３、−５、−７の８値のいずれかにマッピングする。ここで、マッピングの方法について、具体例を挙げて説明する。

例えば、前のシンボル値Ｂ（ｋ−１）が−１であって、マッピング部２００に「００」のパラレルデータが入力してきた場合には、図１２によると、今回のシンボル値Ｂ（ｋ）は、＋７となる。一方、シンボル値Ｂ（ｋ−１）が＋５であって、マッピング部２００に「０１」のパラレルデータが入力してきた場合には、今回のシンボル値Ｂ（ｋ）は、−１となる。すなわち、本実施形態に係るマッピングは、前のシンボル値Ｂ（ｋ−１）と入力してきたパラレルデータとに基づいて、今回のシンボル値Ｂ（ｋ）が求められる。このような方法によって、シンボル値Ｂ（ｋ）が正負交互にマッピングされる。そして、求められたシンボル値Ｂ（ｋ）は、デジタルフィルタ２０２を介して、ＤＡＣ２０４に入力される。

ＤＡＣ２０４は、出力されてくるシンボル値Ｂ（ｋ）に基づいて、図１３あるいは図１４に示すアナログ信号を作成する。ここで、図１３および図１４について詳しく説明する。

図１３は、前のシンボル値Ｂ（ｋ−１）が＋７、＋５、＋３または＋１である場合において、「００」、「０１」、「１１」、「１０」の各パラレルデータが入力されたときのシンボル値Ｂ（ｋ）を示した図である。図１３は、例えば、前のシンボル値Ｂ（ｋ−１）が＋７である場合において、「００」のシリアルデータが入力されてきた場合には、今回のシンボル値Ｂ（ｋ）が−１となるようなアナログ信号が作成されることを示している。

一方、図１４は、前のシンボル値Ｂ（ｋ−１）が−７、−５、−３または−１である場合において、「００」、「０１」、「１１」、「１０」の各パラレルデータが入力されたときのシンボル値Ｂ（ｋ）を示した図である。図１４は、例えば、前のシンボル値Ｂ（ｋ−１）が−７である場合において、「００」のパラレルデータが入力されてきた場合には、今回のシンボル値Ｂ（ｋ）が＋１となるようなアナログ信号が作成されることを示している。

以上のことを踏まえて、一例として、最初のシンボル値Ｂ（ｎ）が＋１で、「００」、「００」、「１１」、「０１」の順にパラレルデータが順番に入力された場合に作成されるアナログ信号を示す。図１５は、上述した場合において、差動ドライバ２０８から出力されるアナログ信号の様子を示した図である。

まず、最初のシンボル値Ｂ（ｎ）は、＋１であるので、＋１の位置にマッピングされる。次に、パラレルデータ「００」が入力されると、図１３の一番右の波に基づいて、−７にマッピングされる。次に、パラレルデータ「００」が入力されると、図１４の一番左の波に基づいて、＋１にマッピングされる。次に、パラレルデータ「１１」が入力されると、図１３の一番右の波に基づいて、−３にマッピングされる。次に、パラレルデータ「０１」が入力されると、図１４の右から２番目の波に基づいて、＋７にマッピングされる。以上のような処理によって、図１５に示すアナログ信号が作成される。

デジタルフィルタ２０２は、送信する電気信号の帯域制限および符号間干渉を抑えるための波形整形フィルタである。当該デジタルフィルタ２０２には、例えば、シンボルレートの６倍のサンプリング周波数で、ロールオフ率１００％をルート配分した、タップ数４５タップ、およびビット数１０ビットのＦＩＲフィルタが使用される。

ＤＡＣ２０４は、デジタルフィルタ２０２で帯域制限された信号をアナログ信号に変換する。ＬＰＦ２０６は、ＤＡＣ２０４の出力信号から信号帯域より高域の周波数を減衰させる。差動ドライバ２０８は、ＬＰＦ２０６から出力されるアナログ信号の強度を増幅して差動信号に変換して伝送路に送出する。差動ドライバ２０８は、伝送路が有する２本１組の導線に対して、送出する電気信号を伝送路の一方側（プラス側）導線に送信し、当該電気信号と正負反対の信号を伝送路の他方側（マイナス側）に送信する。これによって、伝送路には、プラス側とマイナス側との電気信号が１つのペアとして伝送するため、伝送路からの放射ノイズを軽減することができる。

次に、差動レシーバ２１０は、伝送路から入力する差動信号を電圧信号に変換してＡＤＣ２１４に出力する。上述したように、伝送路が有する２本１組の導線に対してプラス側とマイナス側との電気信号が１つのペアとして伝送されているため、差動レシーバ２１０は、プラス側とマイナス側との差から信号を判断して、外部からの電気的影響を排除している。ＡＤＣ２１４は、クロックにしたがって、差動レシーバ２１０から出力される信号をデジタル信号に変換する。

クロック再生部２２２は、ＡＤＣ２１４から出力される信号に固定的に含まれる１２．５ＭＨｚのクロック成分を再生することによってクロック再生を行う。当該クロック再生部２２２で再生されたクロックは、デジタルフィルタ２１６、差分検出部２１８および判定部２２０のクロックとして用いられる。

次に、デジタルフィルタ２１６は、ＡＤＣ２１４から出力されるデジタル信号のノイズ除去を行う波形整形用のＦＩＲフィルタであり、例えば、シンボルレートの２０倍のＦＩＲフィルタが使用される。上述した送信側のデジタルフィルタ２０２と合わせ、符号間干渉のないロールオフ特性を実現する。

差分検出部２１８は、デジタルフィルタ２１６から出力されるデジタルデータ値から、１シンボル前のデジタルデータ値を引き算して得られた差分値を判定部２２０に出力する。例えば、図１５のような波形の信号が物理層ＬＳＩ１０１に入力してきた場合には、デジタルフィルタ２１６から＋１、−７、＋１、−３、＋７の順にデジタルデータ値が出力されてくる。そこで、差分検出部２１８は、まず、−７から＋１を引き算して、−８を判定部２２０に出力する。次に、差分検出部２１８は、＋１から−７を引き算して、＋８を出力し、−３から＋１を引き算して、−４を出力し、＋７から−３を引き算して、＋１０を出力する。

判定部２２０は、差分検出部２１８から出力されてくる差分値の大きさを判定し、判定により得られたデータ値を２ビットのパラレルデータに変換する。以下に、図１６および図１７を用いて、当該判定部２２０が行う判定処理について詳しく説明する。図１６は、判定部２２０が、差分値の大きさの判定を行うときに用いる判定レベルを示した図である。具体的には、図１６は、矢印の幅の間の強度を持つ差分値の信号レベルは、＋１４と判定されることを示している。また、図１７は、判定部２２０が判定した判定レベルをパラレルデータに変換するためのテーブルである。具体的には、図１７は、差分値が＋８または−８と判定された場合には、当該差分値が、「００」のパラレルデータに変換されることを示している。図１７に示すテーブルは、図１２に示すテーブルに基づいて作成される。

判定部２２０には、図１６に示すように、信号レベルの判定レベルが設定されている。そこで、判定部２２０は、引き算によって求められた差分値の信号レベルを当該図１６に示される判定レベルを用いて決定する。そして、判定部２２０は、図１７に示すテーブルに基づいて、決定した信号レベルをパラレルデータに変換し、さらにシリアルデータに変換し出力する。以下に、一例を挙げて、当該判定部２２０の動作について説明する。

例えば、図１５に示す波形の信号が物理層ＬＳＩ１０１に入力してきた場合には、上述したように差分検出部２１８からは、−８、＋８、−４、＋１０の差分値が出力されてくる。判定部２２０は、出力されてきた差分値の信号レベルを、図１６に示す判定レベルを用いて判定する。具体的には、判定部２２０は、差分値の信号レベルを、−８、＋８、−４、＋１０に決定する。次に、判定部２２０は、図１７に示すテーブルに基づいて、差分値の信号レベルを、００、００、１１、０１のパラレルデータに変換し、さらにシリアルデータに変換しコントローラ１０２に出力する。

以上のような構成を有する従来のデータ伝送システムにおいて、データ通信開始前に行われる初期化動作について簡単に説明する。

まず、上記初期化動作には、同期処理と判定レベルトレーニング処理との２種類の動作が存在する。同期処理は、マスタのデータ伝送装置１００ａから出力されたロック信号に基づいて、スレーブのデータ伝送装置１００ｂ〜ｎがクロック同期を取る処理である。判定レベルトレーニング処理は、上記判定部２２０における信号の判定レベルをそれぞれのデータ伝送装置１００ａ〜ｎの間で調整する処理である。具体的には、マスタのデータ伝送装置１００ａが、信号の判定レベルを設定するための予め規定されたトレーニング信号を送信し、スレーブのデータ伝送装置１００ｂ〜ｎが、当該トレーニング信号に基づいて、各データ伝送装置１００ａ〜ｎに共通の信号の判定レベルを判定部２２０に設定する。これらの処理を経て、各データ伝送装置１００ａ〜ｎは、データ伝送システム内においてデータ通信をすることができるようになる。

ところで、上述したデータ伝送システムでは、図１０に示すように、各データ伝送装置１００ａ〜ｎに対して共通のバッテリー１２０により、電力が供給される。当該バッテリー１２０の電圧は、例えば、データ伝送装置１００ａ〜ｎに接続された機器が動作したことにより、一瞬だけ急激に降下することがある。このようにバッテリー１２０の電圧の急激な減少が生じると、データ伝送システム中の一部のデータ伝送装置１００において、動作のリセットがかかってしまうことがある（以下、このようなリセットを電源瞬断と称す）。

上述したように、データ伝送システムでは、データ伝送装置１００ａ〜ｎは、互いに同期や信号レベルの判定のためのトレーニング等を取りつつ動作を行っている。そのため、上述したように一部のデータ伝送装置１００においてリセットが生じてしまうと、リセットが生じたデータ伝送装置１００は、他のデータ伝送装置１００との同期が外れ、設定された判定レベルがリセットされる。その結果、リセットが生じていない他のデータ伝送装置１００も通信を行うことができなくなってしまう。

上記問題を解決するためには、データ伝送システム内の全てのデータ伝送装置１００ａ〜ｎをリセットして、再度立ち上げ動作（すなわち、同期処理や信号レベルトレーニング処理）が行われなくてはならない。そして、このような再立ち上げを自動的に行うためには、データ伝送システム内のデータ伝送装置１００ａ〜ｎが、データ伝送システム内において電源瞬断が生じたことを検知しなくてはならない。

そこで、従来では、データ伝送装置１００のＣＰＵ１０３が、コントローラ１０２の状態を監視することで、データ伝送システム内において電源瞬断が生じたことを検知していた。当該電源瞬断の検出について、図１１を用いて、以下に詳しく説明する。

まず、電源瞬断が生じたデータ伝送装置１００からは、信号が出力されなくなる。このように、電源瞬断が生じたデータ伝送装置１００から信号が出力されないと、当該データ伝送装置１００の下流に存在するデータ伝送装置１００の物理層ＬＳＩ１０１には、電気信号が入力してこなくなる。このように、電気信号が入力してこない場合には、物理層ＬＳＩ１０１のＡＤＣ２１４は、概ね一定のデジタル値を出力し続けるようになる。応じて、差分検出部２１８は、ＡＤＣ２１４の出力に基づいて、差分値を求めて判定部２２０に出力する。なお、ここで、出力される差分値は、略０になる。応じて、判定部２２０は、出力されてくる差分値の信号レベルを判定し、パラレルデータに変換して出力する。なお、出力されるパラレルデータは、「０１」と「１０」とである。差分値の信号レベルが略０である場合には、当該差分値の信号レベルは、図１６に示すように、＋２または−２に判定される。そして、差分値の信号レベルが＋２または−２に判定された場合には、図１７に示すように、パラレルデータは、「０１」または「１０」をとるようになるからである。

ここで、コントローラ１０２、物理層ＬＳＩ１０１からシリアル変換され出力されてくるデータを監視している。そして、データの値が、「０１」と「１０」とが一定時間以上繰り返されるような場合には、当該コントローラ１０２およびＣＰＵ１０３は、上位のデータ伝送装置１００から所定のフォーマットの信号が出力されていない、すなわち電源瞬断等のエラーが発生したことを検知する。この後、電源瞬断を検出したコントローラ１０２およびＣＰＵ１０３は、下位に接続されたデータ伝送装置１００に対する信号の出力を止めると共に、自機の物理層ＬＳＩ１０１の動作をリセットする。これにより、電源瞬断が発生したことを検知したデータ伝送装置１００の下流に接続されたデータ伝送装置１００には、信号が入力してこなくなる。そこで、当該データ伝送装置１００のコントローラ１０２およびＣＰＵ１０３は、上述した処理と同様の処理を行って、電源瞬断が発生したことを検知する。そして、当該データ伝送装置１００のコントローラ１０２およびＣＰＵ１０３は、下流に接続されたデータ伝送装置１００への信号の出力を止めると共に、自機の物理層ＬＳＩ１０１の動作をリセットする。以降、下流に接続されたデータ伝送装置１００でも同様の動作が繰り返されることで、データ伝送システム内の全てのデータ伝送装置１００が、電源瞬断が発生したことを検知する。これにより、データ伝送システム内の全てのデータ伝送装置１００ａ〜ｎは、リセット動作をして、再立ち上げ動作（同期や信号レベルの判定のためのトレーニング）をすることが可能となる。
国際公開第０２／３００７８号パンフレット

ところで、コントローラ１０２あるいはＣＰＵ１０３は、物理層ＬＳＩ１０１から出力されてくるデータが「０１」と「１０」との繰り返しであることを所定時間（例えば、１００ｍｓｅｃ程度）以上検出した場合に、電源瞬断が発生したと検知していた。これは、データ伝送システムにおいて正常にデータ通信が行われている場合でも、「０１」と「１０」とが繰り返されるケースが存在するため、１度や２度「０１」と「１０」とが繰り返されただけで、コントローラ１０２やＣＰＵ１０３が電源瞬断を検知していては、誤検知が多発してしまうおそれがある。そこで、従来では、約１００ｍｓｅｃの間、エラーが連続した場合に、ＣＰＵ１０３は、電源瞬断等によるエラーが発生したと判定していた。

しかしながら、１台のデータ伝送装置１００が電源瞬断を検出するのに１００ｍｓｅｃ必要である場合、例えば、６４台のデータ伝送装置１００全てが電源瞬断を検出するのに必要な時間は、６．４ｓｅｃになる可能性がある。そのため、従来の電源瞬断の検出方法では、電源瞬断が発生してから、再度立ち上げ動作が行われるまでの間に非常に長い待ち時間が必要となっていた。

そこで、本発明の目的は、リング状にデータ伝送装置が接続されたデータ伝送システム内において、電源瞬断が発生したことを速やかに検出できる機能を有するデータ伝送装置を提供することである。

本発明に係るデータ伝送装置は、複数台でリング状ネットワークを構成し、当該リング状ネットワークにおいて、所定のプロトコルに従って、データ信号を一方方向に伝送するものである。具体的には、信号判定手段は、上流側に接続されたデータ伝送装置から送信されてくるデータ信号の有無を、当該データ信号の振幅状態に基づいて判定し、データ判定手段は、上流側に接続されたデータ伝送装置から送信されてくるデータ信号を判定し、処理手段は、データ判定手段からの判定結果に対して、前記所定のプロトコルに従った処理を施し、判定停止手段は、データ信号が送信されてきていないと前記信号判定手段が判定した場合には、前記データ判定手段から前記処理手段への判定結果の出力を停止させる。なお、請求項中での信号判定手段は、実施形態中の伝送路信号検出部を示している。また、請求項中でのデータ判定手段は、実施形態中の判定部を示している。また、請求項中の処理手段は、実施形態中のＣＰＵを示している。

ここで、送信手段は、データ信号を下流側に接続されたデータ伝送装置へ送信し、送信停止手段は、データ信号が送信されてきていないと信号判定手段が判定した場合には、送信手段に下流側に接続されたデータ伝送装置へのデータ信号の送信を停止させるようにしてもよい。

また、信号抽出手段は、一定周波数の電気信号を抽出し、信号判定手段は、閾値となる信号強度を記憶する閾値強度記憶手段と、信号抽出手段が抽出した信号の強度と、閾値強度記憶手段が記憶している信号強度とを比較して、前記データ信号の有無を判定する強度比較手段とを含んでいてもよい。

また、読出し手段は、一定周波数の電気信号に情報が重畳された信号をデジタルデータ値として読出す読出し手段と、差文治検出手段は、読出し手段が読出したデジタルデータ値から、当該読出し手段が直前に読出したデジタルデータ値を引き算して、差分値を検出し、信号判定手段は、差分値検出手段が検出した差分値に基づいて、データ信号の有無を判定するようにしてもよい。

また、信号判定手段は、閾値となる差分値を記憶する差分値記憶手段と、差分値検出手段が検出した差分値と、差分値記憶手段が記憶している差分値とを比較して、データ信号の有無を判定する差分比較手段とを含んでいてもよい。

また、リセット手段は、信号判定手段が、データ信号が送信されてきていないと判定した場合には、一定時間、データ信号の送受信動作を停止させるようにしてもよい。

また、リセット手段は、リング状ネットワークの起動時に自機においてされた設定をリセットする場合には、リング状ネットワーク内に存在するデータ伝送装置の数から１を引いた数に、信号判定手段がデータ信号を受信しなくなってから停止手段がデータ信号の送信を停止するまでの間にかかる時間をかけて得られる時間以上の時間、データ信号の送受信動作を停止させるようにしてもよい。

また、ロック信号出力手段は、リセット手段による送受信動作の停止が解除されたら、下流に接続されたデータ伝送装置に対して、クロック同期を確立するためのロック信号を送信するようにしてもよい。

また、トレーニング信号出力手段は、ロック信号出力手段がロック信号を送信した後に、各データ伝送装置間で信号強度の判定レベルを調節するためのトレーニング信号を送信するようにしてもよい。

また、所定のプロトコルは、ＭＯＳＴ（Ｍｅｄｉａ Ｏｒｉｅｎｔｅｄ Ｓｙｓｔｅｍｓ Ｔｒａｎｓｐｏｒｔ）であることが望ましい。

なお、本発明は、データ伝送装置のみならず、当該データ伝送装置が用いられたデータ伝送システムに対しても向けられている。

本発明に係るデータ伝送装置によれば、データ伝送装置から送信されてくるデータ信号の有無が、当該データ信号の振動状態に基づいて判定される。ここで、当該データ信号は、常に振動しているので、当該データ伝送装置は、振動状態を監視することにより、容易にかつ瞬時にデータ信号の有無を判断できる。その結果、電源瞬断によりデータ信号が伝送されてこなくなったことを瞬時に認識することが可能となる。

なお、所定時間以上、各データ伝送装置が動作停止することにより、システムに含まれる全てのデータ伝送装置がデータ信号が伝送されていないことを認識するまで、各データ伝送装置が勝手に動作することがなくなる。ここで、所定時間は、リング状ネットワーク内に存在するデータ伝送装置の数から１を引いた数に、信号判定手段がデータ信号を受信しなくなってから中止手段がデータ信号の送信を中止するまでの間にかかる時間をかけて得られる時間であることが望ましい。この場合には、データ伝送システム内の全てのデータ伝送装置がデータ信号が送信されてきていないことを認識できる。

なお、マスタに該当するデータ伝送装置が、リセット手段による動作停止が解除後にロック信号を送信することで、システム内においてクロック同期を取ることが可能となる。さらに、マスタに該当するデータ伝送装置は、ロック信号送信後に、トレーニング信号を送信することでシステム内において、信号強度の判定レベルを設定することが可能となる。

以下に、本発明の一実施形態に係るデータ伝送装置および当該データ伝送装置が適用されたデータ伝送システムついて、図面を参照しながら説明する。図１は、本実施形態に係るデータ伝送装置が適用されたデータ伝送システムの全体構成を示したブロック図である。

図１において、データ伝送システムは、物理的なトポロジをリングとし、複数のノードをリング・トポロジで接続することによって一方向のリング型ＬＡＮを形成している。以下、当該データ伝送システムの一例として、各ノードをデータ伝送装置１０ａ〜ｎによって構成し、それぞれ伝送線によってリング状に接続し、伝送されるデータが伝送線を介して一方向に伝送されるシステムを説明する。各データ伝送装置１０ａ〜ｎには、それぞれデータ伝送システムを伝送したデータに基づいて処理を行い、その結果をデータ伝送システムに出力する接続機器（例えば、オーディオ機器、ナビゲーション機器、あるいは情報端末機器）９ａ〜ｎが接続されている。なお、一般的なハードウエアの形態としては、それぞれのデータ伝送装置１０ａ〜ｎおよび接続機器９ａ〜ｎが一体的に構成される。また、データ伝送装置１０ａ〜ｎに対しては、共通のバッテリー８から電源が供給されている。

上記データ伝送システムで用いられる情報系の通信プロトコルとしては、例えば、Ｍｅｄｉａ Ｏｒｉｅｎｔｅｄ Ｓｙｓｔｅｍｓ Ｔｒａｎｓｐｏｒｔ（以下、ＭＯＳＴと記載する）がある。ＭＯＳＴを通信プロトコルとして伝送されるデータは、フレームを基本単位として伝送され、各データ伝送装置１０の間を次々にフレームが一方向に伝送される。つまり、データ伝送装置１０ａは、伝送線を介してデータ伝送装置１０ｂに対してデータを出力する。また、データ伝送装置１０ｂは、伝送線を介してデータ伝送装置１０ｃに対してデータを出力する。データ伝送装置１０ｃ〜ｎは、データ伝送装置１０ｂと同様の動作を行って次のデータ伝送装置に対してデータを出力する。そして、データ伝送装置１０ｎから出力されたデータは、データ伝送装置１０ａに入力する。伝送線にはツイストペア線や同軸ケーブルのような安価なケーブルが用いられ、データ伝送装置１０は、互いに電気信号による通信を行う。ここで、当該データ伝送システムの電源投入時においては、データ伝送装置１０ａが自装置のクロックによりデータを送信するマスタであり、他のデータ伝送装置１０ｂ〜ｎがマスタで生成されるクロックに同期して動作するスレーブである。

ここで、図１を参照して、データ伝送装置１０の構成についてさらに説明する。当該データ伝送装置１０ａは、物理層ＬＳＩ１１、コントローラ１２およびＣＰＵ１３を含む。コントローラ１２は、接続された接続機器９からのデータを、例えばＭＯＳＴで規定されるプロトコルに基づいて変換して物理層ＬＳＩ１１にシリアルデータとして出力する。また、コントローラ１２は、物理層ＬＳＩ１１から出力されるパラレルデータを、接続された接続機器９に適した形式に変換して当該接続機器９に出力する。ＣＰＵ１３は、コントローラ１２、物理層ＬＳＩ１１および上記接続機器９の動作を制御する。

また、物理層ＬＳＩ１１は、コントローラ１２から出力されてくるシリアルデータを電気信号に変換して、下流に接続されたデータ伝送装置１０に出力する。さらに、当該物理層ＬＳＩ１１は、上流に接続されたデータ伝送装置１０から出力されてくる電気信号を判定して、コントローラ１２に出力する。ここで、図２は、物理層ＬＳＩ１１の構成を示したブロック図である。当該物理層ＬＳＩ１１は、図２に示すように、マッピング部２０、デジタルフィルタ２２、ＤＡＣ（デジタルアナログコンバータ）２４、ＬＰＦ（ローパスフィルタ）２６、差動ドライバ２８、差動レシーバ３０、ＡＤＣ（アナログデジタルコンバータ）３４、デジタルフィルタ３６、差分検出部３８、判定部４０、クロック再生部４２および伝送路信号検出部４８を含む。なお、マッピング部２０、デジタルフィルタ２２、ＤＡＣ２４、ＬＰＦ２６および差動ドライバ２８は、データを送信する手段であるので、これらをまとめて送信部と称す。

マッピング部２０は、コントローラ１２から出力されてくるデータをパラレル変換し、クロックに基づいて８値のシンボルのいずれかにマッピングを行う。ここで、マッピング部２０が行うマッピングについて図１２〜１４を参照しながら詳しく説明する。図１２は、パラレルデータと、マッピングすべきシンボル値Ｂ（ｋ）と、当該マッピングすべきシンボル値Ｂ（ｋ）の直前のシンボル値Ｂ（ｋ−１）との関係を示した表である。図１３および１４は、マッピング部２０でマッピングされたデジタルデータがＤＡＣ２４でアナログ信号に変換された波形を示した図である。

まず、マッピング部２０には、「００」や「０１」等といった２ビットのパラレルデータが入力される。ここで、マッピング部２０は、取得したデータを図１２に示す表にしたがって、＋７、＋５、＋３、＋１、−１、−３、−５、−７の８値のいずれかにマッピングする。ここで、マッピングの方法について、具体例を挙げて説明する。

例えば、前のシンボル値Ｂ（ｋ−１）が−１であって、マッピング部２０に「００」のパラレルデータが入力してきた場合には、図１２によると、今回のシンボル値Ｂ（ｋ）は、＋７となる。一方、シンボル値Ｂ（ｋ−１）が＋５であって、マッピング部２０に「０１」のパラレルデータが入力してきた場合には、今回のシンボル値Ｂ（ｋ）は、−１となる。すなわち、本実施形態に係るマッピングは、前のシンボル値Ｂ（ｋ−１）と入力してきたパラレルデータとに基づいて、今回のシンボル値Ｂ（ｋ）が求められる。このような方法によって、シンボル値Ｂ（ｋ）が正負交互にマッピングされる。そして、求められたシンボル値Ｂ（ｋ）は、デジタルフィルタ２２を介して、ＤＡＣ２４に入力される。

ＤＡＣ２４は、出力されてくるシンボル値Ｂ（ｋ）に基づいて、図１３あるいは図１４に示すアナログ信号を作成する。ここで、図１３および図１４について詳しく説明する。

図１３は、前のシンボル値Ｂ（ｋ−１）が＋７、＋５、＋３または＋１である場合において、「００」、「０１」、「１１」、「１０」の各パラレルデータが入力されたときのシンボル値Ｂ（ｋ）を示した図である。図１３は、例えば、前のシンボル値Ｂ（ｋ−１）が＋７である場合において、「００」のパラレルデータが入力されてきた場合には、今回のシンボル値Ｂ（ｋ）が−１となるようなアナログ信号が作成されることを示している。

一方、図１４は、前のシンボル値Ｂ（ｋ−１）が−７、−５、−３または−１である場合において、「００」、「０１」、「１１」、「１０」の各パラレルデータが入力されたときのシンボル値Ｂ（ｋ）を示した図である。図１４は、例えば、前のシンボル値Ｂ（ｋ−１）が−７である場合において、「００」のパラレルデータが入力されてきた場合には、今回のシンボル値Ｂ（ｋ）が＋１となるようなアナログ信号が作成されることを示している。

以上のことを踏まえて、一例として、最初のシンボル値Ｂ（ｎ）が＋１で、「００」、「００」、「１１」、「０１」の順にパラレルデータが順番に入力された場合に作成されるアナログ信号を示す。図１５は、上述した場合において、差動ドライバ２８から出力されるアナログ信号の様子を示した図である。

まず、最初のシンボル値Ｂ（ｎ）は、＋１であるので、＋１の位置にマッピングされる。次に、パラレルデータ「００」が入力されると、図１３の一番右の波に基づいて、−７にマッピングされる。次に、パラレルデータ「００」が入力されると、図１４の一番左の波に基づいて、＋１にマッピングされる。次に、パラレルデータ「１１」が入力されると、図１３の一番右の波に基づいて、−３にマッピングされる。次に、パラレルデータ「０１」が入力されると、図１４の右から２番目の波に基づいて、＋７にマッピングされる。以上のような処理によって、図１５に示すアナログ信号が作成される。

デジタルフィルタ２２は、送信する電気信号の帯域制限および符号間干渉を抑えるための波形整形フィルタである。デジタルフィルタ２２には、例えば、シンボルレートの６倍のサンプリング周波数で、ロールオフ率１００％をルート配分した特性の、タップ数４５タップ、およびビット数１０ビットのＦＩＲフィルタが使用される。

ＤＡＣ２４は、デジタルフィルタ２２で帯域制限された信号をアナログ信号に変換する。ＬＰＦ２６は、ＤＡＣ２４の出力信号から信号帯域より高域の周波数を減衰させる。差動ドライバ２８は、ＬＰＦ２６から出力されるアナログ信号の強度を増幅して差動信号に変換して伝送路に送出する。差動ドライバ２８は、伝送路が有する２本１組の導線に対して、送出する電気信号を伝送路の一方側（プラス側）導線に送信し、当該電気信号と正負反対の信号を伝送路の他方側（マイナス側）に送信する。これによって、伝送路には、プラス側とマイナス側との電気信号が１つのペアとして伝送するため、伝送路からの放射ノイズを軽減することができる。

次に、差動レシーバ３０は、伝送路から入力する差動信号を電圧信号に変換してＡＤＣ３４に出力する。上述したように、伝送路が有する２本１組の導線に対してプラス側とマイナス側との電気信号が１つのペアとして伝送されているため、差動レシーバ３０は、プラス側とマイナス側との差から信号を判断して、外部からの電気的影響を排除している。ＡＤＣ３４は、クロックにしたがって、差動レシーバ３０から出力される信号をデジタル信号に変換する。

クロック再生部４２は、ＡＤＣ３４から出力される信号に固定的に含まれる所定周波数（例えば、１２．５ＭＨｚ）の信号を再生することによってクロック再生を行う。以下に、クロック再生部４２の構成について図面を参照しながら説明する。図３は、当該クロック再生部４２の詳細な構成を示したブロック図である。

図３に示すように、クロック再生部４２は、バンドパスフィルタ５０とゼロクロス検出部５２とを含んでいる。バンドパスフィルタ５０は、ＡＤＣ３４から出力される信号に固定的に含まれる所定周波数の信号を抽出する。ゼロクロス検出部５２は、所定周波数の信号の強度がゼロになる瞬間（以下、ゼロクロス点と称す）のタイミングを検出して、当該ゼロクロス点においてパルス信号が生じるようなクロック信号を生成する。なお、当該クロック信号は、デジタルフィルタ３６、差分検出部３８および判定部４０のクロックとして用いられる。

次に、デジタルフィルタ３６は、ＡＤＣ３４から出力されるデジタル信号のノイズ除去を行う波形整形用のＦＩＲフィルタであり、例えば、シンボルレートの２０倍のＦＩＲフィルタが使用される。上述した送信側のデジタルフィルタ２２と合わせ、符号間干渉のないロールオフ特性を実現する。

差分検出部３８は、デジタルフィルタ３６から出力されるデジタルデータ値から、１シンボル前のデジタルデータ値を引き算して得られた差分値を判定部４０に出力する。例えば、図１５のような波形の信号が物理層ＬＳＩ１１に入力してきた場合には、デジタルフィルタ３６から＋１、−７、＋１、−３、＋７の順にデジタルデータ値が出力されてくる。そこで、差分検出部３８は、まず、−７から＋１を引き算して、−８を判定部４０に出力する。次に、差分検出部３８は、＋１から−７を引き算して、＋８を出力し、−３から＋１を引き算して、−４を出力し、＋７から−３を引き算して、＋１０を出力する。

判定部４０は、差分検出部３８から出力されてくる差分値の大きさを判定し、判定により得られたデータ値を２ビットのパラレルデータに変換する。以下に、図１６および図１７を用いて、当該判定部４０が行う判定処理について詳しく説明する。図１６は、判定部４０が、差分値の大きさの判定を行うときに用いる判定レベルを示した図である。具体的には、図１６は、矢印の幅の間の強度を持つ差分値の信号レベルは、＋１４と判定されることを示している。また、図１７は、判定部４０が判定した判定レベルをパラレルデータに変換するためのテーブルである。具体的には、図１７は、差分値が＋８または−８と判定された場合には、当該差分値が、「００」のパラレルデータに変換されることを示している。図１７に示すテーブルは、図１２に示すテーブルに基づいて作成される。

判定部４０には、図１６に示すように、信号レベルの判定レベルが設定されている。そこで、判定部４０は、引き算によって求められた差分値の信号レベルを当該図１６に示される判定レベルを用いて決定する。そして、判定部４０は、図１７に示すテーブルに基づいて、決定した信号レベルをパラレルデータに変換する。以下に、一例を挙げて、当該判定部４０の動作について説明する。

例えば、図１５に示す波形の信号が物理層ＬＳＩ１１に入力してきた場合には、上述したように差分検出部３８からは、−８、＋８、−４、＋１０の差分値が出力されてくる。判定部４０は、出力されてきた差分値の信号レベルを、図１６に示す判定レベルを用いて判定する。具体的には、判定部４０は、差分値の信号レベルを、−８、＋８、−４、＋１０に決定する。次に、判定部４０は、図１７に示すテーブルに基づいて、差分値の信号レベルを、００、００、１１、０１のパラレルデータに変換し、さらにシリアルデータへの変換を行いコントローラ１２に出力する。

ここで、本実施形態のデータ伝送装置の特徴部分である伝送路信号検出部４８について図面を参照しながら詳しく説明する。当該伝送路信号検出部４８は、クロック再生部４２のバンドパスフィルタ５０から出力される信号の強度に基づいて、上流に接続されたデータ伝送装置１００から電気信号が出力されてきているか否かを判定している。ここで、図４は、伝送路信号検出部４８の詳細な構成を示したブロック図ある。

図４に示すように、当該伝送路信号検出部４８は、閾値格納部５４と強度判定部５６とＣＰＵ通知部５７と判定部停止部５８と送信部停止部５９とを含む。閾値格納部５４は、バンドパスフィルタ５０から出力される信号の強度を判定するための閾値を格納している。強度判定部５６は、閾値格納部５４に格納されている閾値と、バンドパスフィルタ５０から出力される信号の強度とを比較して、その比較結果をＣＰＵ通知部５７と判定部停止部５８と送信部停止部５９とに出力する。

ＣＰＵ通知部５７は、強度判定部５６の判定結果をＣＰＵ１３に通知する。具体的には、ＣＰＵ通知部５７は、閾値格納部５４に格納されている閾値がバンドパスフィルタ５０から出力される信号の強度よりも大きい判定である場合には、上流に接続されたデータ伝送装置１００から電気信号が出力されていることを示すＨＩＧＨの電圧をＣＰＵ１３に対して出力する。一方、ＣＰＵ通知部５７は、閾値格納部５４に格納されている閾値がバンドパスフィルタ５０から出力される信号の強度よりも大きくない判定である場合には、上流に接続されたデータ伝送装置１００から電気信号が出力されていないことを示すＬＯＷの電圧を出力する。

判定部停止部５８は、閾値格納部５４に格納されている閾値がバンドパスフィルタ５０から出力される信号の強度よりも大きい判定である場合には、通常通りの動作を判定部４０に行わせる。一方、判定部停止部５８は、閾値格納部５４に格納されている閾値がバンドパスフィルタ５０から出力される信号の強度よりも大きくない判定である場合には、その判定動作を停止させる。この場合、判定部４０からは、「０」のデータがつづけて出力されるようになる。

送信部停止部５９は、閾値格納部５４に格納されている閾値がバンドパスフィルタ５０から出力される信号の強度よりも大きい判定である場合には、通常通りの動作を送信部に行わせる。一方、判定部停止部５８は、閾値格納部５４に格納されている閾値がバンドパスフィルタ５０から出力される信号の強度よりも大きくない判定である場合には、送信部の動作を停止させる。すなわち、データ伝送装置１０から下流のデータ伝送装置へのデータ出力が停止する。

以上のように構成されたデータ伝送装置およびデータ伝送システムにおいて、以下にその動作について図面を参照しながら説明する。図５は、本実施形態に係るデータ伝送システムの簡単なブロック図である。また、図６および図７は、本実施形態に係るデータ伝送システムの動作を示したシーケンス図ある。なお、ここでは、説明の簡略のため、データ伝送装置１０は、５台存在し、そのうちのデータ伝送装置１０ａは、マスタであり、その他のデータ伝送装置１０ｂ〜ｅは、スレーブであるとする。また、図５では、簡略のため、接続機器９等は省略してある。

まず、本実施形態に係るデータ伝送システムは、図５の矢印の方向にデータを含んだ電気信号が正常に伝送されている状態から始まる（以下、この状態を通常動作と称す）。ここで、データ伝送システム内の接続機器９が動作したこと等により、バッテリー８の電圧が急激に一瞬だけ低下し、データ伝送装置１０ｃの電源が瞬間的に切れたものとする。このような場合には、当該データ伝送装置１０ｃは、通常動作を停止してしまう。具体的には、当該データ伝送装置１０ｃは、下流に接続されたデータ伝送装置１０ｄへの電気信号の出力を停止する（ステップＳ１）。その後、当該データ伝送装置１０ｃは、所定時間のハードウエアリセットを行う。具体的には、データ伝送装置１０ｃは、上記所定時間だけ物理層ＬＳＩ１１に、電気信号の送受信を停止するように物理層ＬＳＩ１１を制御する。

ここで、上記ステップＳ１においてデータ伝送装置１０ｃがデータ伝送装置１０ｄへの電気信号の出力を停止したとすると、データ伝送装置１０ｄには、電気信号の入力がなくなる。そこで、当該データ伝送装置１０ｄは、電気信号が出力されてこないことを検知し、下流に接続されたデータ伝送装置１０ｅへの電気信号の出力を停止する（ステップＳ２）。その後、データ伝送装置１０ｄは、所定時間のハードウエアリセットを行う。具体的には、データ伝送装置１０ｄは、所定時間だけ物理層ＬＳＩ１１に対して、電気信号の送受信を停止するように制御する。以下に、図２〜４を用いて、ステップＳ２においてデータ伝送装置１０ｄが行う動作について説明する。

まず、データ伝送装置１０ｃからの電気信号が入力してこなくなると、差動レシーバ３０およびＡＤＣ３４には、電気信号が入力してこなくなる。ＡＤＣ３４は、電気信号が入力してこないので、略「０」であるデータ値をデジタルフィルタ３６およびクロック再生部４２に出力する。応じて、図３に示すクロック再生部４２のバンドパスフィルタ５０は、ＡＤＣ３４から出力されてくるデータ値に含まれる特定の周波数（本実施形態では１２．５ＭＨｚ）の信号を抽出して、ゼロクロス検出部５２および伝送路信号検出部４８に出力する。

図４に示す伝送路信号検出部４８の強度判定部５６は、出力されてくるデータ値の大きさと、閾値格納部５４に格納されている閾値の大きさとを比較する。ここで、ＡＤＣ３４は、概ね一定のデータ値をデジタルフィルタ３６に出力している。そのため、バンドパスフィルタ５０から強度判定部５６への出力も、略「０」の強度を有する信号となる。そのため、強度判定部５６は、上記閾値よりも出力されてきたデータ値の方が小さいと判定し、ＣＰＵ通知部５７、判定部停止部５８および送信部停止部５９にその旨を通知する。応じて、ＣＰＵ通知部５７は、ＣＰＵ１３に出力する電圧をＨＩＧＨからＬＯＷに切り替える。また、判定部停止部５８は、判定部４０に判定動作を停止させる。さらに、送信部停止部５９は、送信部に電気信号の出力を停止させる。

応じて、判定部４０は、判定動作を停止する。これにより、当該判定部４０は、「０」のデータをつづけて出力するようになる。通常の通信状態では「０」が続けてコントローラ１２に出力されることないので、コントローラ１２は、これにより上位のデータ伝送装置１０ｃからデータが送信されてきていないことを認識する。さらに、送信部は、送信部停止部５９の制御によりデータの送信動作を停止する。さらに、ＣＰＵ１３は、電圧がＨＩＧＨからＬＯＷに切り替わる瞬間のエッジを検出し、上流に接続されたデータ伝送装置１０ｃからの電気信号の出力がなくなったことを認識する。そこで、当該ＣＰＵ１３は、データ伝送装置１０ｄに対して、ハードウエアリセットを行って、当該データ伝送装置１０ｄの動作を所定時間停止させる。

ここで、再び、図６に示すデータ伝送システムの動作の説明に戻る。データ伝送装置１０ｄからの電気信号の出力が停止すると、当該データ伝送装置１０ｄの下流に接続されたデータ伝送装置１０ｅには、電気信号が入力してこなくなる。そこで、当該データ伝送装置１０ｅは、上記データ伝送装置１０ｄと同様の動作を行って、下流に接続されたデータ伝送装置１０ａに対する電気信号の出力を停止すると共に、ハードウエアリセットを行う（ステップＳ３）。なお、当該処理は、ステップＳ２と同様であるので、これ以上の詳細な説明を省略する。

データ伝送装置１０ｅからの電気信号の出力が停止すると、当該データ伝送装置１０ｅの下流に接続されたデータ伝送装置１０ａには、電気信号が入力してこなくなる。そこで、当該データ伝送装置１０ａは、上記データ伝送装置１０ｄと同様の動作を行って、下流に接続されたデータ伝送装置１０ｂへの電気信号の出力を停止すると共に、ハードウエアリセットを行う（ステップＳ４）。なお、当該処理は、ステップＳ２と同様であるので、これ以上の詳細な説明を省略する。

データ伝送装置１０ａからの電気信号の出力が停止すると、当該データ伝送装置１０ａの下流に接続されたデータ伝送装置１０ｂには、電気信号が入力してこなくなる。そこで、当該データ伝送装置１０ｂは、上記データ伝送装置１０ｄと同様の動作を行って、下流に接続されたデータ伝送装置１０ｃへの電気信号の出力を停止すると共に、ハードウエアリセットを行う（ステップＳ５）。なお、当該処理は、ステップＳ２と同様であるので、これ以上の詳細な説明を省略する。以上、ステップＳ１〜５の動作を経て、データ伝送システム内の全てのデータ伝送装置１０ａ〜ｅは、データ伝送システム内の一部のデータ伝送装置１０ｃにおいて電源瞬断が発生したことを認識できる。

次に、図６に示すように、データ伝送装置１０ｃ、ｄおよびｅのハードウエアリセットが解除される（ステップＳ６〜８）。すなわち、データ伝送装置１０ｃ、ｄおよびｅが再び動作をすることが可能となる。その後、データ伝送装置１０ａのハードウエアリセットが解除される。この後、本実施形態に係るデータ伝送システム内では、再立ち上げ動作が開始される。以下に、当該再立ち上げ動作について説明する。

まず、当該データ伝送装置１０ａは、データ伝送システム内の他のデータ伝送装置１０ｂ〜ｅとクロック同期を取るためのロック信号を発信する（ステップＳ９）。ステップＳ１０においてハードウエアリセットが解除されたデータ伝送装置１０ｂは、データ伝送装置１０ａから出力されたロック信号を受信し、ロック検出を行うと共に、受信したロック信号をデータ伝送装置１０ｃに対して出力する（ステップＳ１１）。

応じて、データ伝送装置１０ｃは、データ伝送装置１０ｂから出力されたロック信号を受信し、ロック検出を行うと共に、受信したロック信号をデータ伝送装置１０ｄに対して出力する（ステップＳ１２）。さらに、データ伝送装置１０ｄは、データ伝送装置１０ｃから出力されたロック信号を受信し、ロック検出を行うと共に、受信したロック信号をデータ伝送装置１０ｅに対して出力する（ステップＳ１３）。さらに、データ伝送装置１０ｅは、データ伝送装置１０ｄから出力されたロック信号を受信し、ロック検出を行うと共に、受信したロック信号をデータ伝送装置１０ａに対して出力する（ステップＳ１４）。応じて、データ伝送装置１０ａは、ロック信号を受信し、ロック検出を行う。これにより、データ伝送システム内の全てのデータ伝送装置１０ａ〜ｅの間で、クロック同期を確立することができる。

次に、データ伝送装置１０ａは、それぞれのデータ伝送装置１０ａ〜ｅに含まれる判定部４０の判定レベルを設定するために、トレーニング信号を、データ伝送装置１０ｂに出力する（ステップＳ１５）。応じて、データ伝送装置１０ｂは、トレーニング信号を受信し、当該トレーニング信号に基づいて、判定部４０の信号判定レベルを設定する。この後、当該データ伝送装置１０ｂは、下流に接続されたデータ伝送装置１０ｃに対して、トレーニング信号を送信する（ステップＳ１６）。

次に、データ伝送装置１０ｃは、トレーニング信号を受信し、当該トレーニング信号に基づいて、判定部４０の信号判定レベルを設定する。この後、当該データ伝送装置１０ｃは、下流に接続されたデータ伝送装置１０ｄに対して、トレーニング信号を送信する（ステップＳ１７）。

次に、データ伝送装置１０ｄは、トレーニング信号を受信し、当該トレーニング信号に基づいて、判定部４０の信号判定レベルを設定する。この後、当該データ伝送装置１０ｄは、下流に接続されたデータ伝送装置１０ｅに対して、トレーニング信号を送信する（ステップＳ１８）。

次に、データ伝送装置１０ｅは、トレーニング信号を受信し、当該トレーニング信号に基づいて、判定部４０の信号判定レベルを設定する。この後、当該データ伝送装置１０ｅは、下流に接続されたデータ伝送装置１０ａに対して、トレーニング信号を送信する（ステップＳ１９）。

次に、データ伝送装置１０ａは、トレーニング信号を受信する。この後、データ伝送装置１０ａ〜ｅは、いわゆる通常動作に移行する（ステップＳ２０〜２４）。

以上のように、本実施形態に係るデータ伝送装置および当該データ伝送システムによれば、システム内の各データ伝送装置が、電源瞬断が生じたことを、従来のシステムよりも速く認識することができるようになる。その結果、当該データ伝送システム全体を再立ち上げして、再度通常動作を開始するまでに必要な時間が短縮される。以下に、詳しく説明する。

まず、従来では、判定部４０から出力されるデータに基づいて、ＣＰＵ１３が、電気信号の有無を判定していた。ここで、データは、電気信号がなくなったとしても、全て「００」になるのではなく、「０１」と「１０」とが出力されてくる。このような「０１」および「１０」は、通常動作時にも出力され得るデータである。そのため、このようなパラレルデータが、一度や二度続けて出力されたからといって、ＣＰＵが、その瞬間に電気信号がなくなった（すなわち、電源瞬断が発生した）等によるエラーが発生したと認識していては、電気信号の有無の誤検出が多発することになる。そこで、従来のデータ伝送装置では、ＣＰＵが、データエラーを監視しており、所定時間（約１００ｍｓｅｃ）以上「０１」や「１０」のようなデータが連続するような場合には、電気信号がなくなったと等によるエラーが発生した認識するようにしている。

ここで、ＭＯＳＴにおいて、データ伝送装置に入力してくる電気信号は、その中に含まれるデータ値がすべて「０」であったとしても、周期的に強度が変化するという性質を有する。そのため、電気信号が入力してきている場合には、たとえ、当該電気信号の中に含まれるデータ値がすべて「０」であったとしても、データ伝送装置のＡＤＣから出力されるデータ値は、周期的に変化する値となる。一方、電気信号が入力してこない場合には、データ伝送装置のＡＤＣから出力されるデータ値は、概ね一定となる。すなわち、電気信号の強度に基づいて当該電気信号の有無を判定する方が、その判定基準が、データに基づいて当該電気信号の有無を判定よりも明確になる。そのため、ＣＰＵにおいてデータを監視して電気信号の有無を判定する場合に比して、本実施形態に示したように、物理層ＬＳＩにおいて電気信号の有無を判定する場合の方が、短時間で電気信号の有無を判定することが可能となる。具体的には、物理層ＬＳＩの伝送路信号検出部で電気信号の有無を判定した場合、約１００μｓｅｃ程度で判定することが可能となる。その結果、電源瞬断が発生した後、データ伝送システムの再立ち上げまでの間に必要な時間が短縮化される。

なお、本実施形態では、電気信号の有無を判定するために、クロック再生部から出力される所定周波数の信号の強度を用いていたが、当該電気信号の有無の判定は、これに限らない。例えば、データ伝送装置内の差分検出部の出力に基づいて、電気信号の有無を判定してもよい。以下に、図面を参照しながら説明する。図８は、この場合におけるデータ伝送装置１０の物理層ＬＳＩ１１の内部構成を示したブロック図である。図９は、伝送路信号検出部６０の内部構成を示したブロック図である。

まず、図８に示す物理層ＬＳＩ１１は、マッピング部２０、デジタルフィルタ２２、ＤＡＣ２４、ＬＰＦ２６、差動ドライバ２８、差動レシーバ３０、ＡＤＣ３４、デジタルフィルタ３６、差分検出部３８、判定部４０、クロック再生部４２および伝送路信号検出部６０を含む。ここで、図２と全く同じものについては、同じ参照符号が付してある。なお、図２と全く同じものである、マッピング部２０、デジタルフィルタ２２、ＤＡＣ２４、ＬＰＦ２６、差動ドライバ２８、差動レシーバ３０、ＡＤＣ３４、デジタルフィルタ３６、差分検出部３８、判定部４０およびクロック再生部４２については説明を省略する。

伝送路信号検出部６０は、差分検出部３８と判定部４０とＣＰＵ１３とに接続され、図９に示すように、差分閾値格納部６２と差分値判定部６４とＣＰＵ通知部５７と判定部停止部５８と送信部停止部５９とを含む。差分閾値格納部６２は、予め定められた閾値となる差分値を格納している。差分値判定部６４は、差分検出部３８から出力されてくる差分値と、差分閾値格納部６２に格納されている差分値とを比較する。ここで、電気信号がデータ伝送装置に入力してこない場合には、ＡＤＣ３４は、概ね一定であるデータ値をデジタルフィルタ３６に出力している。そのため、デジタルフィルタ３６から差分検出部３８への出力も、略「０」の強度を有する信号である。その結果、差分検出部３８から差分値判定部６４に対して出力される差分値も略「０」で一定となる。そこで、当該差分値判定部６４は、このような場合には、電気信号がデータ伝送装置に出力されてきていないと判定して、その旨をＣＰＵ通知部５７、判定部停止部５８および送信部停止部５９に対して通知する。この後、判定部４０、送信部およびＣＰＵ１３が行う動作は、すでに説明した実施形態と同様であるので、説明を省略する。このように、物理層ＬＳＩ１１では、差分値を用いて電気信号からパラレルデータを読み出しているので、当該差分値の変動に基づいて、電気信号の有無を検出することも可能である。

なお、ＣＰＵは、ハードウエアリセットにおいて、所定時間物理層ＬＳＩの動作を停止するものとしているが、以下に、当該所定時間について説明する。当該所定時間は、データ伝送システム内に存在するデータ伝送装置の数から１を引いた数に、物理層ＬＳＩが電気信号を受信しなくなってから前記ＣＰＵが電気信号の送信を中止するまでの間にかかる時間をかけて得られる時間以上であることが望ましい。このように所定時間が設定されることにより、データ伝送システム内の全てのデータ伝送装置が電源瞬断を認識した後にハードウエアリセットが解除されることになる。その結果、全てのデータ伝送装置が電源瞬断を認識する前に、データ伝送装置が動作することがなくなり、当該データ伝送装置の誤動作が防止される。

本発明に係るデータ伝送装置は、リング状にデータ伝送装置が接続されたデータ伝送システム内において、電源瞬断が発生したことを速やかに検出でき、複数台でリング状ネットワークを構成し、当該リング状ネットワークにおいて、所定のプロトコルに従って、電気信号を一方方向に伝送するデータ伝送装置等として有用である。

本発明の一実施形態に係るデータ伝送システムの構成を示したブロック図 本発明の一実施形態に係る物理層ＬＳＩの構成を示したブロック図 クロック再生部の構成を示したブロック図 伝送路信号検出部の構成を示したブロック図 本発明の一実施形態に係るデータ伝送システムを簡略化したブロック図 本発明の一実施形態に係るデータ伝送システムの動作を示したシーケンス図 本発明の一実施形態に係るデータ伝送システムの動作を示したシーケンス図 本発明に係るデータ伝送装置の物理層ＬＳＩのその他の構成を示した図 伝送路信号検出部の構成を示したブロック図 従来のデータ伝送システムの構成を示したブロック図 従来の物理層ＬＳＩの構成を示したブロック図 パラレルデータと、マッピングすべきシンボル値Ｂ（ｋ）と、当該マッピングすべきシンボル値Ｂ（ｋ）の直前のシンボル値Ｂ（ｋ−１）との関係を示した表 マッピング部でマッピングされたデジタルデータがＤＡＣでアナログ信号に変換された波形を示した図 マッピング部でマッピングされたデジタルデータがＤＡＣでアナログ信号に変換された波形を示した図 差動ドライバから出力されるアナログ信号の様子を示した図 判定部が、差分値の大きさの判定を行うときに用いる判定レベルを示した図 判定部が判定した判定レベルをパラレルデータに変換するためのテーブル

符号の説明

８ バッテリー
９ 接続機器
１０ データ伝送装置
１１ 物理層ＬＳＩ
１２ コントローラ
１３ ＣＰＵ
２０ マッピング部
２２ デジタルフィルタ
２４ ＤＡＣ
２６ ＬＰＦ
２８ 差動ドライバ
３０ 差動レシーバ
３４ ＡＤＣ
３６ デジタルフィルタ
３８ 差分検出部
４０ 判定部
４２ クロック再生部
４８、６０ 伝送路信号検出部
５０ バンドパスフィルタ
５２ ゼロクロス検出部
５４ 閾値格納部
５６ 強度判定部
６２ 差分閾値格納部
６４ 差分値判定部

Claims (11)

1. 複数台でリング状ネットワークを構成し、当該リング状ネットワークにおいて、所定のプロトコルに従って、データ信号を一方方向に伝送するデータ伝送装置であって、
   前記データ信号は、一定周波数の電気信号に情報が重畳された信号であって、
   上流側に接続された前記データ伝送装置から送信されてくるデータ信号の有無を、当該データ信号の振幅状態に基づいて判定する信号判定手段と、
   上流側に接続された前記データ伝送装置から送信されてくるデータ信号のデータ値を判定するデータ判定手段と、
   前記データ判定手段からの判定結果に対して、前記所定のプロトコルに従った処理を施す処理手段と、
   前記データ信号が送信されてきていないと前記信号判定手段が判定した場合には、前記データ判定手段から前記処理手段への判定結果の出力を停止させる判定停止手段とを備える、データ伝送装置。
2. データ信号を下流側に接続されたデータ伝送装置へ送信する送信手段と、
   前記データ信号が送信されてきていないと前記信号判定手段が判定した場合には、前記送信手段に下流側に接続されたデータ伝送装置へのデータ信号の送信を停止させる送信停止手段とをさらに備える、請求項１に記載のデータ伝送装置。
3. 前記一定周波数の電気信号を抽出する信号抽出手段をさらに備え、
   前記信号判定手段は、
   閾値となる信号強度を記憶する閾値強度記憶手段と、
   前記信号抽出手段が抽出した信号の強度と、前記閾値強度記憶手段が記憶している信号強度とを比較して、前記データ信号の有無を判定する強度比較手段とを含む、請求項１に記載のデータ伝送装置。
4. 前記一定周波数の電気信号に情報が重畳された信号をデジタルデータ値として読み出す読出し手段と、
   前記読出し手段が読出したデジタルデータ値から、当該読出し手段が直前に読出したデジタルデータ値を引き算して、差分値を検出する差分値検出手段とをさらに備え、
   前記信号判定手段は、前記差分値検出手段が検出した差分値に基づいて、前記データ信号の有無を判定することを特徴とする、請求項１に記載のデータ伝送装置。
5. 前記信号判定手段は、
   閾値となる差分値を記憶する差分値記憶手段と、
   前記差分値検出手段が検出した差分値と、前記差分値記憶手段が記憶している差分値とを比較して、前記データ信号の有無を判定する差分比較手段とを含む、請求項４に記載のデータ伝送装置。
6. 前記信号判定手段が、前記データ信号が送信されてきていないと判定した場合には、一定時間、前記データ信号の送受信動作を停止させるリセット手段をさらに備える、請求項１に記載のデータ伝送装置。
7. 前記リセット手段は、前記リング状ネットワークの起動時に自機においてされた設定をリセットする場合には、前記リング状ネットワーク内に存在する前記データ伝送装置の数から１を引いた数に、前記信号判定手段がデータ信号を受信しなくなってから前記送信停止手段が前記データ信号の送信を停止するまでの間にかかる時間をかけて得られる時間以上の時間、前記データ信号の送受信動作を停止させることを特徴とする、請求項６に記載のデータ伝送装置。
8. 前記リセット手段による送受信動作の停止が解除されたら、下流に接続された前記データ伝送装置に対して、クロック同期を確立するためのロック信号を送信するロック信号出力手段をさらに備えることを特徴とする、請求項６に記載のデータ伝送装置。
9. 前記ロック信号出力手段が前記ロック信号を送信した後に、各データ伝送装置間で信号強度の判定レベルを調節するためのトレーニング信号を送信するトレーニング信号出力手段をさらに備えることを特徴とする、請求項８に記載のデータ伝送装置。
10. 前記所定のプロトコルは、ＭＯＳＴ（Ｍｅｄｉａ Ｏｒｉｅｎｔｅｄ Ｓｙｓｔｅｍｓ Ｔｒａｎｓｐｏｒｔ）であることを特徴とする、請求項１に記載のデータ伝送装置。
11. 複数台のデータ伝送装置がリング状に接続されたリング状ネットワークにおいて、所定のプロトコルに従って、データ信号を一方方向に伝送するデータ伝送システムであって、
    前記データ信号は、一定周波数の電気信号に情報が重畳された信号であって、
    各前記データ伝送装置は、
    上流側に接続された前記データ伝送装置から送信されてくるデータ信号の有無を、当該データ信号の振幅状態に基づいて判定する信号判定手段と、
    上流側に接続された前記データ伝送装置から送信されてくるデータ信号のデータ値を判定するデータ判定手段と、
    前記データ判定手段からの判定結果に対して、前記所定のプロトコルに従った処理を施す処理手段と、
    前記データ信号が送信されてきていないと前記信号判定手段が判定した場合には、前記データ判定手段から前記処理手段への判定結果の出力を停止させる判定停止手段とを備える、データ伝送システム。
    
    
    
    

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