JP2022134875A - リンギング抑制回路 - Google Patents
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Abstract
Description
図1は本発明の第1の実施の形態に係るリンギング抑制回路を示すブロック図である。本実施の形態においては、受信回路の出力を利用して、ドミナントからリセッシブへの変化を検出し、検出タイミングから所定期間だけCANバスのバスラインに終端器を接続可能とすることにより、リンギングを抑制して、安定した通信を可能にするものである。
CANにおいては、上述したように、CANノード3をCANバス1に任意に接続可能であることから、データ送信時にインピーダンス不整合による反射が生じ、リンギングが発生する。ところで、リセッシブ時に中点電圧を印加する送信回路31内の信号経路のインピーダンスは、終端抵抗R1,R2の抵抗値に比べて極めて大きい。また、ドミナント時に電流を流す送信回路31内の信号経路のインピーダンスは、終端抵抗R1,R2と同様に比較的小さい。このため、リセッシブからドミナントへの移行時におけるリンギングのレベルは比較的小さく、ドミナントからリセッシブへの移行時におけるリンギングのレベルは比較的大きい。
CANノード3R内の受信回路32は、引き込み線2Hに発生する電圧と、引き込み線2Lに発生する電圧との差電圧を求める。図4に示すように、差電圧(CAN_H-CAN_L)は、リセッシブ期間に0Vとなり、ドミナント期間には、図示しない所定の閾値を超える電圧レベルとなる。
そこで、本実施の形態においては、図2に示すように、ドミナントからリセッシブへの移行の検知結果に基づいて、リンギングを抑制するためのリンギング抑制回路11a~11d(以下、これらを区別する必要がない場合には、リンギング抑制回路11という)が各CANノード3a~3dにそれぞれ対応して設けられる。リンギング抑制回路11a~11dは相互に同一構成であり、リンギング抑制回路11a~11dには、リンギング抑制器34a~34d(以下、これらを区別する必要がない場合には、代表してリンギング抑制器34という)が設けられている。図1に示すように、リンギング抑制回路11は、リンギング抑制器34と各CANノード3にそれぞれ構成された制御信号生成回路33により構成される。リンギング抑制器34は、終端器(Z)35及びスイッチ36により構成される。
図6は本発明の第2の実施の形態を示すブロック図である。図6において図1と同一の構成要素には同一符号を付して説明を省略する。本実施の形態のCANノード40は、リンギング抑制回路11に代えてリンギング抑制回路41を採用した点が第1の実施の形態のCANノード3と異なる。リンギング抑制回路41は、制御信号生成回路33に代えて制御信号生成回路43を採用した点が第1の実施の形態のリンギング抑制回路11と異なる。本実施の形態は制御信号のパルス幅を、通信速度情報に基づいて変更可能にしたものである。なお、通信速度情報は、送信データの通信速度、即ち、1ビットの伝送に要する時間(1ビット時間)を示す情報である。
制御信号生成回路43には、通信速度情報が入力される。通信速度情報は、CANバスを構成する際に取り決める通信速度に応じて、ハードウェアの電子回路で設定し制御回路43に取り込ませてもよいし、CPU(Central Processing Unit)やMCU(Micro Control Unit)等を用いたプロセッサから信号を与え制御回路43に取り込ませてもよい。
制御信号生成回路43は、制御信号生成回路33と同様に、受信回路32の出力によりドミナント期間からリセッシブ期間の移行タイミングを検出し、所定の幅のパルス信号を移行タイミングにおいて発生する。この場合において、制御信号生成回路43は、通信速度情報に基づいて、送信データの1ビット時間よりも短い時間のパルス幅であって、なるべく長いパルス幅又はリンギング期間よりも長いパルス幅の制御信号を発生するようになっている。
図7は本発明の第3の実施の形態を示すブロック図である。図7において図1と同一の構成要素には同一符号を付して説明を省略する。本実施の形態のCANノード50は、リンギング抑制回路11に代えてリンギング抑制回路51を採用した点が第1の実施の形態と異なる。リンギング抑制回路51は、制御信号生成回路33に代えて制御信号生成回路53を採用した点が第1の実施の形態のリンギング抑制回路11と異なる。本実施の形態は通信速度が遅い期間、例えばアービトレーションフェーズにおいては、スイッチ36をオンにする制御信号の発生を停止させるようにしたものである。
また、スイッチ36を外部からの制御信号によって直接制御することにより、停止期間の間終端器35がCAN_Hライン1H,1L間に電気的に接続されないように構成されていてもよい。
Claims (9)
- 終端器と、
第1及び第2のバスライン相互間に前記終端器を接続するためのスイッチング素子と、
前記第1及び第2のバスラインにより伝送された信号を受信する受信回路から前記信号の受信結果が与えられ、前記受信結果に基づいて前記スイッチング素子を制御するための制御信号を生成する制御信号生成回路と、
を具備するリンギング抑制回路。 - 前記制御信号生成回路は、前記受信結果により前記信号の論理値が変化するタイミングから所定期間だけ前記終端器を前記第1及び第2のバスラインに接続させるための前記制御信号を前記スイッチング素子に与える
請求項1に記載のリンギング抑制回路。 - 前記制御信号生成回路は、前記所定期間の情報を発生するタイマー回路
を具備する請求項1に記載のリンギング抑制回路。 - 前記信号の論理値が変化するタイミングは、前記信号がドミナントからリセッシブに移行するタイミングである
請求項2に記載のリンギング抑制回路。 - 前記所定期間は、前記信号の1ビット時間よりも短い期間である
請求項2に記載のリンギング抑制回路。 - 前記制御信号生成回路は、前記第1及び第2のバスラインにより伝送される信号の通信速度に関する情報に基づいて前記所定期間を変更する
請求項5に記載のリンギング抑制回路。 - 前記制御信号生成回路は、前記制御信号の発生を停止する停止期間を設定可能である
請求項1に記載のリンギング抑制回路。 - 前記制御信号生成回路は、前記第1及び第2のバスラインにより伝送される信号の通信速度が低速又は高速に可変の場合において、前記通信速度が低速の場合に前記停止期間を設定する
請求項7に記載のリンギング抑制回路。 - 前記スイッチング素子及び制御信号生成回路は、前記第1及び第2のバスラインに接続される1つ以上のノードに設けられる
請求項1に記載のリンギング抑制回路。
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