CN117674849A - 一种基于soc的宽带adc采样率动态重构的设计方法 - Google Patents

一种基于soc的宽带adc采样率动态重构的设计方法 Download PDF

Info

Publication number
CN117674849A
CN117674849A CN202311582407.5A CN202311582407A CN117674849A CN 117674849 A CN117674849 A CN 117674849A CN 202311582407 A CN202311582407 A CN 202311582407A CN 117674849 A CN117674849 A CN 117674849A
Authority
CN
China
Prior art keywords
module
jesd204x
phase
locked loop
axi
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202311582407.5A
Other languages
English (en)
Inventor
田皓文
杨骁�
楼维中
朱贾峰
许贵亮
黄益甸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
CETC 52 Research Institute
Original Assignee
CETC 52 Research Institute
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by CETC 52 Research Institute filed Critical CETC 52 Research Institute
Priority to CN202311582407.5A priority Critical patent/CN117674849A/zh
Publication of CN117674849A publication Critical patent/CN117674849A/zh
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7807—System on chip, i.e. computer system on a single chip; System in package, i.e. computer system on one or more chips in a single package
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7867—Architectures of general purpose stored program computers comprising a single central processing unit with reconfigurable architecture
    • G06F15/7871—Reconfiguration support, e.g. configuration loading, configuration switching, or hardware OS
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/124—Sampling or signal conditioning arrangements specially adapted for A/D converters
    • H03M1/1245—Details of sampling arrangements or methods
    • H03M1/126—Multi-rate systems, i.e. adaptive to different fixed sampling rates
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D30/00—Reducing energy consumption in communication networks
    • Y02D30/70—Reducing energy consumption in communication networks in wireless communication networks

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

本发明公开了一种基于SOC的宽带ADC采样率动态重构的设计方法，SOC连接有远控模块和模拟射频模块，模拟射频模块包括相互连接的锁相环器件和VCXO器件，SOC包括与远控模块连接的主控模块，以及通过GP总线与所述主控模块连接的接口组件，接口组件与锁相环器件连接。本基于SOC的宽带ADC采样率动态重构的设计方法通过远控模块、主控模块、接口组件、锁相环器件和ADC器件之间的互联，实现锁相环器件和ADC器件的重构，以及JESD204X接口模块和协议参数的重构，增强了设计调试的容错率，极大提升了时效性与兼容性，同时解决了现有技术中耗费大量的人力成本、对于采样率的改动均需要定制化且重复进行设计开发，无法灵活变动，难以实现平台化管理的问题。

Description

一种基于SOC的宽带ADC采样率动态重构的设计方法
技术领域
本发明属于ADC采样率领域，具体涉及一种基于SOC的宽带ADC采样率动态重构的设计方法。
背景技术
在现代电子对抗技术中要想对目标的通信基站、卫星、雷达进行精准且有效的干扰，首要任务就是对目标的各种射频设备的工作参数实现大范围的快速侦测。随着现代电子对抗技术的飞速发展，射频设备的工作频段得到了大步的拓宽，即对侦察接收机的接收带宽提出了更高的要求，因此基于JESD204X(包括JESD204A、JESD204B、JESD204C)协议且拥有GHz接收带宽的ADC器件大量应用于现代接收机的系统设计中。
同时，随着模拟射频技术的发展，为了满足不同侦察频段的要求，诞生出了大量不同中频频率的下变频器件，其输出的中频频率通常存在较大的差异。因此，在现接收机的系统设计中，宽带ADC必须要满足带通采样定理以达到频率无混叠的接收目的，即ADC器件的采样率常常需要与下变频器件进行绑定设计。所以，在现代电子对抗环境中不同频段的侦察要求下，对宽带接收机中基于JESD204X协议ADC的采样率动态重构能力有着迫切的需。
图1为现有技术的工程中普遍使用的宽带ADC采样率配置方案，其使用了FPGA内部的非易失缓存器保存所有JESD204X的配置信息，并且Serdes接口的线速率也预先计算固定。其配置过程由逻辑模块主导，通过触发逻辑控制模块的配置流程，对宽带ADC与锁相环器件的内部寄存器进行配置，并触发同步信号以实现JESD204X协议的同步建链。在该方案的开发过程中，如需对系统的采样率进行修改，首先就要人为查阅模数转换器与锁相环手册，确定Serdes的线速率、Serdes参考时钟频率、SYSREF时钟、以及JESD204X协议参数L、M、F、K、S、N*的取值；其次，再人为的计算出锁相环的分频系数，以及模式转换器的寄存器参数；最后，修改非易失缓存器内容以及逻辑控制模块代码，并重新固化新编译的FPGA固件。
现有技术的方案存在如下缺点：
需要开发设计人员以及调试人员都要完全了解JESD204X协议宽带采集的底层原理，普遍会耗费大量的人力成本；在FPGA内部使用硬件描述语言直接进行参数配置，编译且固化之后，其配置参数将完全固定，对于采样率的改动均需要定制化且重复进行设计开发，无法灵活变动，难以实现平台化管理；宽带ADC采集接收机内的FPGA资源一般还需要实现信号预处理功能，宽带采样下FPGA进行信号处理会消耗大量的资源，修改ADC的采样率参数会使得工程重新编译，耗费大量的调试时间，在对时效要求较高的紧急状况下修改采样率相关的底层功能的容错率非常低。
发明内容
本发明的目的在于针对解决背景技术中提出的问题，提出一种基于SOC的宽带ADC采样率动态重构的设计方法。
为实现上述目的，本发明所采取的技术方案为：
本发明提出的一种基于SOC的宽带ADC采样率动态重构的设计方法，SOC连接有远控模块和模拟射频模块，所述模拟射频模块包括相互连接的锁相环器件和VCXO器件，所述SOC包括与远控模块连接的主控模块，以及通过GP总线与所述主控模块连接的接口组件，所述接口组件与锁相环器件连接，且所述接口组件还连接有ADC器件，且锁相环器件与ADC器件连接，其中：
所述接口组件包括AXI Switch模块、AXIQSPI模块和JESD204X接口模块，所述AXISwitch模块通过GP总线与主控模块连接，所述AXI USER模块、AXIQSPI模块和JESD204X接口模块的一端均与AXI Switch模块连接，另一端分别与锁相环器件和ADC器件连接，所述基于SOC的宽带ADC采样率动态重构的设计方法，包括：
所述远控模块设置SOC的型号，并将设置的锁相环器件型号、ADC器件型号、ADC器件的采样率、模拟射频模块输入至锁相环器件的VCXO频率和JESD204X协议参数传输至主控模块，所述主控模块根据接收到的数据进行锁相环器件的分频比参数和ADC器件的serdes线速率的计算，以及JESD204X接口模块的serdes参考时钟频率、serdes线速率和对应分频比参数的计算，然后主控模块通过GP总线、AXI Switch模块将JESD204X接口模块的serdes参考时钟频率、serdes线速率和对应分频比参数下发至JESD204X接口模块进行重构，并主控模块通过GP总线、AXI Switch模块和AXIQSPI模块将锁相环器件的分频比参数下发至锁相环器件进行重构，并主控模块通过GP总线、AXI Switch模块和AXIQSPI模块ADC器件的serdes线速率和JESD204X协议参数下发至ADC器件进行重构。
优选地，所述锁相环器件为双锁相环器件，且所述双锁相环器件包括PLL1和PLL2。
优选地，所述JESD204X接口模块包括JESD204X PHY模块和JESD204X SYNC模块，所述主控模块通过GP总线、AXI Switch模块将JESD204X接口模块的serdes参考时钟频率、serdes线速率和对应分频比参数下发至JESD204X接口模块的JESD204X PHY模块进行重构，所述JESD204X SYNC模块用于实现锁相环器件、ADC器件和JESD204X接口模块三者之间的时钟与数据同步。
优选地，所述接口组件还包括第一SPI Switch位宽转换模块和第二SPI Switch位宽转换模块，各所述SPI Switch位宽转换模块的一端均与AXI QSPI模块连接，另一端分别与锁相环器件和ADC器件一一对应连接。
优选地，所述主控模块进行锁相环器件的分频比参数的计算，以及锁相环器件的重构包括：
所述远控模块设置ADC器件的采样率为fsample、模拟射频模块输入至锁相环器件的VCXO频率为fVCXO；
锁相环器件输出的分频比为Dsample，根据fsample和Dsample计算出锁相环器件的VCO频率fVCO的取值，具体公式如下：
fVCO＝fsample×Dsample
其中，Dsample和fVCO的取值符合如下区间：
Dsample的偶数∈a、奇数∈b
fVCO∈c
得到符合取值区间的fVCO的值；
根据fVCXO和符合区间的fVCO计算锁相环器件的PLL2分频比R2和M2，具体公式如下：
且R2和M2的取值符合如下区间：
M2∈d
R2∈e
得到符合取值区间的参数R2和M2的值；
所述主控模块将计算的分频比参数R2和M2，通过GP总线传输至AXI Switch模块，AXI Switch模块通过输出的AXI-LITE1总线将参数传输至AXIQSPI模块，AXIQSPI模块实现AXI总线与SPI总线的转换后，输出至第一SPI Switch位宽转换模块，第一SPI Switch位宽转换模块实现SPI三线制并将参数传输至锁相环器件，锁相环器件根据接收到的分频比参数设置内部寄存器的分频比为对应的参数。
优选地，所述主控模块进行JESD204X接口模块的serdes参考时钟频率、serdes线速率以及对应分频比参数的计算，以及JESD204X接口模块的重构，包括：
所述远控模块设置JESD204X协议参数为L和M，JESD204X接口模块的serdes线速率LineRate计算公式如下：
JESD204X接口模块的serdes参考时钟频率即为JESD204X接口模块的Core时钟频率fCore计算公式如下：
其中，JESD204X接口模块在每个Core时钟下输出4个字节数据，JESD204X接口模块采用8B/10B的编码形式；
JESD204X PHY模块中的QPLL的输出频率QPLLout的计算公式如下：
其中，JESD204X PHY模块中分频器的分频比D、QPLL的分频比M0和N0，以及QPLLout的取值符合如下区间：
D∈f
M0∈g
N0∈h
QPLLout的高频∈i9.8GHz～12.4GHz、低频∈j5.93GHz～8.0GHz
判断是否存在符合取值区间的QPLLout、M0和N0，若不存在，计算JESD204X PHY模块中的CPLL的输出频率CPLLout，且具体计算公式如下：
其中，JESD204X PHY模块中CPLL的分频比M1、N1和N2，以及CPLLout的取值符合如下区间：
M1∈k
N1∈l
N2∈m
CPLLout∈n
判断是否存在符合取值区间的CPLLout、M1、N1和N2；
所述主控模块通过GP总线、AXI Switch模块将JESD204X接口模块的serdes参考时钟频率、serdes线速率和对应分频比参数下发至JESD204X接口模块的JESD204X PHY模块进行重构，包括：
所述主控模块将计算的JESD204X接口模块的serdes参考时钟频率fCore和JESD204X接口模块的serdes线速率LineRate，以及QPLL的分频比M0、N0或者CPLL的分频比M1、N1、N2，通过GP总线传输至AXI Switch模块，AXI Switch模块通过输出的AXI-LITE2总线将参数传输至JESD204X PHY模块，JESD204X PHY模块根据接收到的参数分别设置内部寄存器对应的参数。
优选地，所述主控模块进行ADC器件的serdes线速率的计算，以及ADC器件和JESD204X协议参数的重构，包括：
所述ADC器件的serdes线速率等于JESD204X接口模块的serdes线速率LineRate；
所述主控模块将计算的ADC器件的serdes线速率LineRate与远控模块设置的JESD204X协议参数L和M，通过GP总线传输至AXI Switch模块，AXI Switch模块通过输出的AXI-LITE1总线将参数传输至AXIQSPI模块，AXIQSPI模块实现AXI总线与SPI总线的转换后，输出至第二SPI Switch位宽转换模块，第二SPI Switch位宽转换模块实现SPI三线制并将参数传输至ADC器件，ADC器件根据接收到的serdes线速率LineRate与JESD204X协议参数L和M，设置内部寄存器的serdes线速率与JESD204X协议参数为对应的参数。
优选地，所述接口组件还包括AXI USER模块，所述AXI USER模块用于实现锁相环器件、ADC器件、JESD204X PHY模块和JESD204X SYNC模块的复位，以及锁相环器件的SYSREF同步流程触发。
与现有技术相比，本发明的有益效果为：
本基于SOC的宽带ADC采样率动态重构的设计方法通过远控模块、主控模块、接口组件、锁相环器件和ADC器件之间的互联，实现锁相环器件和ADC器件的重构，以及JESD204X接口模块和协议参数的重构，增强了设计调试的容错率，极大提升了时效性与兼容性，同时解决了现有技术中耗费大量的人力成本、对于采样率的改动均需要定制化且重复进行设计开发，无法灵活变动，难以实现平台化管理的问题。
附图说明
图1为本发明现有技术中的模块框图；
图2为本发明基于SOC的宽带ADC采样率动态重构的设计方法的模块框图；
图3为本发明远控模块选择器件型号的界面示意图；
图4为本发明锁相环器件的分频比参数的计算流程图；
图5为本发明JESD204X接口模块的serdes参考时钟频率、serdes线速率以及对应分频比参数的计算流程图；
图6为本发明JESD204X接口模块的serdes线速率的重构的流程图；
图7为本发明锁相环器件和ADC器件的重构流程图；
图8为本发明接口组件与锁相环器件、ADC器件连接的模块框图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
需要说明的是，当组件被称为与另一个组件“连接”时，它可以直接与另一个组件连接或者也可以存在居中的组件。除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是在于限制本申请。
如图2-8所示，一种基于SOC的宽带ADC采样率动态重构的设计方法，SOC连接有远控模块和模拟射频模块，模拟射频模块包括相互连接的锁相环器件和VCXO器件，SOC包括与远控模块连接的主控模块，以及通过GP总线与主控模块连接的接口组件，接口组件与锁相环器件连接，且接口组件还连接有ADC器件，其中：
接口组件包括AXI Switch模块、AXIQSPI模块和JESD204X接口模块，AXI Switch模块通过GP总线与主控模块连接，AXI USER模块、AXI QSPI模块和JESD204X接口模块的一端(配置端)均与AXI Switch模块连接，另一端分别与锁相环器件和ADC器件连接，基于SOC的宽带ADC采样率动态重构的设计方法，包括：
远控模块设置主控模块的型号，并将设置的锁相环器件型号、ADC器件型号、ADC器件的采样率、模拟射频模块输入至锁相环器件的VCXO频率和JESD204X协议参数传输至主控模块，主控模块根据接收到的数据进行锁相环器件的分频比参数和ADC器件的serdes线速率的计算，以及JESD204X接口模块的serdes参考时钟频率、serdes线速率和对应分频比参数的计算，然后主控模块通过GP总线、AXI Switch模块将JESD204X接口模块的serdes参考时钟频率、serdes线速率和对应分频比参数下发至JESD204X接口模块进行重构，并主控模块通过GP总线、AXI Switch模块和AXIQSPI模块将锁相环器件的分频比参数下发至锁相环器件进行重构，并主控模块通过GP总线、AXI Switch模块和AXIQSPI模块ADC器件的serdes线速率和JESD204X协议参数下发至ADC器件进行重构。
需要说明的是，如图2所示，ADC器件连接有外部模拟待采信号RFin输入，REF_CLK表示外部参考时钟与锁相环器件连接，“Sample Rate Parameter”表示远控模块设置的ADC器件的采样率参数；即fsample；“JESD204X Parameter”表示远控模块设置的JESD204X协议参数；“Device Select”表示远控模块设置的SOC平台、锁相环器件和ADC器件的型号，如图3所示，如本实施例中，SOC平台的PS侧(PS侧为主控模块，PL侧为接口组件)以ZYNQ为例，锁相环器件以双锁相环器件HMC7044为例，ADC器件以AD9680为例，JESD204X以JESD204B为例，但各器件具体的型号不作限制，还可以采用其他满足的类型；“ETNet PHY”表示远控模块的PC与SOC平台通过以太网互联；“GMII”表示SOC平台的以太网PHY芯片将网络线缆内容转换为GMII接口协议，发送至SOC平台的主控模块；“AXI_GP”表示GP总线；GP总线通过AXI Switch模块(桥接模块)，输出4组不同偏移地址的AXI-LITE总线，依次为AXI-LITE0、AXI-LITE1、AXI-LITE2和AXI-LITE3，分别用于动态重构AXIUSER模块、AXIQSPI模块、JESD204XPHY模块和JESD204XSYNC模块的内部寄存器内容；“SPIX2”表示AXI-LITE1通过AXIQSPI模块转换为两组SPI总线(依次对应第一SPI Switch位宽转换模块和第二SPI Switch位宽转换模块)，用于控制外部ADC器件与锁相环器件的内部寄存器内容；“Ctrl GPIO”表示AXI-LITE0通过AXI USER模块转换为IO控制信号，用于对锁相环器件、ADC器件、JESD204X PHY模块和JESD204X SYNC模块进行复位，以及锁相环器件的SYSREF同步流程触发；“Serdes X4”表示ADC器件与JESD204XPHY模块发送模数转换数据的高速并行物理链路；“Data Stream”表示解析的ADC器件的模数转换数据流。
在一个实施例中，锁相环器件为双锁相环器件，且双锁相环器件包括PLL1和PLL2。
在一个实施例中，JESD204X接口模块包括JESD204X PHY模块和JESD204X SYNC模块，主控模块通过GP总线、AXI Switch模块将JESD204X接口模块的serdes参考时钟频率、serdes线速率和对应分频比参数下发至JESD204X接口模块的JESD204X PHY模块进行重构，JESD204X SYNC模块用于实现锁相环器件、ADC器件和JESD204X接口模块三者之间的时钟与数据同步。
需要说明的是，JESD204X SYNC模块向ADC器件发送同步信号请求(即图8中的SYNC～信号)，然后AXI USER模块通过“EXT_PLL_SYNC_Trigger”信号通知锁相环器件触发SYSREF脉冲(即SYSREF CLk)至ADC器件和JESD204X接口模块，实现时钟与数据同步(即serdes链路同步)，同时锁相环器件还向ADC器件输出采样时钟，ADC器件向JESD204X接口模块输出serdes接口编码数据，并且锁相环器件向JESD204X接口模块输出核时钟Core Clk和Serdes接口参考时钟“GTREF CLk”，同时，锁相环器件和ADC器件均向JESD204X接口模块传输重构后参数对应的时钟与数据。
其中，锁相环器件的Core时钟分频比DCore以及SYSREF时钟的分频比DSYSREF计算如下：
首先核时钟即Core时钟的频率为fCore，SYSREF时钟的频率为fSYSREF，则：
在一个实施例中，接口组件还包括第一SPI Switch位宽转换模块和第二SPISwitch位宽转换模块，各SPI Switch位宽转换模块的一端均与AXI QSPI模块连接，另一端分别与锁相环器件和ADC器件一一对应连接。
需要说明的是，各SPI Switch位宽转换模块实现将SPI四线制转换为SPI三线制。
在一个实施例中，主控模块进行锁相环器件的分频比参数的计算，以及锁相环器件的重构包括(如图4为锁相环器件的分频比参数的计算流程图)：
远控模块设置ADC器件的采样率为fsample、模拟射频模块输入至锁相环器件的VCXO频率为fVCXO；
锁相环器件输出的分频比为Dsample，根据fsample和Dsample计算出锁相环器件的VCO频率fVCO的取值，具体公式如下：
fVCO＝fsample×Dsample
其中，Dsample和fVCO的取值符合如下区间：
Dsample的偶数∈a、奇数∈b
fVCO∈c
得到符合取值区间的fVCO的值；如a等于[2,4094]，b等于{1,3,5}，等于[2.4GHz,3.2GHz]；
根据fVCXO和符合区间的fVCO计算锁相环器件的PLL2分频比R2和M2，具体公式如下：
且R2和M2的取值符合如下区间：
M2∈d
R2∈e
得到符合取值区间的参数R2和M2的值；如d等于[1,4095]，e等于[1,4095]。
主控模块将计算的分频比参数R2和M2，通过GP总线传输至AXI Switch模块，AXISwitch模块通过输出的AXI-LITE1总线将参数传输至AXIQSPI模块，AXIQSPI模块实现AXI总线与SPI总线的转换后，输出至第一SPI Switch位宽转换模块，第一SPI Switch位宽转换模块实现SPI三线制并将参数传输至锁相环器件，锁相环器件根据接收到的分频比参数设置内部寄存器的分频比为对应的参数。
在一个实施例中，主控模块进行JESD204X接口模块的serdes参考时钟频率、serdes线速率以及对应分频比参数的计算(计算流程如图5所示)，以及JESD204X接口模块的重构，包括：
远控模块设置JESD204X协议参数为L和M，JESD204X接口模块的serdes线速率LineRate计算公式如下：
JESD204X接口模块的serdes参考时钟频率即为JESD204X接口模块的Core时钟频率fCore计算公式如下：
其中，JESD204X接口模块在每个Core时钟下输出4个字节数据，JESD204X接口模块采用8B/10B的编码形式；
JESD204X PHY模块中的QPLL的输出频率QPLLout的计算公式如下：
其中，JESD204X PHY模块中分频器的分频比D、QPLL的分频比M0和N0，以及QPLLout的取值符合如下区间：
D∈f
M0∈g
N0∈h
QPLLout的高频∈i、低频∈j
如f等于{1,2,4,8,16}，g等于{1,2,3,4}，h等于{16,20,32,40,64,66,80,100}，i等于9.8GHz～12.4GHz，j等于5.93GHz～8.0GHz。
判断是否存在符合取值区间的QPLLout、M0和N0，若不存在，计算JESD204X PHY模块中的CPLL的输出频率CPLLout，且具体计算公式如下：
其中，JESD204X PHY模块中CPLL的分频比M1、N1和N2，以及CPLLout的取值符合如下区间：
M1∈k
N1∈l
N2∈m
CPLLout∈n
如k等于{1,2}，l等于{4,5}，m等于{1,2,3,4,5}，n等于1.6GHz～3.3GHz。
判断是否存在符合取值区间的CPLLout、M1、N1和N2；
主控模块通过GP总线、AXI Switch模块将JESD204X接口模块的serdes参考时钟频率、serdes线速率和对应分频比参数下发至JESD204X接口模块的JESD204X PHY模块进行重构，包括：
主控模块将计算的JESD204X接口模块的serdes参考时钟频率fCore和JESD204X接口模块的serdes线速率LineRate，以及QPLL的分频比M0、N0或者CPLL的分频比M1、N1、N2，通过GP总线传输至AXI Switch模块，AXI Switch模块通过输出的AXI-LITE2总线将参数传输至JESD204X PHY模块，JESD204X PHY模块根据接收到的参数分别设置内部寄存器对应的参数。
其中JESD204X接口模块的serdes线速率的重构的流程如图6所示。
在一个实施例中，主控模块进行ADC器件的serdes线速率的计算，以及ADC器件和JESD204X协议参数的重构，包括：
ADC器件的serdes线速率等于JESD204X接口模块的serdes线速率LineRate；
主控模块将计算的ADC器件的serdes线速率LineRate与远控模块设置的JESD204X协议参数L和M，通过GP总线传输至AXI Switch模块，AXI Switch模块通过输出的AXI-LITE1总线将参数传输至AXIQSPI模块，AXIQSPI模块实现AXI总线与SPI总线的转换后，输出至第二SPI Switch位宽转换模块，第二SPI Switch位宽转换模块实现SPI三线制并将参数传输至ADC器件，ADC器件根据接收到的serdes线速率LineRate与JESD204X协议参数L和M，设置内部寄存器的serdes线速率与JESD204X协议参数为对应的参数。
其中锁相环器件和ADC器件的重构流程如图7所示。
在一个实施例中，接口组件还包括AXI USER模块，AXI USER模块用于实现锁相环器件、ADC器件、JESD204X PHY模块和JESD204X SYNC模块的复位，以及锁相环器件的SYSREF同步流程触发。
需要说明的是，根据图8所示，“JESD204B RST”信号表示用于控制JESD204X PHY模块与JESD204X SYNC模块的复位；“EXT_PLL_RST”信号表示用于控制锁相环器件的复位；“EXT_PLL_SYNC_Trigger”信号表示用于锁相环器件的SYSREF同步流程触发；“Demap CTRL”信号表示根据不同的JESD204X协议参数控制Sample Decode模块的解码方案。
在一个实施例中，JESD204X SYNC模块电连接有Sample Decode模块，在锁相环器件和ADC器件完成重构后，向JESD204X PHY模块和JESD204X SYNC模块发送对应重构后的时钟和数据，JESD204X PHY模块对serdes数据进行解码，解码后的数据流给到JESD204X SYNC模块进行多个serdes lane的数据同步，然后JESD204X SYNC模块将同步后的数据以数据流形式传输至Sample Decode模块，Sample Decode模块负责按照JESD204X协议参数对数据流进行解映射，形成采样数据流。
本基于SOC的宽带ADC采样率动态重构的设计方法通过远控模块、主控模块、接口组件、锁相环器件和ADC器件之间的互联，实现锁相环器件和ADC器件的重构，以及JESD204X接口模块和协议参数的重构，增强了设计调试的容错率，极大提升了时效性与兼容性，同时解决了现有技术中耗费大量的人力成本、对于采样率的改动均需要定制化且重复进行设计开发，无法灵活变动，难以实现平台化管理的问题。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请描述较为具体和详细的实施例，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (8)

1.一种基于SOC的宽带ADC采样率动态重构的设计方法，其特征在于：SOC连接有远控模块和模拟射频模块，所述模拟射频模块包括相互连接的锁相环器件和VCXO器件，所述SOC包括与远控模块连接的主控模块，以及通过GP总线与所述主控模块连接的接口组件，所述接口组件与锁相环器件连接，且所述接口组件还连接有ADC器件，且锁相环器件与ADC器件连接，其中：
所述接口组件包括AXI Switch模块、AXIQSPI模块和JESD204X接口模块，所述AXISwitch模块通过GP总线与主控模块连接，所述AXI USER模块、AXIQSPI模块和JESD204X接口模块的一端均与AXI Switch模块连接，另一端分别与锁相环器件和ADC器件连接，所述基于SOC的宽带ADC采样率动态重构的设计方法，包括：
所述远控模块设置SOC的型号，并将设置的锁相环器件型号、ADC器件型号、ADC器件的采样率、模拟射频模块输入至锁相环器件的VCXO频率和JESD204X协议参数传输至主控模块，所述主控模块根据接收到的数据进行锁相环器件的分频比参数和ADC器件的serdes线速率的计算，以及JESD204X接口模块的serdes参考时钟频率、serdes线速率和对应分频比参数的计算，然后主控模块通过GP总线、AXI Switch模块将JESD204X接口模块的serdes参考时钟频率、serdes线速率和对应分频比参数下发至JESD204X接口模块进行重构，并主控模块通过GP总线、AXI Switch模块和AXIQSPI模块将锁相环器件的分频比参数下发至锁相环器件进行重构，并主控模块通过GP总线、AXI Switch模块和AXIQSPI模块ADC器件的serdes线速率和JESD204X协议参数下发至ADC器件进行重构。
2.如权利要求1所述的基于SOC的宽带ADC采样率动态重构的设计方法，其特征在于：所述锁相环器件为双锁相环器件，且所述双锁相环器件包括PLL1和PLL2。
3.如权利要求2所述的基于SOC的宽带ADC采样率动态重构的设计方法，其特征在于：所述JESD204X接口模块包括JESD204X PHY模块和JESD204X SYNC模块，所述主控模块通过GP总线、AXI Switch模块将JESD204X接口模块的serdes参考时钟频率、serdes线速率和对应分频比参数下发至JESD204X接口模块的JESD204XPHY模块进行重构，所述JESD204X SYNC模块用于实现锁相环器件、ADC器件和JESD204X接口模块三者之间的时钟与数据同步。
4.如权利要求3所述的基于SOC的宽带ADC采样率动态重构的设计方法，其特征在于：所述接口组件还包括第一SPI Switch位宽转换模块和第二SPI Switch位宽转换模块，各所述SPI Switch位宽转换模块的一端均与AXI QSPI模块连接，另一端分别与锁相环器件和ADC器件一一对应连接。
5.如权利要求4所述的基于SOC的宽带ADC采样率动态重构的设计方法，其特征在于：所述主控模块进行锁相环器件的分频比参数的计算，以及锁相环器件的重构包括：
所述远控模块设置ADC器件的采样率为fsample、模拟射频模块输入至锁相环器件的VCXO频率为fVCXO；
锁相环器件输出的分频比为Dsample，根据fsample和Dsample计算出锁相环器件的VCO频率fVCO的取值，具体公式如下：
fVCO＝fsample×Dsample
其中，Dsample和fVCO的取值符合如下区间：
Dsample的偶数∈a、奇数∈b
fVCO∈c
得到符合取值区间的fVCO的值；
根据fVCXO和符合区间的fVCO计算锁相环器件的PLL2分频比R2和M2，具体公式如下：
且R2和M2的取值符合如下区间：
M2∈d
R2∈e
得到符合取值区间的参数R2和M2的值；
所述主控模块将计算的分频比参数R2和M2，通过GP总线传输至AXI Switch模块，AXISwitch模块通过输出的AXI-LITE1总线将参数传输至AXI QSPI模块，AXI QSPI模块实现AXI总线与SPI总线的转换后，输出至第一SPI Switch位宽转换模块，第一SPI Switch位宽转换模块实现SPI三线制并将参数传输至锁相环器件，锁相环器件根据接收到的分频比参数设置内部寄存器的分频比为对应的参数。
6.如权利要求5所述的基于SOC的宽带ADC采样率动态重构的设计方法，其特征在于：所述主控模块进行JESD204X接口模块的serdes参考时钟频率、serdes线速率以及对应分频比参数的计算，以及JESD204X接口模块的重构，包括：
所述远控模块设置JESD204X协议参数为L和M，JESD204X接口模块的serdes线速率LineRate计算公式如下：
JESD204X接口模块的serdes参考时钟频率即为JESD204X接口模块的Core时钟频率fCore计算公式如下：
其中，JESD204X接口模块在每个Core时钟下输出4个字节数据，JESD204X接口模块采用8B/10B的编码形式；
JESD204X PHY模块中的QPLL的输出频率QPLLout的计算公式如下：
其中，JESD204X PHY模块中分频器的分频比D、QPLL的分频比M0和N0，以及QPLLout的取值符合如下区间：
D∈f
M0∈g
N0∈h
QPLLout的高频∈i9.8GHz～12.4GHz、低频∈j5.93GHz～8.0GHz
判断是否存在符合取值区间的QPLLout、M0和N0，若不存在，计算JESD204X PHY模块中的CPLL的输出频率CPLLout，且具体计算公式如下：
其中，JESD204X PHY模块中CPLL的分频比M1、N1和N2，以及CPLLout的取值符合如下区间：
M1∈k
N1∈l
N2∈m
CPLLout∈n
判断是否存在符合取值区间的CPLLout、M1、N1和N2；
所述主控模块通过GP总线、AXI Switch模块将JESD204X接口模块的serdes参考时钟频率、serdes线速率和对应分频比参数下发至JESD204X接口模块的JESD204X PHY模块进行重构，包括：
所述主控模块将计算的JESD204X接口模块的serdes参考时钟频率fCore和JESD204X接口模块的serdes线速率LineRate，以及QPLL的分频比M0、N0或者CPLL的分频比M1、N1、N2，通过GP总线传输至AXI Switch模块，AXI Switch模块通过输出的AXI-LITE2总线将参数传输至JESD204X PHY模块，JESD204X PHY模块根据接收到的参数分别设置内部寄存器对应的参数。
7.如权利要求6所述的基于SOC的宽带ADC采样率动态重构的设计方法，其特征在于：所述主控模块进行ADC器件的serdes线速率的计算，以及ADC器件和JESD204X协议参数的重构，包括：
所述ADC器件的serdes线速率等于JESD204X接口模块的serdes线速率LineRate；
所述主控模块将计算的ADC器件的serdes线速率LineRate与远控模块设置的JESD204X协议参数L和M，通过GP总线传输至AXI Switch模块，AXI Switch模块通过输出的AXI-LITE1总线将参数传输至AXI QSPI模块，AXI QSPI模块实现AXI总线与SPI总线的转换后，输出至第二SPI Switch位宽转换模块，第二SPI Switch位宽转换模块实现SPI三线制并将参数传输至ADC器件，ADC器件根据接收到的serdes线速率LineRate与JESD204X协议参数L和M，设置内部寄存器的serdes线速率与JESD204X协议参数为对应的参数。
8.如权利要求7所述的基于SOC的宽带ADC采样率动态重构的设计方法，其特征在于：所述接口组件还包括AXI USER模块，所述AXI USER模块用于实现锁相环器件、ADC器件、JESD204X PHY模块和JESD204X SYNC模块的复位，以及锁相环器件的SYSREF同步流程触发。
CN202311582407.5A 2023-11-24 2023-11-24 一种基于soc的宽带adc采样率动态重构的设计方法 Pending CN117674849A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202311582407.5A CN117674849A (zh) 2023-11-24 2023-11-24 一种基于soc的宽带adc采样率动态重构的设计方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202311582407.5A CN117674849A (zh) 2023-11-24 2023-11-24 一种基于soc的宽带adc采样率动态重构的设计方法

Publications (1)

Publication Number Publication Date
CN117674849A true CN117674849A (zh) 2024-03-08

Family

ID=90076275

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202311582407.5A Pending CN117674849A (zh) 2023-11-24 2023-11-24 一种基于soc的宽带adc采样率动态重构的设计方法

Country Status (1)

Country Link
CN (1) CN117674849A (zh)

Similar Documents

Publication Publication Date Title
CN113467696B (zh) 多通道ad数据同步传输系统
Nanda et al. Universal asynchronous receiver and transmitter (uart)
US8184651B2 (en) PLD architecture optimized for 10G Ethernet physical layer solution
JP4588038B2 (ja) マスター基地局とリモート無線ユニットを接続するインターフェース装置
US20110170476A1 (en) Communication system using cables carrying ethernet signals
US20090252206A1 (en) Digital transceiver
CN104267638B (zh) 一种基于时钟管理器和fpga的串行/解串器时钟源
CN104063342A (zh) 基于jesd204协议的ip核
CN106790897A (zh) 用于毫米波无线通信的试验验证平台
EP2937999B1 (en) Clock frequency modulation method and clock frequency modulation apparatus
US11556488B2 (en) Single-pair to multi-pair ethernet converter
CN103138866B (zh) 一种时钟同步的sfp电口装置及系统
CN111475460A (zh) 基于NoC的高速数据采集系统与上位机通信接口控制器
CN114124278A (zh) 一种用于数字同时多波束发射的数字同步电路及方法
CN117674849A (zh) 一种基于soc的宽带adc采样率动态重构的设计方法
CN106209292B (zh) 一种利用过采样方法实现stm-1的sdh光接口的方法与装置
KR20010015027A (ko) 전송 시스템과, 수신기와, 전송기와, 데이터 스트로브형식의 트랜시버와 병렬시스템을 인터페이스하기 위한인터페이스 장치
US12085976B2 (en) Semiconductor die, electronic component, electronic apparatus and manufacturing method thereof
CN116701294A (zh) 基于jesd204b协议的多路高速dac同步转换电路
CN208046598U (zh) 一种用于多通道数字tr组件的接收通道信号处理系统
CN206441156U (zh) 一种基于jesd204b的高速dac
CN114064555A (zh) 一种多个fpga芯片间互联的集中控制方法及系统
Yuan et al. Design of JESD204B multi-channel data acquisition and playback system based on SoPC
Yang et al. Software defined radio hardware design on ZYNQ for signal processing system
CN114567927B (zh) 基于cpri的数据传输方法、装置、设备以及存储介质

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination