CN116701294A - 基于jesd204b协议的多路高速dac同步转换电路 - Google Patents

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Abstract

本发明涉及一种基于JESD204B协议的多路高速DAC同步转换电路，属于通信技术领域。该电路包括电源模块、时钟管理模块、FPGA主控单元和多片基于JESD204B协议的高速DAC芯片；时钟管理模块的主控单元CPLD配置的时钟芯片产生FPGA主控单元和多片DAC芯片所需的系统时钟、工作时钟、高速接口参考时钟、同步信号和对齐信号；FPGA主控单元作为JESD204B传输链路主控，多路数字基带信号由GTY串口输入FPGA主控单元，经处理后由JESD204B链路传输至DAC芯片，转换成模拟信号同步输出。本发明能实现多路高速DAC同步转换数据。

Description

基于JESD204B协议的多路高速DAC同步转换电路
技术领域
本发明属于通信技术领域，涉及一种基于JESD204B协议的多路高速DAC同步转换电路。
背景技术
目前高速DAC的转换速率达到GHz量级，每秒数据吞吐量高达上百Gbps，传统的CMOS和LVDS已经很难满足设计要求。单路LVDS接口理论传输速率不超过2Gbps，CMOS传输速率更低。如果采用多根数据线实现高速数据传输，走线复杂且占用电路板空间较大，不利于系统集成化。
JESD204B协议的单Lane速率最高可达12.5Gb/s，最多支持8个Lane，具备高速数据传输能力。并且具有数据接口所需电路板空间更少，建立与保持时序要求更低，以及转换器和逻辑器件的封装更小的优势。虽然JESD204B接口具有速度快、占用IO引脚少等诸多优点，但是在包含多片高速DAC的电路系统中，如何实现多路DAC同步转换输出依然面临困难，需要更为复杂的接口电路设计和专用的时钟电路。
发明内容
有鉴于此，本发明的目的在于提供一种基于JESD204B协议的多路高速DAC同步转换电路，可以实现多路高速DAC同步转换数据。
为达到上述目的，本发明提供如下技术方案：
一种基于JESD204B协议的多路高速DAC同步转换电路，包括电源模块、时钟管理模块、FPGA主控单元和N片基于JESD204B协议的高速DAC芯片；
所述时钟管理模块的主控单元CPLD配置的时钟芯片产生FPGA主控单元和多片DAC芯片所需的系统时钟、工作时钟、高速接口参考时钟、同步信号和对齐信号；所述FPGA主控单元作为JESD204B传输链路主控，N路数字基带信号由GTY串口输入FPGA主控单元，经处理后由JESD204B链路传输至DAC芯片，转换成模拟信号同步输出；
所述电源模块提供宽幅直流电输入，经过直流变换器(DCDC)、低压差线性稳压器(LDO)等产生FPGA主控单元、DAC芯片和时钟管理模块所需工作电压。
进一步，所述电源模块包括入口保护电路、初级BUCK转换电路、次级电源分配部分和电源监控及时序控制部分；
所述入口保护电路主要用于实现反接保护，过压过流保护和缓启动等；
所述初级BUCK转换电路用于适配电源宽幅输入电压，并转换为恒定的母线电压；
所述次级电源分配部分用于将母线电压转换为各器件所需的子电源；
所述电源监控及时序控制部分通过CPLD实现次级各路电源上电时序控制。
进一步，所述时钟管理模块的主控单元CPLD配置时钟芯片(HMC7044)，输出N路DAC芯片同步采样所需的多路时钟和信号；将多路DAC芯片的工作时钟DAC_CLK、参考时钟REF_CLK输出至时钟缓冲器(BUFFER)，对多路时钟信号进行同步，使N路工作时钟与N路参考时钟的相位一致。
进一步，N路DAC芯片工作时钟和N路参考时钟的布线长度均相等。
进一步，系统时钟(CLK_SYS)与FPGA主控单元相连，N路工作时钟DAC_CLK1～DAC_CLKN、参考时钟REF_CLK1～REF_CLKN、同步信号SYNC1～SYNCN、对齐信号SYSREF1～SYSREFN分别与N路DAC芯片DAC1～DACN的对应端口相连。
进一步，该同步转换电路在主控单元CPLD输出的上电顺序和时钟芯片(HMC7044)的同步信号(SYNC)控制下，通过N路SPI接口、GTY高速串行接口和JESD204B传输链路初始化信号控制N路DAC芯片DAC1～DACN进行数据转换。
进一步，所述JESD204B传输链路初始化信号为N路GTY高速串行接口的初始化信号，当N路链路初始化同步信号拉低时，N路DAC芯片DAC1～DACN与FPGA进行JESD204B高速串行接口的初始化，完成代码组同步和初始化通道排序；
初始化成功后N路JESD204B高速串行接口传输数据，DAC完成数据接收将数字信号转换成模拟信号输出。
进一步，DAC芯片的JESD204B传输链路建立过程包括配置DAC启动序列、配置JESD204B序列、等待同步和发送数据等步骤。
本发明的有益效果在于：本发明总体上稳定实现了多路高速DAC同步转换输出，在时钟供给方案没有采用本发明实例时，测得多路DAC绝大多数情况下不能同步输出。根本原因在于LMFC没有对齐，在每次重新上电启动后JESD204B链路的延迟参数是随机的，导致不同芯片间的延迟时不确定。本发明中齐信号组内布线等长，经过重复性测试，多路DAC转换输出的数据对齐，验证了多路同步转换电路的有效性。
本发明的其他优点、目标和特征在某种程度上将在随后的说明书中进行阐述，并且在某种程度上，基于对下文的考察研究对本领域技术人员而言将是显而易见的，或者可以从本发明的实践中得到教导。本发明的目标和其他优点可以通过下面的说明书来实现和获得。
附图说明
为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作优选的详细描述，其中：
图1为本发明的多路高速DAC同步转换输出电路示意图；
图2为本发明实施例的时钟管理模块的拓扑图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
其中，附图仅用于示例性说明，表示的仅是示意图，而非实物图，不能理解为对本发明的限制；为了更好地说明本发明的实施例，附图某些部件会有省略、放大或缩小，并不代表实际产品的尺寸；对本领域技术人员来说，附图中某些公知结构及其说明可能省略是可以理解的。
本发明实施例的附图中相同或相似的标号对应相同或相似的部件；在本发明的描述中，需要理解的是，若有术语“上”、“下”、“左”、“右”、“前”、“后”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此附图中描述位置关系的用语仅用于示例性说明，不能理解为对本发明的限制，对于本领域的普通技术人员而言，可以根据具体情况理解上述术语的具体含义。
请参阅图1～图2，本发明实例提供一种基于JESD204B协议的多路高速DAC同步转换电路，如图1所示，主要包括电源模块、时钟管理模块、FPGA主控单元和多片基于JESD204B协议的高速DAC芯片。
其中，电源模块设计包括四部分：入口保护电路、初级BUCK转换电路、次级电源分配部分和电源监控及时序控制部分。
具体的，入口保护电路主要为了适配实验室使用环境，提高可靠性，避免误操作导致板卡硬件毁坏。该部分提供防反接，缓启动，抗浪涌，过压过流保护功能，使用TPS2663芯片设计实现，通过控制外部NMOS管的栅极驱动，实现反接保护。
初级BUCK转换电路用于适应宽幅电压输入，将输入电压转换为9V恒定输出。使用TPS40170芯片实现，支持4.5～60V的输入电压范围，供次级电源使用。
次级电源分配部分共有8种不同的子电源，其中FPGA主控单元核电供应最关键，其设计供电能力达40A。为保证性能使用超低噪声、超低EMI的TPS543C20芯片实现，该芯片集成了MOS管，电流输出能力高达40A，在本实施例中有较高裕量。本实施例中1.2V电源使用较多的一路全局电源，且FPGA主控单元的GTY接口对该路电源性能指标要求也高。使用LMZ31710芯片实现，输出电流可达10A，内部集成了MOS管和电感，具有优秀的精度和纹波性能。
FPGA主控单元和DAC芯片对上电时序有要求，其上电时序是VCCint>1.8V AUX>VCCIO。本发明中使用前级电源的Power Good信号对下一级的电源模块使能信号进行控制。CPLD监控所有的子电源的Power Good，同时控制电源模块的ENABLE信号产生所需上电时序。
时钟管理模块设计如图2所示，采用外接参考时钟在板内生成DAC芯片工作时钟方案，需使用PLL(锁相环)进行频率转换。使用时钟芯片HMC7044实现，其内部有两级PLL，第一级用于参考时钟去抖动，外接VCXO(压控振荡器)通过环路滤波后得到高性能的时钟。第二级内部集成高频VCO(压控振荡器)，VCO输出直接作为DAC芯片的工作时钟，通过分频得到低速时钟给FPGA主控单元和其余器件。
时钟芯片(HMC7044)由外部晶振产生输入时钟，在CPLD配置下产生转换电路的系统时钟(SYS_CLK)、工作时钟(DAC_CLK)和参考时钟(REF_CLK)，JESD204B建链过程的同步信号(SYNC)和对齐信号(SYSREF)也同步产生。
时钟管理模块的主控单元CPLD配置时钟芯片(HMC7044)后，将多路DAC芯片的工作时钟、参考时钟输出至时钟BUFFER(缓冲器)，并通过差分线缆传输至电路中各器件对应端口。具体的，系统时钟CLK_SYS与FPGA主控单元相连，所述N路工作时钟DAC_CLK1～DAC_CLKN、参考时钟REF_CLK1～REF_CLKN、同步信号SYNC1～SYNCN、对齐信号SYSREF1～SYSREFN分别与DAC1～DACN的对应端口相连。
特别的，为确保多路DAC芯片能够同步转换输出，每路DAC芯片的工作时钟DAC_CLK1～DAC_CLKN、参考时钟REF_CLK1～REF_CLKN、对齐信号SYSREF1～SYSREFN的布线均需要组内等长，确保时钟信号的相位一致。
DAC芯片的工作时钟与参考时钟的相位一致，参考时钟频率是DAC芯片单LANE速率的1/40。同步信号SYNC为单电平信号，SYSREF为周期电平信号，利用Subclass 1模式实现确定性延时，最终实现多路DAC芯片同步转换数据。
具体的，在Subclass 1模式下，DAC芯片使用外部对齐信号SYSREF来同步Lane-Multiplexed Frame Clock(LMFC，信道多路帧时钟)信号，从而实现数据转换器之间的同步和确定性延迟。具体地说，当AD9164接收到SYSREF信号时，它会将其用作参考时钟，并根据该时钟来生成LMFC信号。由于所有数据转换器都使用相同的参考时钟和LMFC信号，因此它们之间的延迟是确定性的，并且可以在系统级别进行精确控制。
作为一种优选实施例，同步转换电路可以由4片型号为AD9164的DAC芯片、一片型号为XCUV095的FPGA以及一片型号为HMC7044的PLL芯片构成。
在实例中，时钟芯片(HMC7044)输出与JESD204B传输链路相关的时钟包括工作时钟DAC_CLK、参考时钟REF_CLK、同步信号SYNC和对齐信号SYSREF。
在本实施中，DAC_CLK为3.75GHz，参考时钟为单LANE速率的1/40，单LANE速率为12.5GHz，REF_CLK为312.5MHz。Subclass 1模式下对齐信号SYSREF为周期方波信号，频率为2MHz。
AD9164的JESD204B建链过程包括配置DAC启动序列、配置JESD204B序列、等待同步和发送数据等步骤。
具体的，首先配置DAC启动序列，在AD9164上电或复位后，需要运行DAC启动序列来加载出厂校准系数并配置一些优化DAC和DAC时钟DLL性能的参数。完成DAC启动序列后，配置SERDES块并启动链路，等待数据转换器和接收器之间的同步。确保所有控制线(如K、F等)与LMFC信号同步，并且每个差分对的相位正确。实现数据转换器和接收器之间的同步，并确保数据传输的准确性和可靠性。传输的数字信号经过缓存、数字处理和转换后，通过差分输出端口提供给外部电路。
最后说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本技术方案的宗旨和范围，其均应涵盖在本发明的权利要求范围当中。

Claims (9)

1.一种基于JESD204B协议的多路高速DAC同步转换电路，其特征在于，该电路包括电源模块、时钟管理模块、FPGA主控单元和N片基于JESD204B协议的高速DAC芯片；
所述时钟管理模块的主控单元CPLD配置的时钟芯片产生FPGA主控单元和多片DAC芯片所需的系统时钟、工作时钟、高速接口参考时钟、同步信号和对齐信号；所述FPGA主控单元作为JESD204B传输链路主控，N路数字基带信号由GTY串口输入FPGA主控单元，经处理后由JESD204B链路传输至DAC芯片，转换成模拟信号同步输出；
所述电源模块为FPGA主控单元、DAC芯片和时钟管理模块提供所需工作电压。
2.根据权利要求1所述的多路高速DAC同步转换电路，其特征在于，所述电源模块包括入口保护电路、初级BUCK转换电路、次级电源分配部分和电源监控及时序控制部分；
所述入口保护电路用于实现反接保护，过压过流保护和缓启动；
所述初级BUCK转换电路用于适配电源宽幅输入电压，并转换为恒定的母线电压；
所述次级电源分配部分用于将母线电压转换为各器件所需的子电源；
所述电源监控及时序控制部分通过CPLD实现次级各路电源上电时序控制。
3.根据权利要求1所述的多路高速DAC同步转换电路，其特征在于，所述时钟管理模块的主控单元CPLD配置时钟芯片，输出N路DAC芯片同步采样所需的多路时钟和信号；将多路DAC芯片的工作时钟、参考时钟输出至时钟缓冲器，对多路时钟信号进行同步，使N路工作时钟与N路参考时钟的相位一致。
4.根据权利要求3所述的多路高速DAC同步转换电路，其特征在于，N路DAC芯片工作时钟和N路参考时钟的布线长度均相等。
5.根据权利要求1所述的多路高速DAC同步转换电路，其特征在于，系统时钟与FPGA主控单元相连，N路工作时钟DAC_CLK1～DAC_CLKN、参考时钟REF_CLK1～REF_CLKN、同步信号SYNC1～SYNCN、对齐信号SYSREF1～SYSREFN分别与N路DAC芯片DAC1～DACN的对应端口相连。
6.根据权利要求1所述的多路高速DAC同步转换电路，其特征在于，该同步转换电路在主控单元CPLD输出的上电顺序和时钟芯片的同步信号控制下，通过N路SPI接口、GTY高速串行接口和JESD204B传输链路初始化信号控制N路DAC芯片DAC1～DACN进行数据转换。
7.根据权利要求6所述的多路高速DAC同步转换电路，其特征在于，所述JESD204B传输链路初始化信号为N路GTY高速串行接口的初始化信号，当N路链路初始化同步信号拉低时，N路DAC芯片DAC1～DACN与FPGA进行JESD204B高速串行接口的初始化，完成代码组同步和初始化通道排序；
初始化成功后N路JESD204B高速串行接口传输数据，DAC完成数据接收将数字信号转换成模拟信号输出。
8.根据权利要求7所述的多路高速DAC同步转换电路，其特征在于，DAC芯片的JESD204B传输链路建立过程包括配置DAC启动序列、配置JESD204B序列、等待同步和发送数据。
9.根据权利要求1所述的多路高速DAC同步转换电路，其特征在于，所述电源模块提供宽幅直流电输入，经过直流变换器、低压差线性稳压器产生FPGA主控单元、DAC芯片和时钟管理模块所需工作电压。
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