CN117194132B - 一种jesd204b建链可靠性压力测试方法及系统 - Google Patents

Abstract

本发明公开一种JESD204B建链可靠性压力测试方法及系统，涉及ADC芯片测试技术领域，解决了JESD204B掉链故障复现难，测试成本高的技术问题。该测试方法包括以下步骤：配置被测ADC芯片的寄存器状态，进行JESD204B建链；上位机控制电源进行上下电操作；FPGA平台监测上电时的JESD204B建链状态，判断是否出现JESD204B建链失败或JESD204B建链后掉链；FPGA平台反馈电平信号到建链测试I/O口，示波器监测建链测试I/O口；上位机读取示波器，判断是否有触发信号产生。本发明通过上位机自动控制电源启动，实现待测ADC芯片上电及下电，JESD204B掉链测试的自动化程度高。

Description

一种JESD204B建链可靠性压力测试方法及系统

技术领域

本发明涉及ADC芯片测试技术领域，尤其涉及一种JESD204B建链可靠性压力测试方法及系统。

背景技术

目前高速高精度ADC（analog-digital conversion，模数转换器）的采样率已经可以做到500MSPS~3GSPS，精度在14bit，为了满足ADC极高的吞吐率要求，输出接口一般采用JESD204B/204C接口。

相对于传统的LVDS（Low-Voltage Differential Signaling，低电压差分信号）接口，JESD204B接口可以在单根（差分）数据线上传输15Gbps的数据（JESD204C接口一对差分线最高传输速率甚至可以达到32Gbps），传统LVDS接口一对差分线最高只能传输1.25Gbps，传输速率提高了10倍以上。另外，基于CDR（Clock Data Recovery，时钟数据恢复）技术，接收端可以直接从数据中恢复时钟，而采用LVDS接口则需要单独的bit位时钟，为了界定采样点边界，还需要单独的帧时钟。针对1GSPS/14bit的ADC，若采用LVDS接口，需要总计16对差分线（为了保证时序，PCB layout的时候还要保证16对线等长），若采用JESD204B接口，则只需要两对差分线即可（为了线路的直流平衡，204B的线路采用了8B/10B变换，引入了冗余，此时每对差分线路速率为10Gbps），大大减少了芯片封装所需要的引脚，也简化了PCB布线的面积及难度。

为了保证数据高速传输的可靠性，JESD204B接口的协议相对LVDS接口也复杂了很多。收发两端在进行数据传输之前要先经过码组同步（Code Group Synchronization，CGS）、序列对齐（Initial Lane Alignment Sequence，ILAS）等阶段后才开始数据传输。由于线路传输速率非常高，且协议也相对复杂，同时大量公司的产品都采用了JESD204B接口做为芯片互联的方案。在基于JESD204B接口的高速高精度ADC测试中，会突然出现JESD204B掉链的情况。因为出现的概率非常低，导致这种现象复现困难，极难捕捉。但是为了验证产品的稳定性，找出JESD204B接口设计中的缺陷，则需要复现掉链的现象，并可以实时停止在掉链状态下，读取204B链路的调试数据来分析。现有技术中，为了复现掉链场景，一般由测试工程师采用手动上下电，然后配置ADC寄存器，再启动FPGA里面的ILA（Integrated LogicAnalyzer，集成逻辑分析仪）来观察建链状态，掉链故障复现难，进行测试的时间成本高。

在实现本发明过程中，发明人发现现有技术中至少存在如下问题：

JESD204B掉链故障复现难，进行测试的时间成本高，从而难以快速找出设计缺陷，容易影响ADC产品的可靠性。

发明内容

本发明的目的在于提供一种JESD204B建链可靠性压力测试方法及系统，以解决现有技术中存在的JESD204B掉链故障复现难，进行测试的时间成本高，从而难以快速找出设计缺陷，容易影响ADC产品的可靠性的技术问题。本发明提供的诸多技术方案中的优选技术方案所能产生的诸多技术效果详见下文阐述。

为实现上述目的，本发明提供了以下技术方案：

本发明提供的一种JESD204B建链可靠性压力测试方法，包括以下步骤：S100：在ADC模拟板上安装被测ADC芯片，将模拟板与FPGA平台电连接，电源为所述ADC模拟板、FPGA平台供电，时钟源为所述ADC模拟板、FPGA平台提供采样时钟，模拟信号发生器为所述被测ADC芯片输入信号源；S200：配置所述被测ADC芯片的寄存器状态，进行JESD204B建链；S300：上位机控制所述电源每隔设定时间进行上下电操作；S400：所述FPGA平台监测所述ADC模拟板上电时的JESD204B建链状态，判断是否出现JESD204B建链失败或JESD204B建链后掉链，若是，执行S500，否则执行S300；S500：所述FPGA平台反馈一个电平信号到建链测试I/O口，示波器监测所述建链测试I/O口；S600：上位机实时读取示波器的触发寄存器状态，判断是否有所述电平信号对应的触发信号产生，如是，执行S700，否则执行S300；S700：所述上位机控制电源停止上电操作；所述S300步骤中，所述设定时间为3S，上电时间、下电时间均为1.5S。

优选的，所述S700步骤中，停止上下电操作后，所述上位机还显示掉链出现的时间，以及测试开始后的上下电次数。

优选的，所述S700步骤之后还包括S800：通过所述FPGA平台的逻辑分析仪获取JESD204B的底层链路数据。

优选的，所述底层链路数据包括gt0_rxdata、gt0_rxcharisk、gt0_rxdisperr中的任意一种或多种。

优选的，所述S500步骤中，所述电平信号为高电平信号。

优选的，所述模拟信号发生器的型号为SMA100B，所述信号源为500MHz正弦波或方波信号。

一种JESD204B建链可靠性压力测试系统，用于运行以上任一项所述的一种JESD204B建链可靠性压力测试方法，包括电源、上位机、FPGA平台、ADC模拟板、时钟源、模拟信号发生器和示波器；所述FPGA平台、ADC模拟板通过FMC协议进行数据传输；所述时钟源为所述ADC模拟板、FPGA平台提供采样时钟；所述模拟信号发生器为所述ADC模拟板输入信号源；所述电源为所述FPGA平台、ADC模拟板供电；所述示波器与所述FPGA平台连接；所述上位机与所述FPGA平台、示波器连接；

S100：在ADC模拟板上安装被测ADC芯片，将模拟板与FPGA平台电连接，电源为所述ADC模拟板、FPGA平台供电，时钟源为所述ADC模拟板、FPGA平台提供采样时钟，模拟信号发生器为所述被测ADC芯片输入信号源；S200：配置所述被测ADC芯片的寄存器状态，进行JESD204B建链；S300：上位机控制所述电源每隔设定时间进行上下电操作；S400：所述FPGA平台监测所述ADC模拟板上电时的JESD204B建链状态，判断是否出现JESD204B建链失败或JESD204B建链后掉链，若是，执行S500，否则执行S300；S500：所述FPGA平台反馈一个电平信号到建链测试I/O口，示波器监测所述建链测试I/O口；S600：上位机实时读取示波器的触发寄存器状态，判断是否有所述电平信号对应的触发信号产生，如是，执行S700，否则执行S300；S700：所述上位机控制电源停止上电操作；所述S300步骤中，所述设定时间为3S，上电时间、下电时间均为1.5S。

优选的，所述FPGA平台采用Virtex-7芯片。

优选的，所述示波器的型号为普源DHO4808，所述电源的型号为同惠TH6413。

实施本发明上述技术方案中的一个技术方案，具有如下优点或有益效果：

本发明对待测试的高速高精度ADC芯片实现了JESD204B链路稳定性的高可靠验证，通过上位机自动控制电源启动，实现对待测ADC芯片的上电及下电，并对FPGA平台进行自动控制，整个测试过程的自动化程度高，极大节省了工程师的时间投入，大幅降低测试设备投入，节约了成本。同时，在出现掉链故障时，直接对状态进行保存，从而便于快速找出设计的缺陷，进一步确保ADC产品的可靠性。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单的介绍，显而易见，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图，附图中：

图1是本发明实施例一中的JESD204B建链可靠性压力测试方法的流程图；

图2是本发明实施例二中的一种JESD204B建链可靠性压力测试系统的示意图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，下文将要描述的各种示例性实施例将要参考相应的附图，这些附图构成了示例性实施例的一部分，其中描述了实现本发明可能采用的各种示例性实施例。除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本公开相一致的所有实施方式。应明白，它们仅是与如所附权利要求书中所详述的、本发明公开的一些方面相一致的流程、方法和装置等的例子，还可使用其他的实施例，或者对本文列举的实施例进行结构和功能上的修改，而不会脱离本发明的范围和实质。

在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”等指示的是基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的元件必须具有的特定的方位、以特定的方位构造和操作。术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。术语“多个”的含义是两个或两个以上。术语“相连”、“连接”应做广义理解，例如，可以是固定连接、可拆卸连接、一体连接、机械连接、电连接、通信连接、直接相连、通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。术语“和/或”包括一个或多个相关的所列项目的任意的和所有的组合。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

为了说明本发明所述的技术方案，下面通过具体实施例来进行说明，仅示出了与本发明实施例相关的部分。

实施例一：如图1所示，本发明提供了一种JESD204B建链可靠性压力测试方法，包括以下步骤。S100：在ADC模拟板上安装被测ADC芯片，将模拟板与FPGA平台电连接，从而被测ADC芯片、FPGA平台之间实现了电连接，从而相互可以进行数据传输以进行测试。电源为ADC模拟板、FPGA平台供电，时钟源为ADC模拟板、FPGA平台提供采样时钟，模拟信号发生器为被测ADC芯片输入信号源，通过供电、提供采样时钟和输入信号源，从而可确保测试的正常进行。S200：配置被测ADC芯片的寄存器状态，进行JESD204B建链，JESD204B的数据链路层通过链路建立过程同步JESD204B链路，链路建立包括代码组同步、初始通道对齐序列、用户数据三个阶段，通过现有技术进行被测ADC芯片的寄存器状态配置，链路建立是ADC正常工作的必须阶段，FPGA平台可通过建链标志link_up信号进行建链监测。S300：上位机控制电源每隔设定时间进行上下电操作，控制电源循环开启关闭的具体操作可通过现有技术实现，FPGA平台可通过上电标志power_up信号进行上电监测。S400：FPGA平台监测ADC模拟板上电时的JESD204B建链状态，判断是否出现JESD204B建链失败或JESD204B建链后掉链（如果FPGA平台识别到link_up下降沿，那么输出一个掉链状态标志sign_monitor_err，该标志位引到FPGA管脚），若是，执行S500，否则执行S300。S500：FPGA平台反馈一个电平信号到建链测试I/O口，建链测试I/O口为FPGA平台中FPGA芯片的一个IO管脚，不同的芯片可进行不同的选择设置，示波器监测建链测试I/O口，即示波器与FPGA平台之间可进行数据传输，从而示波器对建链测试I/O口的电平信号进行监测。S600：上位机实时读取示波器的触发寄存器状态，判断是否有电平信号对应的触发信号产生，当建链测试I/O口的电平信号发生变化时，示波器的触发信号也会同步发生变化，如是，执行S700，否则执行S300。S700：上位机控制电源停止上下电操作，即停止测试，从而保留了JESD204B建链失败或JESD204B建链后掉链的现场，便于进行故障排查分析。本发明对待测试的高速高精度ADC芯片实现了JESD204B链路稳定性的高可靠验证，通过上位机自动控制电源启动，实现对待测ADC芯片的上电及下电，并对FPGA平台进行自动控制，整个测试过程的自动化程度高，不需要工程师全程跟踪，只需要定期查看上位机状态即可，极大节省了工程师的时间投入，大幅降低测试设备投入，节约了成本。同时，在出现掉链故障时，平台会保持在当前状态，从而便于快速找出设计的缺陷，进一步提高ADC产品的可靠性。

作为可选的实施方式，S700步骤中，停止上下电操作后，上位机还显示掉链出现的时间，以及测试开始后的上下电次数，从而可更好分析JESD204B建链失败或掉链原因。

具体而言，通过以下verilog代码锁存具体的掉链时间从而上位机可显示掉链出现的时间：

always @(posedge sys_clk or negedge rst_n)

begin

if (rst_n == 1'b0)

dly_cnt_lock[0*16 +:16] <= #U_DLY 16'b0;

else if(monitor_busy==1'b1 && sign_monitor==1'b1 && sign_monitor_err==1'b0)

dly_cnt_lock[0*16 +:16] <= #U_DLY dly_us_cnt;

else

;

end

always @(posedge sys_clk or negedge rst_n)

begin

if (rst_n == 1'b0)

dly_cnt_lock[0*16 +:16] <= #U_DLY 16'b0;

else if(monitor_busy==1'b1 && sign_monitor==1'b1 && sign_monitor_err==1'b0)

dly_cnt_lock[0*16 +:16] <= #U_DLY dly_us_cnt;

else

;

end

其中，rst_n为复位信号，dly_cnt_lock[0*16 +:16]为时间，#U_DLY dly_us_cnt为当前时间，monitor_busy==1'b1 && sign_monitor==1'b1 && sign_monitor_err==1'b0表示示波器信号处于工作状态，为高电平信号，且未出现显示错误。

作为可选的实施方式，S700步骤之后还包括S800：通过FPGA平台的逻辑分析仪上获取JESD204B的底层链路数据，出现掉链后，分析这些底层链路数据，即可定位建链失败、掉链的具体原因，便于更准确验证被测ADC芯片的JESD204B建链稳定性。为方便用户进行调试，FPGA通常会内置信号观察逻辑，即逻辑分析仪，Altera提供GignalTap，xilinx提供ChipScope，还有第三方调试工具Synopsys、Identify等。这类工具以预先设定的时钟速率实时采样FPGA的内部信号或者引脚状态，并存储于FPGA的内部RAM中，然后通过统一的ELA（Embedded Logic Analyzer，嵌入式逻辑分析仪）进行数据分析和管理。当预设的触发条件满足后，ELA通过JTAG将存储在片内RAM中的数据缓存数据传输至上位机上，当上位机获得JTAG回传数据后，通过本地计算将对应的逻辑分析结果展现出来，从而可定位掉链的具体原因。底层链路数据包括gt0_rxdata、gt0_rxcharisk、gt0_rxdisperr中的任意一种或多种。

作为可选的实施方式，S300步骤中，设定时间为3S，上电时间、下电时间均为1.5S。设定时间为3S既便于快速进行测试，上电时间、下电时间相同也更便于操作，也便于出现JESD204B建链失败或JESD204B建链后掉链时上位机及时控制电源停止上电操作。当然，也可以根据需要设定为其他时间，如4S、2S等，此处不再赘述，且优选上电时间、下电时间相同。从第一次建链开始计时，1.5s内，如果发生掉链则上报状态指示，具体实现代码为：

always @(posedge sys_clk or negedge jesd204_glb_rst_n)

begin

if (jesd204_glb_rst_n == 1'b0)

dly_cnt <= #U_DLY {16{1'b0}};

else if(dly_cnt >= TIME_LEVEL)

dly_cnt <= #U_DLY {16{1'b0}};

else if(sign_en_rising == 1'b1 && monitor_busy==1'b0)

dly_cnt <= #U_DLY 32'd1;

else if(dly_cnt >= 1'b1 && dly_cnt < TIME_LEVEL && baud_en_1ms ==1'b1)

dly_cnt <= #U_DLY dly_cnt + 1;

else

;

end

其中，jesd204_glb_rst_n 为复位信号，TIME_LEVEL为上下电间隔时间，取值1500ms。

然后，并判断这1s内的监视时间里，有没有掉链，如果有，输出一个状态给示波器，代码如下：

always @(posedge sys_clk or negedge jesd204_glb_rst_n)

begin

if (jesd204_glb_rst_n == 1'b0)

sign_monitor <= #U_DLY 1'b0;

else if(monitor_busy==1'b1 && sign_down_cnt >=ERR_LEVEL)

sign_monitor <= #U_DLY 1'b1;

else if(monitor_busy==1'b1 && dly_cnt==TIME_LEVEL && sign_down_cnt < ERR_LEVEL)

sign_monitor <= #U_DLY 1'b0;

else

;

end

其中，sign_monitor为示波器，TIME_LEVEL为1500ms，ERR_LEVEL表示上升沿或下升沿脉冲持续时间，可设置为20ms。

作为可选的实施方式，S500步骤中，电平信号为高电平信号，从而示波器出现上升时即能够实现触发，示波器波形出现上升时即表明出现了JESD204B建链失败或JESD204B建链后掉链，操作更为方便。

具体而言，通过以下verilog代码获取上升沿高脉冲即监视高电平信号：

always @(posedge sys_clk or negedge rst_n)

begin

if (rst_n == 1'b0)

sign_en_rising <= #U_DLY {1{1'b0}};

else if(sign_up_3dly == 1'b0 && sign_up_2dly == 1'b1)

sign_en_rising <= #U_DLY 1'd1;

else

sign_en_rising <= #U_DLY {1{1'b0}};

end

通过以下verilog代码获取下降沿低脉冲：

always @(posedge sys_clk or negedge rst_n)

begin

if (rst_n == 1'b0)

sign_en_falling <= #U_DLY {1{1'b0}};

else if(sign_up_3dly == 1'b1 && sign_up_2dly == 1'b0)

sign_en_falling <= #U_DLY 1'd1;

else

sign_en_falling <= #U_DLY {1{1'b0}};

end

作为可选的实施方式，测试方法还对掉链的次数进行监视，从而达到更好的测试效果，从第一次建链开始，如果发生掉链，则掉链计数加1，具体实现代码如下：

always @(posedge sys_clk or negedge jesd204_glb_rst_n)

begin

if (jesd204_glb_rst_n == 1'b0)

sign_down_cnt <= #U_DLY {8{1'b0}};

else if(monitor_busy==1'b0)

sign_down_cnt <= #U_DLY {8{1'b0}};

else if(sign_en_falling == 1'b1)

sign_down_cnt <= #U_DLY sign_down_cnt + 1;

else

;

End

其中，sign_en_falling表示出现了掉链，sign_down_cnt则表示对掉链的计数。

作为可选的实施方式，模拟信号发生器的型号为SMA100B，信号源为500MHz正弦波或方波信号。SMA100B为罗德施瓦茨公司的产品，频率选项从9 kHz到3 GHz/6 GHz，便于输出500MHz正弦波或方波信号，从而测试更为方便。

实施例仅是一个特例，并不表明本发明就这样一种实现方式。

实施例二：一种JESD204B建链可靠性压力测试系统，用于运行实施例一中的一种JESD204B建链可靠性压力测试方法，如图2所示，包括电源、上位机、FPGA平台、ADC模拟板、时钟源和示波器。FPGA平台、ADC模拟板通过FMC协议进行数据传输，从而可支持JESD204B建链。时钟源为ADC模拟板、FPGA平台提供采样时钟，确保整个系统的正常工作。模拟信号发生器为ADC模拟板输入信号源，即与ADC模拟板上安装被测ADC芯片电连接，从而可实现对被测ADC芯片测试。电源为FPGA平台、ADC模拟板供电；示波器与FPGA平台连接；上位机与电源、FPGA平台、示波器连接，通过上位机便于配置电源的通断、FPGA平台的建链测试I/O口、以及示波器的触发状态。本发明对待测试的高速高精度ADC芯片实现了JESD204B链路稳定性的高可靠验证，通过上位机自动控制电源启动，实现对待测ADC芯片的上电及下电，并对FPGA平台进行自动控制，整个测试过程的自动化程度高，极大节省了工程师的时间投入，大幅降低测试设备投入，节约了成本。同时，在出现掉链故障时，便于对状态进行保存，从而便于快速找出设计的缺陷，进一步确保ADC产品的可靠性。

作为可选的实施方式，FPGA平台采用Virtex-7芯片，Virtex-7为赛灵思的FPGA芯片，可支持一个FMC-HPC连接器，十对JESD204B的差分线，每对差分线路速率最高支持到13Gbps，两个DDR3-1866 DIMM以及一个USB2.0接口，能够有效满足本发明的测试需要。同时，芯片可使用Chipscope在线调试软件，Chipscope本身是一个逻辑分析仪，可用于在上板测试过程中采集并观察芯片内部信号，以便于调试。

作为可选的实施方式，示波器的型号为普源DHO4808，电源的型号为同惠TH6413。两种型号的示波器、电源获取方便，从而便于进行本发明的测试和降低测试成本。

以上仅为本发明的较佳实施例而已，本领域技术人员知悉，在不脱离本发明的精神和范围的情况下，可以对这些特征和实施例进行各种改变或等同替换。另外，在本发明的教导下，可以对这些特征和实施例进行修改以适应具体的情况及材料而不会脱离本发明的精神和范围。因此，本发明不受此处所公开的具体实施例的限制，所有落入本申请的权利要求范围内的实施例都属于本发明的保护范围。

Claims (9)

1.一种JESD204B建链可靠性压力测试方法，其特征在于，包括以下步骤：

S100：在ADC模拟板上安装被测ADC芯片，将模拟板与FPGA平台电连接，电源为所述ADC模拟板、FPGA平台供电，时钟源为所述ADC模拟板、FPGA平台提供采样时钟，模拟信号发生器为所述被测ADC芯片输入信号源；

S200：配置所述被测ADC芯片的寄存器状态，进行JESD204B建链；

S300：上位机控制所述电源每隔设定时间进行上下电操作；

S400：所述FPGA平台监测所述ADC模拟板上电时的JESD204B建链状态，判断是否出现JESD204B建链失败或JESD204B建链后掉链，若是，执行S500，否则执行S300；

S500：所述FPGA平台反馈一个电平信号到建链测试I/O口，示波器监测所述建链测试I/O口；

S600：上位机实时读取示波器的触发寄存器状态，判断是否有所述电平信号对应的触发信号产生，如是，执行S700，否则执行S300；

S700：所述上位机控制电源停止上电操作；

所述S300步骤中，所述设定时间为3S，上电时间、下电时间均为1.5S。

2.根据权利要求1所述的一种JESD204B建链可靠性压力测试方法，其特征在于，所述S700步骤中，停止上下电操作后，所述上位机还显示掉链出现的时间，以及测试开始后的上下电次数。

3.根据权利要求2所述的一种JESD204B建链可靠性压力测试方法，其特征在于，所述S700步骤之后还包括S800：通过所述FPGA平台的逻辑分析仪获取JESD204B的底层链路数据。

4.根据权利要求3所述的一种JESD204B建链可靠性压力测试方法，其特征在于，所述底层链路数据包括gt0_rxdata、gt0_rxcharisk、gt0_rxdisperr中的任意一种或多种。

5.根据权利要求1所述的一种JESD204B建链可靠性压力测试方法，其特征在于，所述S500步骤中，所述电平信号为高电平信号。

6.根据权利要求1所述的一种JESD204B建链可靠性压力测试方法，其特征在于，所述模拟信号发生器的型号为SMA100B，所述信号源为500MHz正弦波或方波信号。

7.一种JESD204B建链可靠性压力测试系统，其特征在于，用于运行权利要求1-6中任一项所述的一种JESD204B建链可靠性压力测试方法，包括电源、上位机、FPGA平台、ADC模拟板、时钟源、模拟信号发生器和示波器；所述FPGA平台、ADC模拟板通过FMC协议进行数据传输；所述时钟源为所述ADC模拟板、FPGA平台提供采样时钟；所述模拟信号发生器为所述ADC模拟板输入信号源；所述电源为所述FPGA平台、ADC模拟板供电；所述示波器与所述FPGA平台连接；所述上位机与所述电源、FPGA平台、示波器连接。

8.根据权利要求7所述的一种JESD204B建链可靠性压力测试系统，其特征在于，所述FPGA平台采用Virtex-7芯片。

9.根据权利要求7所述的一种JESD204B建链可靠性压力测试系统，其特征在于，所述示波器的型号为普源DHO4808，所述电源的型号为同惠TH6413。