CN116527024B - 一种基于宽带RFSoC芯片的时钟电路 - Google Patents

一种基于宽带RFSoC芯片的时钟电路 Download PDF

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Abstract

一种基于宽带RFSoC芯片的时钟电路，选择高速差分时钟或低速差分时钟、低速单端时钟倍频产生的高速信号，选择低速差分控制信号或单端控制信号，在低速、高速两个阶段，用D触发器将时钟信号和控制信号同步，经延迟电路和相位检测电路调整相位，输出七路时钟信号和三路控制信号，既可以和其它芯片同步工作，也可以多电路级联。

Description

一种基于宽带RFSoC芯片的时钟电路
技术领域
本发明属于集成电路技术领域，具体涉及一种时钟电路技术。
背景技术
在多通道高速相控阵系统中，数字收发单元是数字阵列控制系统的核心单元，传统的多通道数字收发单元采用分立的时钟芯片、ADC芯片、DAC芯片和FPGA芯片。宽带RFSoC芯片使数字收发单元的体积更小，功耗更低，具备更好的灵活性。传统的数字收发单元中，时钟产生电路由专门的时钟芯片组成。宽带RFSoC芯片采用片外的时钟芯片，如图1所示，存在两方面的不足。高速时钟信号的片间传输对高速信号的板级布线提出了极高的要求，增加了系统的复杂度。片外的时钟信号产生电路不集成同步检测器，无法检测同步信号的相位。
发明内容
本发明为了解决现有技术存在的问题，提出了一种基于宽带RFSoC芯片的时钟电路，为了实现上述目的，本发明采用了以下技术方案。
从外部时钟信号源选择一对高速差分时钟信号clkip_hs和clkin_hs，输入差分放大电路Amp1，将一对高速差分信号转换为一个高速单端信号。差分传输是一种信号传输技术，区别于传统的一根信号线、一根地线的单端信号，差分传输由两根线传输一对差分信号，这对信号的振幅相等、相位相反。
从外部时钟信号源选择一对低速差分时钟信号clkip_ls和clkin_ls，输入差分放大电路Amp2，将一对低速差分信号转换为一个低速单端信号，输入锁相环PLL，将低速时钟倍频至高速时钟。
差分放大电路Amp1的输出端和锁相环PLL的输出端连接2选1电路MUX1的两个输入端，选择高速时钟信号或低速时钟信号倍频后的高速信号。低速信号的抗干扰性优于高速信号，对于没有高速信号或性能要求高的应用场合，增加了时钟配置的灵活性。
2选1电路MUX1的输出端连接分频电路DIV的输入端，将输入信号的频率调整为整数N分之一，输出七路信号，分别是高速ADC工作采样时钟信号clk_adc、高速DAC工作采样时钟信号clk_dac、高速数字电路工作采样时钟信号clk_dig、高速接收端参考工作时钟信号clk_rx_serdes、高速发送端参考工作时钟信号clk_tx_serdes、微处理单元工作时钟信号clk_mcu、数字链路工作四分频时钟信号clk_adc_div4，每一路信号根据使用需求，分别调整为输入信号频率的1/n，n=1,2…N。
从外部控制信号源选择一对低速差分控制信号sysrefp和sysrefn，输入差分放大接收电路LVDS Reciver，将一对低速差分控制信号转换为一个低速单端信号，输入D触发器DFF2的信号端，差分放大电路Amp1的输出端和锁相环PLL的输出端分别耦合出第二路，连接2选1电路MUX3的两个输入端，2选1电路MUX3的输出端连接D触发器DFF2的时钟端，使高速时钟和控制信号同步。当时钟信号到达D触发器，如果时钟端为上升沿，则输出信号端的数据，直到下一个信号边沿到来，否则不改变输出状态。
D触发器DFF2的输出端连接与门AND的一个输入端，D触发器DFF2的输出端耦合出第二路，经过N-shot电路连接与门AND的另一个输入端，N-shot电路将连续脉冲信号转换为M个有限脉冲的使能信号，与门AND的输出端连接分频电路DIV的控制端，控制分频电路DIV的复位输出，使分频电路的七路输出同步。
差分放大接收电路LVDS Reciver的输出端和D触发器DFF2的输入端之间加装2选1电路MUX4，差分放大接收电路LVDS Reciver的输出端耦合出第二路，连接D触发器DFF1的信号端，锁相环PLL的输入端耦合出第二路，连接D触发器DFF1的时钟端，使低速时钟和控制信号同步。D触发器DFF1的输出端连接2选1电路MUX4的另一个输入端，选择低速控制信号或低速时钟同步后的信号。
2选1电路MUX4的输出端和D触发器DFF2的信号端之间加装延迟电路delaychain1，D触发器DFF2的信号端和时钟端分别耦合出第二路，输入同步检测电路Sysrefdet1，将结果反馈至延迟电路Delay chain，调整控制信号的延时，使同步控制达到要求。
同步检测电路Sysrefdet比较两路输入信号的相位，计算控制信号的下降沿到时钟信号上升沿的间隔时间在一个时钟周期时间的占比，获取控制信号的相位值。延迟电路Delay chain由若干个延迟buffer组成，在皮秒级调整输入信号的延时，避免控制信号的下降沿和时钟信号上升沿过于接近导致的相位检测异常。
D触发器DFF2的输出端耦合出三路，第二路经过延迟电路delay chain2，输出多通道adc同步控制信号sysrefin_ad，第三路经过延迟电路delay chain3，输出多通道dac同步控制信号sysrefin_da，第四路经过延迟电路delay chain4，输出数字链路同步控制信号sysrefin_dig。
高速ADC工作采样时钟信号clk_adc和多通道adc同步控制信号sysrefin_ad分别耦合出第二路，输入同步检测电路Sysrefdet2，计算控制信号sysrefin_ad下降沿到时钟信号clk_adc上升沿的间隔时间在一个时钟周期时间的占比，获取控制信号sysrefin_ad的相位值，反馈至延迟电路delay chain2，在皮秒级调整控制信号sysrefin_ad的延时。
高速DAC工作采样时钟信号clk_dac和多通道dac同步控制信号sysrefin_da分别耦合出第二路，输入同步检测电路Sysrefdet3，计算控制信号sysrefin_da下降沿到时钟信号clk_dac上升沿的间隔时间在一个时钟周期时间的占比，获取控制信号sysrefin_da的相位值，反馈至延迟电路delay chain3，在皮秒级调整控制信号sysrefin_da的延时。
高速数字链路工作采样时钟信号clk_dig和输出数字链路同步控制信号sysrefin_dig分别耦合出第二路，输入同步检测电路Sysrefdet4，计算控制信号sysrefin_dig下降沿到时钟信号clk_dig上升沿的间隔时间在一个时钟周期时间的占比，获取控制信号sysrefin_dig的相位值，反馈至延迟电路delay chain2，在皮秒级调整控制信号sysrefin_dig的延时。
差分放大接收电路LVDS Reciver的第二路和D触发器DFF1的信号端之间加装2选1电路MUX5，从其它芯片采样信号源选择单端控制信号sysref_dig，输入2选1电路MUX5的另一个输入端，2选1电路MUX5的输出端连接D触发器DFF1的信号端，使低速时钟和外部控制信号或其它芯片控制信号同步。
差分放大接收电路LVDS Reciver的输出端耦合出第三路，连接差分放大驱动电路LVDS Driver的输入端，差分放大驱动电路LVDS Driver输出一对低速差分同步信号syscop和syncon，用于其它电路级联同步。
差分放大电路Amp2的输出端和锁相环PLL的输入端之间加装2选1电路MUX2，从外部时钟源选择低速单端时钟信号clkip_ls_hv，时钟频率和低速差分时钟信号的频率相同，输入2选1电路MUX2的另一个输入端。单端信号相对于差分信号而言，有一个参考端和一个信号端构成，参考端一般为地端，对于没有差分信号的应用场合，提供了备用方案。
本发明的有益效果：相比于传统数字阵列控制系统的时钟方案，降低了复杂度，在片上实现多通道的同步，支持同步信号的相位检测。
附图说明
图1是传统电路结构图，图2是电路工作原理图。
具体实施方式
以下结合附图，以高速时钟2.4G、低速时钟80-120M为例，对本发明的技术方案做具体的说明，电路结构和工作原理如图2所示。
高速差分时钟信号clkip_hs和clkin_hs经差分放大电路Amp1输出2.4G高速时钟信号，分成两路，分别输入2选1电路MUX1和MUX3。
为了提高兼容性，灵活配置信号源，对于没有高速信号的应用场合，选择低速差分时钟信号clkip_ls和clkin_ls，经Amp2输出80-120M低速时钟信号。对于没有差分信号的应用场合，选择低速单端时钟信号clkip_ls_hv，经Amp3输出80-120M低速时钟信号。MUX2从单端低速时钟信号和差分低速信号产生的单端信号选一路，输入锁相环PLL，倍频至2.4G的高速时钟信号clkout_pll，分成两路，分别输入MUX1和MUX3。
MUX1从高速时钟信号和倍频产生的高速时钟信号选一路，输入分频电路DIV，产生七路信号，分别是高速ADC工作采样时钟信号clk_adc、高速DAC工作采样时钟信号clk_dac、高速数字电路工作采样时钟信号clk_dig、高速接收端参考工作时钟信号clk_rx_serdes、高速发送端参考工作时钟信号clk_tx_serdes、微处理单元工作时钟信号clk_mcu、数字链路工作四分频时钟信号clk_adc_div4。每一路频率可以单独设置为2.4G的整数分之一，供其它芯片时钟使用。
为了改善上述七路信号的同步和波形，MUX3从高速时钟信号和倍频产生的高速时钟信号选一路，输入D触发器DFF2的时钟端，低速差分控制信号sysrefp和sysrefn经差分放大接收电路LVDS Reciver产生80-120M控制信号，输入D触发器DFF2的信号端，产生时钟同步控制信号，分成两路，一路输入与门AND，一路经N-shot电路将连续脉冲信号转换成有限脉冲信号输入AND，AND输出端连接分频电路DIV的控制端。
还可以从DFF2的输出端耦合出三路，作为多通道adc同步控制信号sysrefin_ad、多通道dac同步控制信号sysrefin_da、数字链路同步控制信号sysrefin_dig使用。
为了和其它芯片同步，也可以从中选择单端控制信号sysref_dig，从LVDSReciver的输出端耦合出第二路，二者输入MUX5选择一路，输入DFF2的信号端。为了多个电路彼此级联，共享同步控制信号，还可以从LVDS Reciver的输出端耦合出第三路，经差分放大驱动电路LVDS Driver产生一对低速差分同步信号syscop和syncon，输入其它电路。
MUX5的输出端和DFF1的时钟端之间加装另一个D触发器DFF2，从锁相环PLL的输入端耦合出一路80-120M的低速时钟信号，输入DFF1的时钟端，在低速阶段将时钟信号和控制信号同步，由MUX4从低速控制信号和DFF1输出的低速时钟同步控制信号选一路，输入DFF2的信号端，在高速阶段再次同步，提高了同步的精确性。
如果要继续精确同步，可以在MUX4的输出端加装延迟电路delay chain1输入同步检测电路Sysrefdet1，MUX3的输出端耦合出一路输入Sysrefdet1，检测相位差，反馈至delay chain1，调整DFF2的信号端的输入延时。
同理，在sysrefin_ad、sysrefin_da、sysrefin_dig输出端分别加装delaychain2、delay chain3、delay chain4，从clk_adc、clk_dac、clk_dig输出端分别耦合出一路，对应的输入Sysrefdet2、Sysrefdet3、Sysrefdet4，检测相位差，反馈至delay chain2、delay chain3、delay chain4，调整sysrefin_ad、sysrefin_da、sysrefin_dig的输出延时。
上述作为本发明的实施例，并不限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均包含在本发明的保护范围之内。

Claims (9)

1.一种基于宽带RFSoC芯片的时钟电路，其特征在于，包括：将一对高速差分时钟信号clkip_hs和clkin_hs输入差分放大电路Amp1，转换为一个高速单端信号；将一对低速差分时钟信号clkip_ls和clkin_ls输入差分放大电路Amp2，转换为第一低速单端信号，输入锁相环PLL，将低速时钟倍频至高速时钟；差分放大电路Amp1的输出端和锁相环PLL的输出端连接2选1电路MUX1的两个输入端，选择高速时钟信号或低速时钟信号倍频后的高速信号；2选1电路MUX1的输出端连接分频电路DIV的输入端，将输入信号的频率调整为整数N分之一，输出七路信号，分别是高速ADC工作采样时钟信号clk_adc、高速DAC工作采样时钟信号clk_dac、高速数字电路工作采样时钟信号clk_dig、高速接收端参考工作时钟信号clk_rx_serdes、高速发送端参考工作时钟信号clk_tx_serdes、微处理单元工作时钟信号clk_mcu、数字链路工作四分频时钟信号clk_adc_div4，每一路信号根据使用需求，分别调整为输入信号频率的1/n，n=1，2…N；
将一对低速差分控制信号sysrefp和sysrefn输入差分放大接收电路LVDS Reciver，转换为第二低速单端信号，输入D触发器DFF2的信号端；差分放大电路Amp1的输出端和锁相环PLL的输出端分别连接至2选1电路MUX3的两个输入端，2选1电路MUX3的输出端连接D触发器DFF2的时钟端，使高速时钟和控制信号同步；D触发器DFF2的输出端连接与门AND的一个输入端，D触发器DFF2的输出端耦合出第二路，经过N-shot电路连接与门AND的另一个输入端，N-shot电路将连续脉冲信号转换为M个有限脉冲的使能信号，与门AND的输出端连接分频电路DIV的控制端，控制分频电路DIV的复位输出，使分频电路的七路输出同步。
2.根据权利要求1所述的基于宽带RFSoC芯片的时钟电路，其特征在于，还包括：差分放大电路Amp2的输出端和锁相环PLL的输入端之间加装2选1电路MUX2，将时钟频率和低速差分时钟信号相同的低速单端时钟信号clkip_ls_hv输入2选1电路MUX2的另一个输入端。
3.根据权利要求1所述的基于宽带RFSoC芯片的时钟电路，其特征在于，还包括：D触发器DFF2的输出端耦合出三路，第二路经过延迟电路delay chain2，输出多通道adc同步控制信号sysrefin_ad，第三路经过延迟电路delay chain3，输出多通道dac同步控制信号sysrefin_da，第四路经过延迟电路delay chain4，输出数字链路同步控制信号sysrefin_dig；高速ADC工作采样时钟信号clk_adc和多通道adc同步控制信号sysrefin_ad分别耦合出第二路，输入同步检测电路Sysrefdet2，计算控制信号sysrefin_ad下降沿到时钟信号clk_adc上升沿的间隔时间在一个时钟周期时间的占比，获取控制信号sysrefin_ad的相位值，反馈至延迟电路delay chain2，在皮秒级调整控制信号sysrefin_ad的延时；高速DAC工作采样时钟信号clk_dac和多通道dac同步控制信号sysrefin_da分别耦合出第二路，输入同步检测电路Sysrefdet3，计算控制信号sysrefin_da下降沿到时钟信号clk_dac上升沿的间隔时间在一个时钟周期时间的占比，获取控制信号sysrefin_da的相位值，反馈至延迟电路delay chain3，在皮秒级调整控制信号sysrefin_da的延时；高速数字链路工作采样时钟信号clk_dig和输出数字链路同步控制信号sysrefin_dig分别耦合出第二路，输入同步检测电路Sysrefdet4，计算控制信号sysrefin_dig下降沿到时钟信号clk_dig上升沿的间隔时间在一个时钟周期时间的占比，获取控制信号sysrefin_dig的相位值，反馈至延迟电路delay chain2，在皮秒级调整控制信号sysrefin_dig的延时。
4.根据权利要求1所述的基于宽带RFSoC芯片的时钟电路，其特征在于，还包括：差分放大接收电路LVDS Reciver的输出端和D触发器DFF2的输入端之间加装2选1电路MUX4，差分放大接收电路LVDS Reciver的输出端耦合出第二路，连接D触发器DFF1的信号端；锁相环PLL的输入端耦合出第二路，连接D触发器DFF1的时钟端，使低速时钟和控制信号同步；D触发器DFF1的输出端连接2选1电路MUX4的另一个输入端，选择低速控制信号或低速时钟同步后的信号。
5.根据权利要求4所述的基于宽带RFSoC芯片的时钟电路，其特征在于，还包括：2选1电路MUX4的输出端和D触发器DFF2的信号端之间加装延迟电路delay chain1，D触发器DFF2的信号端和时钟端分别耦合出第二路，输入同步检测电路Sysrefdet1，比较两路输入信号的相位，计算控制信号的下降沿到时钟信号上升沿的间隔时间在一个时钟周期时间的占比，获取控制信号的相位值，反馈至延迟电路Delay chain，在皮秒级调整控制信号的延时。
6.根据权利要求4或5所述的基于宽带RFSoC芯片的时钟电路，其特征在于，还包括：差分放大接收电路LVDS Reciver的第二路和D触发器DFF1的信号端之间加装2选1电路MUX5，将单端控制信号sysref_dig输入2选1电路MUX5的另一个输入端，2选1电路MUX5的输出端连接D触发器DFF1的信号端，使低速时钟和外部控制信号或其它芯片控制信号同步。
7.根据权利要求6所述的基于宽带RFSoC芯片的时钟电路，其特征在于，还包括：差分放大接收电路LVDS Reciver的输出端耦合出第三路，连接差分放大驱动电路LVDS Driver的输入端，差分放大驱动电路LVDS Driver输出一对低速差分同步信号syscop和syncon，用于其它电路级联同步。
8.根据权利要求6所述的基于宽带RFSoC芯片的时钟电路，其特征在于，所述单端控制信号sysref_dig来自其它芯片。
9.根据权利要求1所述的基于宽带RFSoC芯片的时钟电路，其特征在于，所述高速差分时钟信号clkip_hs和clkin_hs、低速差分时钟信号clkip_ls和clkin_ls、低速单端时钟信号clkip_ls_hv来自外部时钟信号源，所述低速差分控制信号sysrefp和sysrefn来自外部控制信号源。
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Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR910005647A (ko) * 1989-08-30 1991-03-30 세끼모또 다다히로 동기 보상 회로
US5294894A (en) * 1992-10-02 1994-03-15 Compaq Computer Corporation Method of and apparatus for startup of a digital computer system clock
CN101183871A (zh) * 2007-12-17 2008-05-21 华为技术有限公司 输入时钟转换为高频时钟的实现方法及锁相环装置
CN101355359A (zh) * 2008-06-11 2009-01-28 北京中星微电子有限公司 一种fpga的时钟信号输出电路及其处理方法
JP2009130544A (ja) * 2007-11-21 2009-06-11 Panasonic Corp クロック信号発生回路
JP2010016905A (ja) * 2009-10-21 2010-01-21 Seiko Epson Corp 高速シリアルインターフェース回路及び電子機器
JP2013009118A (ja) * 2011-06-23 2013-01-10 Panasonic Corp 差動入力インターフェース回路、表示ドライバｉｃ、表示パネルモジュールおよび画像表示装置
CN112600550A (zh) * 2020-12-21 2021-04-02 中国电子科技集团公司第四十七研究所 一种基于跨时钟域的异步时钟选择电路及其切换方法
CN113708756A (zh) * 2020-05-22 2021-11-26 无锡有容微电子有限公司 任意整数分频器及其分频方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4137005B2 (ja) * 2004-05-25 2008-08-20 Ｎｅｃエレクトロニクス株式会社 位相同期回路
US7640449B2 (en) * 2006-08-17 2009-12-29 Via Technologies, Inc. Systems and methods for dynamic clock frequencies for low power design

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR910005647A (ko) * 1989-08-30 1991-03-30 세끼모또 다다히로 동기 보상 회로
US5294894A (en) * 1992-10-02 1994-03-15 Compaq Computer Corporation Method of and apparatus for startup of a digital computer system clock
JP2009130544A (ja) * 2007-11-21 2009-06-11 Panasonic Corp クロック信号発生回路
CN101183871A (zh) * 2007-12-17 2008-05-21 华为技术有限公司 输入时钟转换为高频时钟的实现方法及锁相环装置
CN101355359A (zh) * 2008-06-11 2009-01-28 北京中星微电子有限公司 一种fpga的时钟信号输出电路及其处理方法
JP2010016905A (ja) * 2009-10-21 2010-01-21 Seiko Epson Corp 高速シリアルインターフェース回路及び電子機器
JP2013009118A (ja) * 2011-06-23 2013-01-10 Panasonic Corp 差動入力インターフェース回路、表示ドライバｉｃ、表示パネルモジュールおよび画像表示装置
CN113708756A (zh) * 2020-05-22 2021-11-26 无锡有容微电子有限公司 任意整数分频器及其分频方法
CN112600550A (zh) * 2020-12-21 2021-04-02 中国电子科技集团公司第四十七研究所 一种基于跨时钟域的异步时钟选择电路及其切换方法

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