JP7488104B2 - タイミング同期回路 - Google Patents

Description

本発明は、集積回路をそれぞれ有する複数の集積チップを同期して動作させるタイミング同期回路に関する

位相配列レーダー（Ｐｈａｓｅｄ Ａｒｒａｙ Ｒａｄａｒ）に代表されるような複数のチャネルで同時に信号を受信しアナログ／デジタル（以下、「Ａ／Ｄ」と略記する場合がある）変換させるシステムは数多く存在する。特に、位相配列レーダーにおいては、受信信号のタイミング情報が極めて重要であり、全てのチャネルのＡ／Ｄ変換が同時性を保って機能することが求められる。位相配列レーダーにおいては、チャネル数が多いほどレーダーの精度が向上するため、非常に数多くの受信器を用いて同時に測定することが珍しくない。このような複数チャネルのアナログ信号をデジタル信号に変換するシステムにおいては、全てのチャネルを同時に動作させるために複数のアナログデジタル変換器（以下、「ＡＤＣ」と略記する場合がある）を集積したＡＤＣ ＩＣが用いられることが多い。集積された複数個のＡＤＣであれば、各々のＡＤＣの特性を揃えることが容易であり、簡便に同時性を保つことができる。

しかし、変換したいチャネル数が多数必要になる場合、１個のＡＤＣ ＩＣだけでは賄いきれなくなる。そのように、ＡＤＣ ＩＣに搭載されているチャネル数より必要なチャネル数が多い場合は、複数個のＡＤＣ ＩＣを組み合わせた構成をとり、複数個のＡＤＣ ＩＣに集積された複数のＡＤＣの全てを同時動作させたシステムを構築することになる。図１０は、その構成例のシステム９ａを示す図である。

図１０に示すように、この構成を有するシステム９ａは、複数のＡＤＣチップ９３－１，９３－２，・・・，９３－ｎ（ｎは自然数）と、高速クロック信号ＣＬＫを生成する１つのクロック信号生成ＩＣ９１と、水晶発振器９２とを持つ。ＡＤＣチップ９３－１，９３－２，・・・，９３－ｎ（以下、符号「９３－１，９３－２，・・・，９３－ｎ」を「９３－１～９３－ｎ」と略記する）は、数１００ＭＨｚから数ＧＨｚの周波数を有しサンプリング用の高速クロック信号ＣＬＫが外部から入力される。システム９ａでは、ＡＤＣチップ９３－１～９３－ｎのそれぞれに設けられた全てのＡＤＣ９３１が同一のタイミングでＡ／Ｄ変換を行うために、ＡＤＣチップ９３－１～９３－ｎとは別にクロック信号生成ＩＣ９１が使用される。クロック信号生成ＩＣ９１は、水晶発振器９２から出力されて例えば周波数が数１０Ｍｚである低速の基準クロック信号を元に高速クロック信号ＣＬＫを生成し、全てのＡＤＣチップ９３－１～９３－ｎに同一周波数のＣＬＫを分配・供給する。高速クロック信号ＣＬＫは一般的に外部因によるノイズ等でタイミングのズレを起こさないように、ＬＶＤＳ等の差動信号で分配されることが一般的である。

さらに、各々のＡＤＣチップ９３－１～９３－ｎを同時に動作させ、Ａ／Ｄ変換タイミングを揃えるためには、高速クロック信号ＣＬＫを同時に供給するだけではなく、ＡＤＣチップ９３－１～９３－ｎの内部に設けられたデジタル信号処理回路９３２やデータ出力インタフェース用のクロック分周器のタイミングを揃える必要がある。なぜなら、ΔΣＡＤＣのようなオーバーサンプリング及びデシメーションを前提としたＡＤＣの場合、各々のＡＤＣチップ９３－１～９３－ｎに演算クロック分周器９３３を持ち、演算クロック分周器９３３で生成した分周クロック信号のタイミングに応じてＡ／Ｄ変換が行われるからである。演算クロック分周器９３３は、例えば、演算クロック分周器９３３が動作を開始させるためのリセット解除信号が、各々のＡＤＣチップ９３－１～９３－ｎに高速クロック信号ＣＬＫに同期せずに入力されてしまう場合、リセット解除信号が各々のＡＤＣチップ９３－１～９３－ｎに到達したときの微小なタイミングのズレによって、動作開始のタイミングがチップ間で高速クロック信号ＣＬＫの１クロック分ずれてしまう場合がある。それにより、図１１に示すように、例えばＡＤＣチップ９３－１に設けられた演算クロック分周器９３３が生成する分周クロック信号ＤＣＬＫ１と、ＡＤＣチップ９３－２に設けられた演算クロック分周器９３３が生成する分周クロック信号ＤＣＬＫ２との間で、１クロック分のずれΔＴＬが生じる。ＡＤＣチップ９３－１～９３－ｎの間の分周クロック信号ＤＣＬＫのずれを解決するため、高速クロック信号ＣＬＫに同期した同期信号Ｓｙｎｃを別途、各々のＡＤＣチップ９３－１～９３－ｎに供給し、同期信号ＳｙｎｃによってＡＤＣチップ９３－１～９３－ｎのそれぞれの内部に設けられた演算クロック分周器９３３をリセットし、ＡＤＣチップ９３－１～９３－ｎの間の分周クロック信号ＤＣＬＫのタイミングを揃える方法が用いられている。

特開２０１６－０３２１６９号公報

システム９ａの構成では、高速クロック信号ＣＬＫの到達タイミングがＡＤＣ９３－１～９３－ｎで同時になるように、回路基板上の信号線の配線に注意が必要な他、同期信号Ｓｙｎｃも高速クロック信号ＣＬＫで取り込まれる。このため、ＡＤＣチップ９３－１～９３－ｎの間で高速クロック信号ＣＬＫの１周期に比べて十分短い遅延差で同期信号Ｓｙｎｃが到達するように信号線の配線に注意が必要となる。

また、各種回路の小型化・高集積化の要求が高まるにつれ、単体のＡＤＣ ＩＣ ではなく、クロック生成回路やＲＦ送受信回路、複数チャネルのＡＤＣを集積した高集積ＩＣが使われることも多くなっている。図１２は、高集積ＩＣの一例を示す図である。図１２に示すように、高集積ＩＣ９４だけではチャネル数が足りない場合、複数のＡＤＣチップ９５－１～９５－ｎ（ｎは自然数）を使用して必要なチャネル数を得ることになる。複数のＡＤＣチップ９５－１～９５－ｎが使用される場合も、高速クロック信号ＣＬＫ及び同期信号Ｓｙｎｃが必要であるため、高速クロック信号ＣＬＫは同時性を保つために、高集積ＩＣ９４と複数のＡＤＣチップ９５－１～９５－ｎのそれぞれとの間の信号線を等長配線にし、同期信号Ｓｙｎｃの遅延差が高速クロック信号ＣＬＫの一周期に比べて十分に短くなるようにする必要がある。このため、当該信号線を注意深く設計及び配線して、高集積ＩＣ９４と複数のＡＤＣチップ９５－１～９５－ｎとを接続することになる。実際には、高速クロック信号ＣＬＫも同期信号Ｓｙｎｃは、シビアなタイミングを実現するために差動信号で構成されることが一般的である。これにより、高集積ＩＣ９４と複数のＡＤＣチップ９５－１～９５－ｎとの接続の複雑性は高まり、さらに、複数のＡＤＣチップ９５－１～９５－ｎに必要な接続ポート数も、シングルエンド方式の場合と比較して多くなる。

本発明はこれらの課題に鑑みてなされたものであり、本発明の目的は、チップ間の配線接続の複雑性を緩和しつつ、チップ間で同期動作を実現することができるタイミング同期回路を提供することにある。

本発明の一態様によるタイミング同期回路は、入力される第１クロック信号を逓倍した第１逓倍クロック信号及び前記第１逓倍クロック信号を分周した第１分周クロック信号を生成する第１位相同期回路、前記第１クロック信号又は前記第１分周クロック信号に同期するパルス信号を生成するパルス信号生成回路、前記第１クロック信号又は前記第１分周クロック信号に同期して取り込んだ前記パルス信号を用いて前記第１逓倍クロック信号に同期する第１同期信号を生成する第１同期信号生成回路、及び前記第１同期信号で初期化される第１信号処理回路を有するマスターチップと、入力される前記第１クロック信号を逓倍した第２逓倍クロック信号及び前記第２逓倍クロック信号を分周した第２分周クロック信号を生成する第２位相同期回路、前記第１クロック信号又は前記第２分周クロック信号に同期して取り込んだ前記パルス信号を用いて前記第２逓倍クロック信号に同期する第２同期信号を生成する第２同期信号生成回路、及び前記第２同期信号で初期化される第２信号処理回路を有するスレーブチップとを備える。

本発明の一態様によれば、チップ間の配線接続の複雑性を緩和しつつ、チップ間で同期動作を実現することができる。

本発明の第１実施形態によるタイミング同期回路の概略構成の一例を示すブロック図である 本発明の第１実施形態によるタイミング同期回路に設けられた同期信号生成回路の概略構成の一例を示す回路図である。 本発明の第１実施形態によるタイミング同期回路に設けられたパルス信号生成回路の動作の一例を説明するためのタイミングチャートである。 本発明の第１実施形態によるタイミング同期回路に設けられた同期信号生成回路の動作の一例を説明するためのタイミングチャートである。 特許文献１に開示されたクロック位相調整回路のブロック図である。 特許文献１に開示されたクロック位相調整回路を利用した、複数のチップを組み合わせてＡＤＣを同時動作させるシステムの一例を示すブロック図である。 特許文献１に開示されたクロック位相調整回路を利用した、複数のチップを組み合わせてＡＤＣを同時動作させるシステムの他の例を示すブロック図である。 本発明の第２実施形態によるタイミング同期回路の概略構成の一例を示すブロック図である。 本発明の第３実施形態によるタイミング同期回路の概略構成の一例を示すブロック図である。 複数のチップを組み合わせてＡＤＣを同時動作させる従来のシステムの一例を示すブロック図である。 図１０に示す従来のシステムの動作例を示すタイミングチャートである。 複数のチップを組み合わせてＡＤＣを同時動作させる従来のシステムの他の例を示すブロック図である。

〔第１実施形態〕
本発明の第１実施形態によるタイミング同期回路について図１から図７を用いて説明する。まず、本実施形態によるタイミング同期回路の概略構成について図１から図３を用いて説明する。

図１に示すように、本実施形態によるタイミング同期回路１は、マスターチップＭＣと、マスターチップＭＣに接続された複数のスレーブチップＳＣ１～ＳＣｎ（ｎは自然数）とを備えている。マスターチップＭＣは、リファレンスクロック信号（第１クロック信号の一例）ＲＣＬＫを生成するクロック信号源（発振回路の一例）１７を内蔵して有している。マスターチップＭＣは、クロック信号源１７から出力されるリファレンスクロック信号ＲＣＬＫが入力される差動送信器１８を有している。差動送信器１８は、クロック信号源１７から入力されるシングルエンド方式のリファレンスクロック信号ＲＣＬＫを差動形式のリファレンスクロック信号ＲＣＬＫに変換するように構成されている。

差動送信器１８から出力されるリファレンスクロック信号ＲＣＬＫは、マスターチップＭＣに設けられて差動送信器１８の後段に設けられた回路及びスレーブチップＳＣ１～ＳＣｎに分配される。本実施形態によるタイミング同期回路１では、リファレンスクロック信号ＲＣＬＫが送信される信号配線ＳＬは、差動送信器１８と、スレーブチップＳＣ１～ＳＣｎのそれぞれとの間で等しい長さで配線されている。クロック信号源１７と差動送信器１８との信号線は、スレーブチップＳＣ１～ＳＣｎのそれぞれで共通の信号線と見ることができる。このため、複数のスレーブチップＳＣ１～ＳＣｎのそれぞれは、互いに等しい長さの信号配線（配線の一例）ＳＬでクロック信号源１７に接続されている。マスターチップＭＣからスレーブチップＳＣ１～ＳＣｎのそれぞれまでの信号配線ＳＬの長さが等しい等長配線とすることにより、スレーブチップＳＣ１～ＳＣｎへのリファレンスクロック信号ＲＣＬＫの入力タイミングが同一になる。また、マスターチップＭＣからスレーブチップＳＣ１～ＳＣｎのそれぞれまでの信号配線ＳＬの長さは、等長配線でなくてもよい。当該長さは、スレーブチップＳＣ１～ＳＣｎのそれぞれへのリファレンスクロック信号ＲＣＬＫの入力タイミングのずれがリファレンスクロック信号ＲＣＬＫの一周期よりも短くなる範囲内であれば異なっていてもよい。これにより、マスターチップＭＣ及びスレーブチップＳＣ１～ＳＣｎに設けられた回路が互いに同期して動作することができる。

本実施形態では、マスターチップＭＣが差動送信器１８を有し、リファレンスクロック信号ＲＣＬＫが差動方式でマスターチップＭＣからスレーブチップＳＣ１～ＳＣｎに送信されるように構成されている。しかしながら、スレーブチップＳＣ１～ＳＣｎの互いの入力タイミングが許容される程度（例えばリファレンスクロック信号ＲＣＬＫの一周期よりも短い時間）に小さく抑えることが可能である限りは、差動方式ではなくシングルエンド方式の信号配線であってもよい。

図１に示すように、マスターチップＭＣは、信号配線ＳＬに接続された入力端子を有する差動受信器１９を備えている。差動受信器１９は、信号配線ＳＬを介して送信される差動方式のリファレンスクロック信号ＲＣＬＫをシングルエンド方式のリファレンスクロック信号ＲＣＬＫに変換するように構成されている。

マスターチップＭＣは、差動受信器１９から入力されるリファレンスクロック信号（第１クロック信号の一例）ＲＣＬＫを逓倍したＰＬＬクロック信号ＰＣＬＫ１（第１逓倍クロック信号の一例）及びＰＬＬクロック信号ＰＣＬＫ１を分周したフィードバッククロック信号ＦＣＬＫ１（第１分周クロック信号の一例）を生成する第１位相同期（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ：ＰＬＬ）回路１１を有している。リファレンスクロック信号ＲＣＬＫは、第１ＰＬＬ回路１１の基準信号として用いられる。

第１ＰＬＬ回路１１は、ＰＬＬクロック信号ＰＣＬＫ１を分周してフィードバッククロック信号ＦＣＬＫ１を生成する第１分周回路１１４と、リファレンスクロック信号ＲＣＬＫとフィードバッククロック信号ＦＣＬＫ１との位相差を検出する第１位相周波数検出（Ｐｈａｓｅ Ｆｒｅｑｕｅｎｃｙ Ｄｅｔｅｃｔｏｒ：ＰＦＤ）回路１１１とを有している。図１では、第１分周回路１１４は、「Ｄｉｖｉｄｅｒ」と表記されている。さらに、第１ＰＬＬ回路１１は、第１ＰＦＤ回路１１１の出力信号に基づいて第１制御電圧を出力する第１フィルタ回路１１２と、第１制御電圧に基づいて周波数を制御したＰＬＬクロック信号ＰＣＬＫ１を出力する第１電圧制御発振回路（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ：ＶＣＯ）１１３とを有している。

第１ＰＦＤ回路１１１は、リファレンスクロック信号ＲＣＬＫとフィードバッククロック信号ＦＣＬＫ１とを比較し、アンロック時には周波数比較信号をデジタルパルス信号として出力し、ロック時には位相比較信号をデジタルパルス信号として出力する。第１フィルタ回路１１２は、第１ＰＦＤ回路１１１から入力されるデジタルパルス信号アナログ信号に変換するチャージポンプ回路と、チャージポンプ回路から出力されるアナログ信号が入力されるループフィルタとを有している。図１では、チャージポンプ回路は「ＣＰ」と表記され、ループフィルタは、「ＬｏｏｐＦｉｌｔｅｒ」と表記されている。当該ループフィルタは、第１ＰＬＬ回路１１の安定化及び応答特性を決定するためのフィルタであり、第１ＰＬＬ回路１１の位相ノイズ特性を決定する。

ＰＬＬクロック信号ＰＣＬＫ１は、第１ＶＣＯ回路１１３が出力する出力信号であり、リファレンスクロック信号ＲＣＬＫの一定倍率の周波数をもち、リファレンスクロック信号ＲＣＬＫよりも高速のクロック信号である。さらに、ＰＬＬクロック信号ＰＣＬＫ１は、リファレンスクロック信号ＲＣＬＫに同期した位相になるように制御される。第１ＰＬＬ回路１１が安定的に動作している時、第１ＰＦＤ回路１１１に入力されるフィードバッククロック信号ＦＣＬＫ１は、立ち上がりエッジ又は立下りエッジのタイミングがリファレンスクロック信号ＲＣＬＫの立ち上がりエッジ又は立下りエッジのタイミングと同一又はある決められた時間差で動作するクロック信号になる。

マスターチップＭＣは、リファレンスクロック信号ＲＣＬＫ又はフィードバッククロック信号ＦＣＬＫ１に同期するパルス信号Ｓｙｎｃ＿Ｐを生成するパルス信号生成回路１２を有している。図１では、パルス信号生成回路１２は、「Ｐｕｌｓｅ Ｇｅｎ．」と表記されている。本実施形態によるタイミング同期回路１では、パルス信号生成回路１２には、フィードバッククロック信号ＦＣＬＫ１が入力されるようになっている。これにより、パルス信号生成回路１２は、第１ＰＬＬ回路１１から入力されるフィードバッククロック信号ＦＣＬＫ１に同期するパルス信号Ｓｕｎｃ＿Ｐ１を生成するように構成されている。

マスターチップＭＣは、リファレンスクロック信号ＲＣＬＫ又はフィードバッククロック信号ＦＣＬＫ１に同期して取り込んだパルス信号Ｓｙｎｃ＿Ｐを用いてＰＬＬクロック信号ＰＣＬＫ１に同期する同期信号Ｓｙｎｃ＿Ｒ１（第１同期信号の一例）を生成する第１同期信号生成回路１３を有している。図１では、第１同期信号生成回路１３は、「Ｓｙｎｃ．Ｇｅｎ．」と表記されている。本実施形態によるタイミング同期回路１では、第１同期信号生成回路１３には、フィードバッククロック信号ＦＣＬＫ１が入力されるようになっている。これにより、第１同期信号生成回路１３は、第１ＰＬＬ回路１１から入力されるフィードバッククロック信号ＦＣＬＫ１に同期する同期信号Ｓｙｎｃ＿Ｒ１を生成するように構成されている。また、第１同期信号生成回路１３には、ＰＬＬクロック信号ＰＣＬＫ１も入力されるようになっている。第１同期信号生成回路１３の詳細な構成については後述する。

マスターチップＭＣは、第１同期信号生成回路１３から入力される同期信号Ｓｙｎｃ＿Ｒ１で動作開始タイミングが制御される分周回路１４を有している。図１では、分周回路１４は、「Ｃｌｏｃｋ Ｄｉｖｉｄｅｒ」と表記されている。分周回路１４は、第１ＰＬＬ回路１１から入力されるＰＬＬクロック信号ＰＣＬＫ１を分周して分周クロック信号を生成するように構成されている。分周回路１４は、ＰＬＬクロック信号ＰＣＬＫ１を分周して分周クロック信号を生成する際の開始タイミングを決定するリセット信号に同期信号Ｓｙｎｃ＿Ｒ１を用いるように構成されている。このように、分周回路１４は、同期信号Ｓｙｎｃ＿Ｒ１によって初期化される。

マスターチップＭＣは、同期信号Ｓｙｎｃ＿Ｒ１で初期化される複数のＡＤＣ１５（第１信号処理回路の一例）と、同期信号Ｓｙｎｃ＿Ｒ１で初期化される複数のデジタル信号処理回路１６（第１信号処理回路の一例）とを有している。複数のＡＤＣ１５及び複数のデジタル信号処理回路１６は、分周回路１４から出力される分周クロック信号に同期して動作するように構成されている。このため、複数のＡＤＣ１５及び複数のデジタル信号処理回路１６は、分周回路１４を介して同期信号Ｓｙｎｃ＿Ｒ１で初期化される。

マスターチップＭＣは、複数のＡＤＣ１５と、ＡＤＣ１５と同数のデジタル信号処理回路１６とを有している。図１では、デジタル信号処理回路１６は、「Ｄｉｇｉａｌ Ｐｒｏｃｅｓｓ」と表記されている。複数のＡＤＣ１５と、複数のデジタル信号処理回路１６とは、１対１の関係で接続されている。複数のＡＤＣ１５はそれぞれ、第１ＰＬＬ回路１１から入力されるＰＬＬクロック信号ＰＣＬＫ１と、分周回路１４から入力される分周クロック信号とに同期させて、マスターチップＭＣの外部から入力されるアナログ信号をデジタル信号に変換するように構成されている。複数のＡＤＣ１５はそれぞれ、アナログ／デジタル変換したデジタル信号を自己に接続されたデジタル信号処理回路１６に出力するように構成されている。デジタル信号処理回路１６のそれぞれは、自己に接続されたＡＤＣ１５から入力されるデジタル信号に対して所定の信号処理を施すように構成されている。

スレーブチップＳＣ１～ＳＣｎは、互いに同一の構成を有している。このため、以下、スレーブチップＳＣ１～ＳＣｎの構成について、スレーブチップＳＣ１を例にとって説明する。

図１に示すように、スレーブチップＳＣ１は、信号配線ＳＬに接続された入力端子を有する差動受信器２９を備えている。差動受信器２９は、信号配線ＳＬを介して送信される差動方式のリファレンスクロック信号ＲＣＬＫをシングルエンド方式のリファレンスクロック信号ＲＣＬＫに変換するように構成されている。

スレーブチップＳＣ１は、差動受信器２９から入力されるリファレンスクロック信号（第１クロック信号の一例）ＲＣＬＫを逓倍したＰＬＬクロック信号ＰＣＬＫ２（第２逓倍クロック信号の一例）及びＰＬＬクロック信号ＰＣＬＫ２を分周したフィードバッククロック信号ＦＣＬＫ２（第２分周クロック信号の一例）を生成する第２位相同期（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ：ＰＬＬ）回路２１を有している。リファレンスクロック信号ＲＣＬＫは、第２ＰＬＬ回路２１の基準信号として用いられる。

スレーブチップＳＣ１は、リファレンスクロック信号ＲＣＬＫ又はフィードバッククロック信号ＦＣＬＫ２に同期して取り込んだパルス信号Ｓｙｎｃ＿Ｐを用いてＰＬＬクロック信号ＰＣＬＫ２に同期する同期信号Ｓｙｎｃ＿Ｒ２（第２同期信号の一例）を生成する第２同期信号生成回路２３を有している。図１では、第２同期信号生成回路２３は、「Ｓｙｎｃ．Ｇｅｎ．」と表記されている。本実施形態によるタイミング同期回路１では、第２同期信号生成回路２３は、第２ＰＬＬ回路２１から入力されるフィードバッククロック信号ＦＣＬＫ２に同期する同期信号Ｓｙｎｃ＿Ｒ２を生成するように構成されている。また、第２同期信号生成回路２３には、ＰＬＬクロック信号ＰＣＬＫ２も入力されるようになっている。第２同期信号生成回路２３の詳細な構成については後述する。

第２ＰＬＬ回路２１は、ＰＬＬクロック信号ＰＣＬＫ２を分周してフィードバッククロック信号ＦＣＬＫ２を生成する第２分周回路２１４と、リファレンスクロック信号ＲＣＬＫとフィードバッククロック信号ＦＣＬＫ２との位相差を検出する第２位相周波数検出（Ｐｈａｓｅ Ｆｒｅｑｕｅｎｃｙ Ｄｅｔｅｃｔｏｒ：ＰＦＤ）回路２１１とを有している。図１では、第２分周回路２１４は、「Ｄｉｖｉｄｅｒ」と表記されている。さらに、第２ＰＬＬ回路２１は、第２ＰＦＤ回路２１１の出力信号に基づいて第２制御電圧を出力する第２フィルタ回路２１２と、第２制御電圧に基づいて周波数を制御したＰＬＬクロック信号ＰＣＬＫ２を出力する第２電圧制御発振回路（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ：ＶＣＯ）２１３とを有している。

第２ＰＦＤ回路２１１は、リファレンスクロック信号ＲＣＬＫとフィードバッククロック信号ＦＣＬＫ２とを比較し、アンロック時には周波数比較信号をデジタルパルス信号として出力し、ロック時には位相比較信号をデジタルパルス信号として出力する。第２フィルタ回路２１２は、第２ＰＦＤ回路２１１から入力されるデジタルパルス信号アナログ信号に変換するチャージポンプ回路と、チャージポンプ回路から出力されるアナログ信号が入力されるループフィルタとを有している。図１では、チャージポンプ回路は「ＣＰ」と表記され、ループフィルタは、「ＬｏｏｐＦｉｌｔｅｒ」と表記されている。当該ループフィルタは、第２ＰＬＬ回路２１の安定化及び応答特性を決定するためのフィルタであり、第２ＰＬＬ回路２１の位相ノイズ特性を決定する。

ＰＬＬクロック信号ＰＣＬＫ２は、第２ＶＣＯ回路２１３が出力する出力信号であり、リファレンスクロック信号ＲＣＬＫの一定倍率の周波数をもち、リファレンスクロック信号ＲＣＬＫよりも高速のクロック信号である。さらに、ＰＬＬクロック信号ＰＣＬＫ２は、リファレンスクロック信号ＲＣＬＫに同期した位相になるように制御される。第２ＰＬＬ回路２１が安定的に動作している時、第２ＰＦＤ回路２１１に入力されるフィードバッククロック信号ＦＣＬＫ２は、立ち上がりエッジ又は立下りエッジのタイミングがリファレンスクロック信号ＲＣＬＫの立ち上がりエッジ又は立下りエッジのタイミングと同一又はある決められた時間差で動作するクロック信号になる。

スレーブチップＳＣ１は、第２同期信号生成回路２３から入力される同期信号Ｓｙｎｃ＿Ｒ２で動作開始タイミングが制御される分周回路２４を有している。図１では、分周回路２４は、「Ｃｌｏｃｋ Ｄｉｖｉｄｅｒ」と表記されている。分周回路２４は、第２ＰＬＬ回路２１から入力されるＰＬＬクロック信号ＰＣＬＫ２を分周して分周クロック信号を生成するように構成されている。分周回路２４は、ＰＬＬクロック信号ＰＣＬＫ２を分周して分周クロック信号を生成する際の開始タイミングを決定するリセット信号に同期信号Ｓｙｎｃ＿Ｒ２を用いるように構成されている。このように、分周回路２４は、同期信号Ｓｙｎｃ＿Ｒ２によって初期化される。

スレーブチップＳＣ１は、同期信号Ｓｙｎｃ＿Ｒ２で初期化される複数のＡＤＣ２５（第２信号処理回路の一例）と、同期信号Ｓｙｎｃ＿Ｒ２で初期化される複数のデジタル信号処理回路２６（第２信号処理回路の一例）とを有している。複数のＡＤＣ２５及び複数のデジタル信号処理回路２６は、分周回路２４から出力される分周クロック信号に同期して動作するように構成されている。このため、複数のＡＤＣ２５及び複数のデジタル信号処理回路２６は、分周回路２４を介して同期信号Ｓｙｎｃ＿Ｒ２で初期化される。

スレーブチップＳＣ１は、複数のＡＤＣ２５と、ＡＤＣ２５と同数のデジタル信号処理回路２６とを有している。複数のＡＤＣ２５と、複数のデジタル信号処理回路２６とは、１対１の関係で接続されている。図１では、デジタル信号処理回路２６は、「Ｄｉｇｉａｌ Ｐｒｏｃｅｓｓ」と表記されている。複数のＡＤＣ２５はそれぞれ、第２ＰＬＬ回路２１から入力されるＰＬＬクロック信号ＰＣＬＫ２と、分周回路２４から入力される分周クロック信号とに同期させて、スレーブチップＳＣ１の外部から入力されるアナログ信号をデジタル信号に変換するように構成されている。複数のＡＤＣ２５はそれぞれ、アナログ／デジタル変換したデジタル信号を自己に接続されたデジタル信号処理回路２６に出力するように構成されている。デジタル信号処理回路２６のそれぞれは、自己に接続されたＡＤＣ２５から入力されるデジタル信号に対して所定の信号処理を施すように構成されている。

次に、マスターチップＭＣに設けられた第１同期信号生成回路１３及びスレーブチップＳＣ１～ＳＣｎのそれぞれに設けられた第２同期信号生成回路２３の構成について図２を用いて説明する。マスターチップＭＣに設けられた第１同期信号生成回路１３及びスレーブチップＳＣ１～ＳＣｎのそれぞれに設けられた第２同期信号生成回路２３は、互いに同一の構成を有している。このため、第１同期信号生成回路１３及び第２同期信号生成回路２３について、第１同期信号生成回路１３を例にとって説明する。なお、図２では、第１同期信号生成回路１３の構成要素については丸かっこ付きでない符号で示され、第２同期信号生成回路２３の構成要素について丸かっこ付き符号で示している。

図２に示すように、第１同期信号生成回路１３は、リファレンスクロック信号ＲＣＬＫ又はフィードバッククロック信号ＦＣＬＫ１に同期してパルス信号Ｓｙｎｃ＿Ｐを取り込む第１フリップフロップ１３１を有している。また、第１同期信号生成回路１３は、第１フリップフロップ１３１から出力される第１出力信号Ｓｙｎｃｆｆ１のエッジを検出し、検出した当該エッジを用いてＰＬＬクロック信号ＰＣＬＫ１に同期する第１同期パルス信号Ｓｙｎｃｐｌｓ１を生成する第１同期パルス信号生成回路１３２を有している。また、第１同期信号生成回路１３は、第１同期パルス信号Ｓｙｎｃｐｌｓ１が入力されＰＬＬクロック信号ＰＣＬＫ１に同期する同期信号Ｓｙｎｃ＿Ｒ１を出力する第２フリップフロップ１３３を有している。さらに、第１同期信号生成回路１３は、ＰＬＬクロック信号ＰＣＬＫ１の位相を１８０°反転するインバータ１３４を有している。

第１フリップフロップ１３１は、Ｄフリップフロップで構成されている。第１フリップフロップ１３１のクロック信号入力端子にはフィードバッククロック信号ＦＣＬＫ１が入力され、第１フリップフロップ１３１のデータ入力端子Ｄにはパルス信号Ｓｙｎｃ＿Ｐが入力される。第１フリップフロップ１３１は例えば、クロック信号入力されるクロック信号の立ち上がりに同期してデータ入力端子に入力されるデータ信号を取り込む（保持する）とともに、取り込んだデータ信号を出力端子Ｑから出力するように構成されている。このため、第１フリップフロップ１３１は、フィードバッククロック信号ＦＣＬＫ１の立ち上がりに同期してパルス信号Ｓｙｎｃ＿Ｐを取り込むとともに、取り込んだパルス信号Ｓｙｎｃ＿Ｐを第１出力信号Ｓｙｎｃｆｆ１として出力端子Ｑから出力する。

第１フリップフロップ１３１は、信号レベルが低レベルのパルス信号Ｓｙｎｃ＿Ｐを保持している場合に、信号レベルが高レベルのパルス信号Ｓｙｎｃ＿Ｐがデータ入力端子Ｄに入力され、その後にフィードバッククロック信号ＦＣＫＬ１が立ち上がったとする。この場合、第１フリップフロップ１３１の出力端子Ｑから出力される第１出力信号Ｓｙｎｃｆｆ１の信号レベルは、フィードバッククロック信号ＦＣＬＫ１に同期して低レベルから高レベルに切り替わる。これにより、第１フリップフロップ１３１は、パルス信号Ｓｙｎｃ＿Ｐの立ち上がりエッジを検出することができる。

図２に示すように、第１同期パルス信号生成回路１３２は、第１出力信号Ｓｙｎｃｆｆ１をパルス信号Ｓｙｎｃ＿Ｐと同期させる第１同期回路１３２ａと、第１同期回路１３２ａの出力信号に基づいて第１同期パルス信号Ｓｙｎｃｐｌｓ１を生成する第１パルス信号生成回路１３２ｂとを有している。

第１同期回路１３２ａは、ＰＬＬクロック信号ＰＣＬＫ１に同期して第１出力信号Ｓｙｎｃｆｆ１を取り込む第３フリップフロップ１３２ａ－１と、ＰＬＬクロック信号ＰＣＬＫ１に同期して第３フリップフロップ１３２ａ－１から出力される第２出力信号Ｓｙｎｃｆｆ２を取り込む第４フリップフロップ１３２ａ－２とを有している。第３フリップフロップ１３２ａ－１のデータ入力端子Ｄは、第１フリップフロップ１３１の出力端子Ｑに接続されている。第３フリップフロップ１３２ａ－１の出力端子Ｑは、第４フリップフロップ１３２ａ－２のデータ入力端子Ｄに接続されている。

第３フリップフロップ１３２ａ－１は、Ｄフリップフロップで構成されている。第３フリップフロップ１３２ａ－１のクロック信号入力端子にはＰＬＬクロック信号ＰＣＬＫ１が入力され、第３フリップフロップ１３２ａ－１のデータ入力端子Ｄには第１出力信号Ｓｙｎｃｆｆ１が入力される。第３フリップフロップ１３２ａ－１は例えば、クロック信号入力されるクロック信号の立ち上がりに同期してデータ入力端子に入力されるデータ信号を取り込む（保持する）とともに、取り込んだデータ信号を出力端子Ｑから出力するように構成されている。このため、第３フリップフロップ１３２ａ－１は、ＰＬＬクロック信号ＰＣＬＫ１の立ち上がりに同期して第１出力信号Ｓｙｎｃｆｆ１を取り込むとともに、取り込んだ第１出力信号Ｓｙｎｃｆｆ１を第２出力信号Ｓｙｎｃｆｆ２として出力端子Ｑから出力する。

第３フリップフロップ１３２ａ－１は、信号レベルが低レベルの第１出力信号Ｓｙｎｃｆｆ１を保持している場合に、信号レベルが高レベルの第１出力信号Ｓｙｎｃｆｆ１がデータ入力端子Ｄに入力され、その後にＰＬＬクロック信号ＰＣＬＫ１が立ち上がったとする。この場合、第３フリップフロップ１３２ａ－１の出力端子Ｑから出力される第２出力信号Ｓｙｎｃｆｆ２の信号レベルは、ＰＬＬクロック信号ＰＣＬＫ１に同期して低レベルから高レベルに切り替わる。これにより、第３フリップフロップ１３２ａ－１は、第１出力信号Ｓｙｎｃｆｆ１の立ち上がりエッジを検出することができる。

第４フリップフロップ１３２ａ－２は、Ｄフリップフロップで構成されている。第４フリップフロップ１３２ａ－２のクロック信号入力端子にはＰＬＬクロック信号ＰＣＬＫ１が入力され、第４フリップフロップ１３２ａ－２のデータ入力端子Ｄには第２出力信号Ｓｙｎｃｆｆ２が入力される。第４フリップフロップ１３２ａ－２は例えば、クロック信号入力されるクロック信号の立ち上がりに同期してデータ入力端子に入力されるデータ信号を取り込む（保持する）とともに、取り込んだデータ信号を出力端子Ｑから出力するように構成されている。このため、第４フリップフロップ１３２ａ－２は、ＰＬＬクロック信号ＰＣＬＫ１の立ち上がりに同期して第２出力信号Ｓｙｎｃｆｆ２を取り込むとともに、取り込んだ第２出力信号Ｓｙｎｃｆｆ２を第３出力信号Ｓｙｎｃｆｆ３として出力端子Ｑから出力する。第２出力信号Ｓｙｎｃｆｆ２及び第３出力信号Ｓｙｎｃｆｆ３が、検出された第１出力信号Ｓｙｎｃｆｆ１のエッジに基づく複数の信号に相当する。

第４フリップフロップ１３２ａ－２は、信号レベルが低レベルの第２出力信号Ｓｙｎｃｆｆ２を保持している場合に、信号レベルが高レベルの第２出力信号Ｓｙｎｃｆｆ２がデータ入力端子Ｄに入力され、その後にＰＬＬクロック信号ＰＣＬＫ１が立ち上がったとする。この場合、第４フリップフロップ１３２ａ－２の出力端子Ｑから出力される第３出力信号Ｓｙｎｃｆｆ３の信号レベルは、ＰＬＬクロック信号ＰＣＬＫ１に同期して低レベルから高レベルに切り替わる。これにより、第４フリップフロップ１３２ａ－２は、第２出力信号Ｓｙｎｃｆｆ２の立ち上がりエッジを検出することができる。

図２に示すように、第１パルス信号生成回路１３２ｂは、第４フリップフロップ１３２ａ－２から出力される第３出力信号Ｓｙｎｃｆｆ３を反転させた反転第３出力信号ＩＳｙｎｃｆｆ３（反転出力信号の一例）と、第２出力信号Ｓｙｎｃｆｆ２との論理演算結果の信号を第１同期パルス信号Ｓｙｎｃｐｌｓ１として出力する第１演算回路１３２ｂ－２を有している。

第１パルス信号生成回路１３２ｂは、ＡＮＤゲートで構成された第１演算回路１３２ｂ－２と、インバータ１３２ｂ－１とを有している。インバータ１３２ｂ－１の入力端子は、第１同期回路１３２ａに設けられた第４フリップフロップ１３２ａ－２の出力端子Ｑに接続されている。インバータ１３２ｂ－１の出力端子は、第１演算回路１３２ｂ－２を構成するＡＮＤゲートの一方の入力端子に接続されている。これにより、インバータ１３２ｂ－１は、第３出力信号Ｓｙｎｃｆｆ３の極性を反転させた反転第３出力信号ＩＳｙｎｃｆｆ３を、第１演算回路１３２ｂ－２を構成するＡＮＤゲートの一方の入力端子に出力できる。

第１演算回路１３２ｂ－２を構成するＡＮＤゲートの他方の入力端子は、第１同期回路１３２ａに設けられた第３フリップフロップ１３２ａ－１の出力端子Ｑに接続されている。これにより、第１演算回路１３２ｂ－２は、第２出力信号Ｓｙｎｃｆｆ２と反転第３出力信号ＩＳｙｎｃｆｆ３との論理積を実行できる。第１演算回路１３２ｂ－２の出力端子は、第１パルス信号生成回路１３２ｂの出力端子及び第１同期パルス信号生成回路１３２の出力端子でもある。このため、第１同期パルス信号生成回路１３２は、第１演算回路１３２ｂ－２の出力端子から出力されて第２出力信号Ｓｙｎｃｆｆ２と反転第３出力信号ＩＳｙｎｃｆｆ３との論理積の演算結果の信号を第１同期パルス信号Ｓｙｎｃｐｌｓ１として出力する。

図２に示すように、第２フリップフロップ１３３は、Ｄフリップフロップで構成されている。第２フリップフロップ１３３のクロック信号入力端子は、インバータ１３４の出力端子が接続されている。インバータ１３４の入力端子は、第１ＰＬＬ回路１１の出力端子、すなわち第１ＶＣＯ回路１１３の出力端子（図１参照）に接続されている。これにより、インバータ１３４は、ＰＬＬクロック信号ＰＣＬＫ１の位相を１８０°反転させた反転ＰＬＬクロック信号ＩＰＣＬＫ１を第２フリップフロップ１３３のクロック信号入力端子に出力する。

第２フリップフロップ１３３のクロック信号入力端子には、ＰＬＬクロック信号ＰＣＬＫ１ではなく反転ＰＬＬクロック信号ＩＰＣＬＫ１が入力される。反転ＰＬＬクロック信号ＩＰＣＬＫ１は、ＰＬＬクロック信号ＰＣＬＫ１の位相を１８０°反転させた信号であり、ＰＬＬクロック信号ＰＣＬＫ１に同期する信号である。このため、反転ＰＬＬクロック信号ＩＰＣＬＫ１に同期して動作する第２フリップフロップ１３３は、ＰＬＬクロック信号ＰＣＬＫ１に同期して動作することになる。

第２フリップフロップ１３３のデータ入力端子Ｄには第１同期パルス信号Ｓｙｎｃｐｌｓ１が入力される。第２フリップフロップ１３３は例えば、クロック信号入力されるクロック信号の立ち上がりに同期してデータ入力端子に入力されるデータ信号を取り込む（保持する）とともに、取り込んだデータ信号を出力端子Ｑから出力するように構成されている。このため、第２フリップフロップ１３３は、反転ＰＬＬクロック信号ＩＰＣＬＫ１の立ち上がり（すなわちＰＬＬクロック信号ＰＣＬＫ１の立ち下がり）に同期して第１同期パルス信号Ｓｙｎｃｐｌｓ１を取り込むとともに、取り込んだ第１同期パルス信号Ｓｙｎｃｐｌｓ１を同期信号Ｓｙｎｃ＿Ｒ１として出力端子Ｑから出力する。

第２フリップフロップ１３３は、信号レベルが低レベルの第１同期パルス信号Ｓｙｎｃｐｌｓ１を保持している場合に、信号レベルが高レベルの第１同期パルス信号Ｓｙｎｃｐｌｓ１がデータ入力端子Ｄに入力され、その後に反転ＰＬＬクロック信号ＩＰＣＬＫ１が立ち上がったとする。この場合、第２フリップフロップ１３３の出力端子Ｑから出力される同期信号Ｓｙｎｃ＿Ｒ１の信号レベルは、反転ＰＬＬクロック信号ＩＰＣＬＫ１に同期して低レベルから高レベルに切り替わる。これにより、第２フリップフロップ１３３は、第１同期パルス信号Ｓｙｎｃｐｌｓ１の立ち上がりエッジを検出することができる。

図２に示すように、第２同期信号生成回路２３は、リファレンスクロック信号ＲＣＬＫ又はフィードバッククロック信号ＦＣＬＫ２に同期してパルス信号Ｓｙｎｃ＿Ｐを取り込む第５フリップフロップ２３１を有している。また、第２同期信号生成回路２３は、第５フリップフロップ２３１から出力される第４出力信号Ｓｙｎｃｆｆ４のエッジを検出し、検出した当該エッジを用いてＰＬＬクロック信号ＰＣＬＫ２に同期する第２同期パルス信号Ｓｙｎｃｐｌｓ２を生成する第２同期パルス信号生成回路２３２を有している。また、第２同期信号生成回路２３は、第２同期パルス信号Ｓｙｎｃｐｌｓ２が入力されＰＬＬクロック信号ＰＣＬＫ２に同期する同期信号Ｓｙｎｃ＿Ｒ２を出力する第６フリップフロップ２３３を有している。さらに、第２同期信号生成回路２３は、ＰＬＬクロック信号ＰＣＬＫ２の位相を１８０°反転するインバータ２３４を有している。

第５フリップフロップ２３１は、第１同期信号生成回路１３に設けられた第１フリップフロップ１３１を第５フリップフロップ２３１と読み替え、フィードバッククロック信号ＦＣＬＫ１をフィードバッククロック信号ＦＣＬＫ２と読み替え、第１出力信号Ｓｙｎｃｆｆ１を第４出力信号Ｓｙｎｃｆｆ４と読み替えた構成と同一であるため、その説明は省略する。

図２に示すように、第２同期パルス信号生成回路２３２は、第４出力信号Ｓｙｎｃｆｆ４をＰＬＬクロック信号ＰＣＬＫ２と同期させる第２同期回路２３２ａと、第２同期回路２３２ａの出力信号に基づいて第２同期パルス信号Ｓｙｎｃｐｌｓ２を生成する第２パルス信号生成回路２３２ｂとを有している。

第２同期回路２３２ａは、ＰＬＬクロック信号ＰＣＬＫ２に同期して第４出力信号Ｓｙｎｃｆｆ４を取り込む第７フリップフロップ２３２ａ－１と、ＰＬＬクロック信号ＰＣＬＫ２に同期して第７フリップフロップ２３２ａ－１から出力される第５出力信号Ｓｙｎｃｆｆ５を取り込む第８フリップフロップ２３２ａ－２とを有している。

第７フリップフロップ２３２ａ－１は、第１同期回路１３２ａに設けられた第３フリップフロップ１３２ａ－１を第７フリップフロップ２３２ａ－１と読み替え、第１出力信号Ｓｙｎｃｆｆ１を第４出力信号Ｓｙｎｃｆｆ４と読み替え、ＰＬＬクロック信号ＰＣＬＫ１をＰＬＬクロック信号ＰＣＬＫ２と読み替え、第２出力信号Ｓｙｎｃｆｆ２を第５出力信号Ｓｙｎｃｆｆ５と読み替えた構成と同一であるため、その説明は省略する。第８フリップフロップ２３２ａ－２は、第１同期回路１３２ａに設けられた第４フリップフロップ１３２ａ－２を第８フリップフロップ２３２ａ－２と読み替え、第２出力信号Ｓｙｎｃｆｆ２を第５出力信号Ｓｙｎｃｆｆ５と読み替え、ＰＬＬクロック信号ＰＣＬＫ１をＰＬＬクロック信号ＰＣＬＫ２と読み替え、第３出力信号Ｓｙｎｃｆｆ３を第６出力信号Ｓｙｎｃｆｆ６と読み替えた構成と同一であるため、その説明は省略する。

図２に示すように、第２パルス信号生成回路２３２ｂは、第８フリップフロップ２３２ａ－２から出力される第６出力信号Ｓｙｎｃｆｆ６を反転させた反転第６出力信号ＩＳｙｎｃｆｆ６（反転出力信号の一例）と、第５出力信号Ｓｙｎｃｆｆ５との論理演算結果の信号を第２同期パルス信号Ｓｙｎｃｐｌｓ２として出力する第２演算回路２３２ｂ－２を有している。第２演算回路２３２ｂ－２は、ＡＮＤゲートで構成されている。

第２パルス信号生成回路２３２ｂは、第２演算回路２３２ｂ－２と、インバータ２３２ｂ－１とを有している。インバータ２３２ｂ－１は、第１パルス信号生成回路１３２ｂに設けられたインバータ１３２ｂ－１をインバータ２３２ｂ－１と読み替え、第３出力信号Ｓｙｎｃｆｆ３を第６出力信号Ｓｙｎｃｆｆ６と読み替え、反転第３出力信号ＩＳｙｎｃｆｆ３を反転第６出力信号ＩＳｙｎｃｆｆ６と読み替えた構成と同一であるため、その説明は省略する。第２演算回路２３２ｂ－２は、第１パルス信号生成回路１３２ｂに設けられた第１演算回路１３２ｂ－２を第２演算回路２３２ｂ－２と読み替え、第２出力信号Ｓｙｎｃｆｆ２を第５出力信号Ｓｙｎｃｆｆ５と読み替え、反転第３出力信号ＩＳｙｎｃｆｆ３を反転第６出力信号ＩＳｙｎｃｆｆ６と読み替え、第１同期パルス信号Ｓｙｎｃｐｌｓ１を第２同期パルス信号Ｓｙｎｃｐｌｓ２と読み替えた構成と同一であるため、その説明は省略する。

第２同期信号生成回路２３に設けられたインバータ２３４は、第１同期信号生成回路１３に設けられたインバータ１３４をインバータ２３４と読み替え、ＰＬＬクロック信号ＰＣＬＫ１をＰＬＬクロック信号ＰＣＬＫ２と読み替え、反転ＰＬＬクロック信号ＩＰＣＬＫ１を反転ＰＬＬクロック信号ＩＰＣＬＫ２と読み替えた構成と同一であるため、その説明は省略する。

第２同期信号生成回路２３に設けられた第６フリップフロップ２３３は、第１同期信号生成回路１３に設けられた第２フリップフロップ１３３を第６フリップフロップ２３３と読み替え、第１同期パルス信号Ｓｙｎｃｐｌｓ１を第２同期パルス信号Ｓｙｎｃｐｌｓ２と読み替え、反転ＰＬＬクロック信号ＩＰＣＬＫ１を反転ＰＬＬクロック信号ＩＰＣＬＫ２と読み替え、同期信号Ｓｙｎｃ＿Ｒ１を同期信号Ｓｙｎｃ＿Ｒ２と読み替えた構成と同一であるため、その説明は省略する。

次に、本実施形態によるタイミング同期回路１の動作について図１及び図２を参照しつつ図３及び図４を用いて説明する。図３及び図４では主に、マスターチップＭＣに設けられたパルス信号生成回路１２及びスレーブチップＳＣ１～ＳＣｎのそれぞれに設けられた第２同期信号生成回路２３の動作について説明する。図３は、マスターチップＭＣに設けられたパルス信号生成回路１２の動作の一例を示すタイミングチャートである。図３中に示す「ＦＣＬＫ１」は、パルス信号生成回路１２に入力されるフィードバッククロック信号ＦＣＬＫ１を表し、図３中に示す「Ｓｙｎｃ＿Ｐ」は、パルス信号生成回路１２から出力されて第２同期信号生成回路２３に入力されるパルス信号Ｓｙｎｃ＿Ｐを表している。図３では、左から右に向かって時の経過が表されている。

図４は、スレーブチップＳＣ１に設けられた第２同期信号生成回路２３の動作の一例を示すタイミングチャートである。スレーブチップＳＣ１～ＳＣｎのそれぞれに設けられた第２同期信号生成回路２３の動作は、同一であるため、以下、スレーブチップＳＣ１～ＳＣｎの第２同期信号生成回路２３のそれぞれの動作について、スレーブチップＳＣ１に設けられた第２同期信号生成回路２３の動作を例にとって説明する。

図４では、図３中に示す破線で囲まれた区間αに対応する区間の時間軸が拡大されて図示されている。図４中に示す「ＦＣＬＫ２」は、第２同期信号生成回路２３に入力されるフィードバッククロック信号ＦＣＬＫ２を表し、図４中に示す「Ｓｙｎｃ＿Ｐ」は、パルス信号生成回路１２から出力されて第２同期信号生成回路２３に入力されるパルス信号Ｓｙｎｃ＿Ｐを表している。図４中に示す「Ｓｙｎｃｆｆ４」は、第５フリップフロップ２３１から出力される第４出力信号Ｓｙｎｃｆｆ４を表している。図４中に示す「ＰＣＬＫ２」は、第２同期信号生成回路２３に入力されるＰＬＬクロック信号ＰＣＬＫ２を表している。図４中に示す「Ｓｙｎｃｆｆ５」は、第７フリップフロップ２３２ａ－１から出力される第５出力信号Ｓｙｎｃｆｆ５を表している。図４中に示す「Ｓｙｎｃｆｆ６」は、第８フリップフロップ２３２ａ－２から出力される第６出力信号Ｓｙｎｃｆｆ６を表している。図４中に示す「ＩＳｙｎｃｆｆ６」は、インバータ２３２ｂ－１から出力される反転第６出力信号ＩＳｙｎｃｆｆ６を表している。図４中に示す「Ｓｙｎｃｐｌｓ２」は、第２演算回路２３２ｂ－２から出力される第２同期パルス信号Ｓｙｎｃｐｌｓ２を表している。図４中に示す「ＩＰＣＬＫ２」は、インバータ２３４から出力される反転ＰＬＬクロック信号ＩＰＣＬＫ２を表している。図４中に示す「Ｓｙｎｃ＿Ｒ２」は、第２同期信号生成回路２３から出力される同期信号Ｓｙｎｃ＿Ｒ２を表している。図４では、左から右に向かって時の経過が表されている。

図３に示すように、パルス信号生成回路１２は、第１ＰＬＬ回路１１から入力されたフィードバッククロック信号ＦＣＬＫ１をの立ち下がりタイミングに応じて、フィードバッククロック信号ＦＣＬＫ１の１クロック分（１周期分）のパルス幅を持ったパルス信号Ｓｙｎｃ＿Ｐを生成する。パルス信号生成回路１２は、フィードバッククロック信号ＦＣＬＫ１の立ち下がりに同期させてパルス信号Ｓｙｎｃ＿Ｐを生成する。しかしながら、パルス信号Ｓｙｎｃ＿Ｐは、パルス信号生成回路１２と第２同期信号生成回路２３との間の信号配線ＳＬの長さに応じた配線遅延Δｄ１の分だけ遅れて第２同期信号生成回路２３に入力される。

本実施形態では、パルス信号生成回路１２は、フィードバッククロック信号ＦＣＬＫ１の１クロック分のパルス幅を有するパルス信号Ｓｙｎｃ＿Ｐを生成するように構成されている。しかしながら、パルス信号Ｓｙｎｃ＿Ｐのパルス幅は、フィードバッククロック信号ＦＣＬＫ１の１クロック分に限られず、２クロック分以上であってもよい。また、パルス信号生成回路１２は、一度だけパルス信号Ｓｙｎｃ＿Ｐを生成するのではなく、定期的にパルス信号Ｓｙｎｃ＿Ｐを生成して出力し続けるように構成されていてもよい。また、パルス信号生成回路１２は、フィードバッククロック信号ＦＣＬＫ１の立ち下がりタイミングに限らず、後続する回路（本実施形態では、分周回路１４、ＡＤＣ１５及びデジタル信号処理回路１６の少なくともいずれか１つ）の構成によっては、フィードバッククロック信号ＦＣＬＫ１の立ち上がりのタイミングに同期して立ち上がるようにパルス信号Ｓｙｎｃ＿Ｐを生成してもよい。

図４に示すように、マスターチップＭＣのパルス信号生成回路１２で生成されたパルス信号Ｓｙｎｃ＿Ｐは、フィードバッククロック信号ＦＣＬＫ１の立ち下りの時刻ｔ１から配線遅延Δｄ１の分だけ遅れた時刻ｔ２のタイミングでスレーブチップＳＣ１に設けられた第２同期信号生成回路２３に入力される。

第５フリップフロップ２３１は、例えば時刻３におけるフィードバッククロック信号ＦＣＬＫ２の立ち上がりタイミングでデータ入力端子Ｄに入力されて値が「１」（すなわち信号レベルが高レベル）のパルス信号Ｓｙｎｃ＿Ｐを取り込む。ここで、フィードバッククロック信号ＦＣＬＫ２は、ＰＬＬクロック信号ＰＣＬＫ２を元にして分周して生成されたクロック信号である。このため、ＰＬＬクロック信号ＰＣＬＫ２の立ち上がりタイミング又は立ち下りタイミングは、時刻ｔ３のおける基準タイミングにおいて、フィードバッククロック信号ＦＣＬＫ２の立ち上がりタイミング又は立ち下がりタイミングと同じ又は決められた一定の時間差でずれる。決められた一定の時間差は、第２ＰＬＬ回路２１の回路構成や第２ＰＬＬ回路２１と第２同期信号生成回路２３との信号配線に応じて所定値となる。

第５フリップフロップ２３１は、時刻ｔ３において値が「１」（すなわち信号レベルが高レベル）のパルス信号Ｓｙｎｃ＿Ｐを取り込んでから所定時間だけ遅れたタイミングで、値が「０」から「１」（すなわち信号レベルが低レベルから高レベル）に変化する第４出力信号Ｓｙｎｃｆｆ４を出力する。この所定時間の遅れは、第５フリップフロップ２３１の回路構成に応じて定まる所定値である。

図４に示すように、第７フリップフロップ２３２ａ－１は、例えば時刻４におけるＰＬＬクロック信号ＰＣＬＫ２の立ち上がりタイミングでデータ入力端子Ｄに入力されて値が「１」（すなわち信号レベルが高レベル）の第４出力信号Ｓｙｎｃｆｆ４を取り込む。第７フリップフロップ２３２ａ－１は、時刻ｔ４において値が「１」（すなわち信号レベルが高レベル）の第４出力信号Ｓｙｎｃｆｆ４を取り込んでから所定時間だけ遅れたタイミングで、値が「０」から「１」（すなわち信号レベルが低レベルから高レベル）に変化する第５出力信号Ｓｙｎｃｆｆ５を出力する。この所定時間の遅れは、第７フリップフロップ２３２ａ－１の回路構成に応じて定まる所定値であり、例えば第５フリップフロップ２３１における所定時間の遅れとほぼ同じ値である。

時刻ｔ４に対して当該所定時間の遅れが経過した時刻ｔ５において、第２演算回路２３２ｂ－２には、信号レベルが高レベルの第５出力信号Ｓｙｎｃｆｆ５と、信号レベルが高レベルの反転第６出力信号ＩＳｙｎｃｆｆ６とが入力される。これにより、第２演算回路２３２ｂ－２は、時刻ｔ５から所定時間だけ遅れたタイミングで、信号レベルが高レベルの第２同期パルス信号Ｓｙｎｃｐｌｓ２を出力する。この所定時間の遅れは、第２演算回路２３２ｂ－２の回路構成に応じて定まる所定値である。

図４に示すように、時刻ｔ５からＰＬＬクロック信号ＰＣＬＫ２の半クロック分の時間が経過した時刻ｔ６において、反転ＰＬＬクロック信号ＩＰＣＬＫ２の立ち上がりタイミングとなる。これにより、第６フリップフロップ２３３は、時刻ｔ６において値が「１」（すなわち信号レベルが高レベル）の第２同期パルス信号Ｓｙｎｃｐｌｓ２を取り込む。さらに、第６フリップフロップ２３３は、時刻ｔ６から所定時間だけ遅れたタイミングで、値が「０」から「１」（すなわち信号レベルが低レベルから高レベル）に変化する同期信号Ｓｙｎｃ＿Ｒ２を出力する。この所定時間の遅れは、第６フリップフロップ２３３の回路構成に応じて定まる所定値であり、例えば第５フリップフロップ２３１及び第７フリップフロップ２３２ａ－１における所定時間の遅れとほぼ同じ値である。

図４に示すように、第８フリップフロップ２３２ａ－２は、例えば時刻７におけるＰＬＬクロック信号ＰＣＬＫ２の立ち上がりタイミングでデータ入力端子Ｄに入力されて値が「１」（すなわち信号レベルが高レベル）の第５出力信号Ｓｙｎｃｆｆ５を取り込む。時刻ｔ７は、時刻ｔ４におけるＰＬＬクロック信号ＰＣＬＫ２の立ち上がり後の最初の立ち上がりタイミングである。第８フリップフロップ２３２ａ－２は、時刻ｔ７において値が「１」（すなわち信号レベルが高レベル）の第５出力信号Ｓｙｎｃｆｆ５を取り込んでから所定時間の遅れたタイミングで、値が「０」から「１」（すなわち信号レベルが低レベルから高レベル）に変化する第６出力信号Ｓｙｎｃｆｆ６を出力する。この所定時間の遅れは、第８フリップフロップ２３２ａ－２の回路構成に応じて定まる所定値であり、例えば第５フリップフロップ２３１、第７フリップフロップ２３２ａ－１及び第６フリップフロップ２３３における所定時間の遅れとほぼ同じ値である。

図４に示すように、第６出力信号Ｓｙｎｃｆｆ６の値が「０」から「１」（すなわち信号レベルが低レベルから高レベル）に変化することにより、インバータ２３２ｂ－１から出力される反転第６出力信号ＩＳｙｎｃｆｆ６の値が「１」から「０」（すなわち信号レベルが高レベルから低レベル）に変化する。インバータ２３２ｂ－１は、第６出力信号Ｓｙｎｃｆｆ６の信号レベルが変化してから所定時間の遅れたタイミングで反転第６出力信号ＩＳｙｎｃｆｆ６の信号レベルを変化する。この所定時間の遅れは、インバータ２３２ｂ－１の回路構成に応じて定まる所定値である。

図４に示すように、反転第６出力信号ＩＳｙｎｃｆｆ６の値が「１」から「０」（すなわち信号レベルが高レベルから低レベル）に変化することにより、第２演算回路２３２ｂ－２には、信号レベルが高レベルの第５出力信号Ｓｙｎｃｆｆ５と、信号レベルが低レベルの反転第６出力信号ＩＳｙｎｃｆｆ６とが入力される。これにより、第２演算回路２３２ｂ－２は、反転第６出力信号ＩＳｙｎｃｆｆ６の信号レベルが変化した時刻から所定時間だけ遅れたタイミングで、信号レベルが低レベルの第２同期パルス信号Ｓｙｎｃｐｌｓ２を出力する。これにより、第２同期パルス信号Ｓｙｎｃｐｌｓ２は、ＰＬＬクロック信号ＰＣＬＫ２の１クロック分（すなわち１周期）よりも長く１．５クロック分（１．５周期）よりも短い長さのパルス幅を有する信号となる。

図４に示すように、時刻ｔ７からＰＬＬクロック信号ＰＣＬＫ２の半クロック分の時間が経過した時刻ｔ８において、反転ＰＬＬクロック信号ＩＰＣＬＫ２の立ち上がりタイミングとなる。これにより、第６フリップフロップ２３３は、時刻ｔ８において値が「０」（すなわち信号レベルが低レベル）の第２同期パルス信号Ｓｙｎｃｐｌｓ２を取り込む。さらに、第６フリップフロップ２３３は、時刻ｔ８から所定時間だけ遅れたタイミングで、値が「１」から「０」（すなわち信号レベルが高レベルから低レベル）に変化する同期信号Ｓｙｎｃ＿Ｒ２を出力する。これにより、同期信号Ｓｙｎｃ＿Ｒ２は、ＰＬＬクロック信号ＰＣＬＫ２の１クロック分（すなわち１周期）とほぼ同じ長さのパルス幅を有する信号となる。

このように、第２同期パルス信号Ｓｙｎｃｐｌｓ２は、基準タイミング（時刻ｔ３のタイミング）に対して、ＰＬＬクロック信号ＰＣＬＫ２の周期で１クロック分遅れたＰＬＬクロック信号ＰＣＬＫ２の立ち上がりタイミングに同期して値が変化し、２クロック分遅れたＰＬＬクロック信号ＰＣＬＫ２の立ち上がりタイミングで値が元に戻るパルス信号になる。また、同期信号Ｓｙｎｃ＿Ｒ２は、基準タイミング（時刻ｔ３のタイミング）から数えてＰＬＬクロック信号ＰＣＬＫ２の周期で１．５クロック分遅れた反転ＰＬＬクロック信号ＩＰＣＬＫ２の立ち上がりタイミングに同期して値が変化し、基準タイミングからＰＬＬクロック信号ＰＣＬＫ２の周期で２．５クロック分遅れた反転ＰＬＬクロック信号ＩＰＣＬＫ２の立ち上がりタイミングで値が元に戻るパルス信号となる。

フィードバッククロック信号ＦＣＬＫ２は、第２ＰＬＬ回路２１によってクロック位相をリファレンスクロック信号ＲＣＬＫと一致又は決められた一定の時間関係となるようにフィードバックが掛けられる。そのため、タイミング同期回路１は、リファレンスクロック信号ＲＣＬＫが送信される信号配線ＳＬでの配線遅延がマスターチップＭＣ及びスレーブチップＳＣ１～ＳＣｎで一致する設計とすることで、マスターチップＭＣ及びスレーブチップＳＣ１～ＳＣｎのそれぞれの基準タイミング信号であるフィードバッククロック信号ＦＣＬＫ１，ＦＣＬＫ２のタイミングを同時にすることができる。それにより、マスターチップＭＣに設けられた複数のＡＤＣ１５に用いるクロック信号であるＰＬＬクロック信号ＰＣＬＫ１及びスレーブチップＳＣ１～ＳＣｎのそれぞれに設けられた複数のＡＤＣ２５に用いるクロック信号であるＰＬＬクロック信号ＰＣＬＫ２も同時にすることができる。さらに、マスターチップＭＣに設けられた分周回路１４及びスレーブチップＳＣ１～ＳＣｎのそれぞれに設けられた分周回路２４には、タイミングが揃えられた基準タイミングに対してＰＬＬクロック信号ＰＣＬＫ１，ＰＣＬＫ２の周期で１．５クロック分遅れた同期信号Ｓｙｎｃ＿Ｒ１，Ｓｙｎｃ＿Ｒ２が同時に供給される。その結果、タイミング同期回路１に設けられた全ての分周回路１４及び分周回路２４が同期したタイミングで動作することができる。

ここで、比較例としての特許文献１に開示された技術について説明する。特許文献１には、複数チップを用いる場合に各チップのクロックを同期させつつチップ間の信号接続の複雑性を緩和する技術が開示されている。図５は、特許文献１に開示されたクロック位相調整回路のブロック図である。図５に示すように、特許文献１に開示されたクロック位相調整回路は、マスタフラグｓｙｎｃＭをマスターチップからスレーブチップに供給することで、マスタクロック信号ＣＬＫＭ及びスレーブクロックＣＬＫＳのタイミング差を検出し、マスタクロック信号ＣＬＫＭとスレーブクロックＣＬＫＳの位相が常に一定の関係を保つ。

図６は、特許文献１に開示された技術を、図５を用いて説明した複数のＡＤＣ ＩＣを用いたシステムに適用させた他の比較例を示している。図６では、図５中に示すＰＬＬ回路及び分周回路をまとめてＰＬＬ回路８１（図６では、「ＰＬＬ」と表記されている）として図示されている。また、図６では、図５中に示すマスタフラグ生成回路をフラグ生成回路８２（図６では、「Ｆｌａｇ．Ｇｅｎ」と表記されている）として図示されている。また、図５中に示すスレーブチップ９６－１～９６－ｎのそれぞれに含まれるスキュー検出回路及び位相調整回路をまとめて遅延制御回路８３（図６では、「Ｄｅｌｅｙ Ｃｏｎｔｒｏｌ」として表記されている）として図示されている。また、図６に示すシステムでは、遅延制御回路８３に後続される分周回路８４（図６では、「Ｃｌｏｃｋ Ｄｉｖｉｄｅｒ」として表記されている）は、マスターチップ９５に設けられた分周回路８４と同期して動作させるために、同期信号Ｓｙｎｃが入力されている。さらに、マスターチップ９５には、ＰＬＬ回路８１から出力されるクロック信号を遅延させる遅延回路８５（図６では、「Ｄｅｌａｙ」と表記されている）が設けられている。スレーブチップ９６－１～９６－ｎのそれぞれの遅延制御回路８３では、ＰＬＬ回路８１から出力されるクロック信号を遅延させるだけで、逆に早めることが不可能である。このため、マスターチップ９５とスレーブチップ９６－１～９６－ｎのそれぞれの当該クロック信号を同時に調整するために、遅延回路８５によってマスターチップ９５側の当該クロック信号を一定量遅らせるようになっている。

図６に示すシステムの構成の場合、マスターチップ９５及びスレーブチップ９６－１～９６－ｎのそれぞれに設けられた複数のＡＤＣ８６を動作させるクロック信号のタイミングを同時にするためには、スレーブチップ９６－１～９６－ｎの遅延制御回路８３において、同期信号Ｓｙｎｃの伝搬遅延と、マスターチップ９５の遅延回路８５の遅延とを打ち消す必要がある。つまり、マスターチップ９５から出力された同期信号Ｓｙｎｃがスレーブチップ９６－１～９６－ｎのそれぞれの遅延制御回路８３に到達するまでの遅延時間（すなわち配線遅延時間）をＴｓｙｎｃとし、マスターチップ９５の遅延回路８５の遅延時間をＴｄｅｌａｙとし、スレーブチップ９６－１～９６－ｎの遅延制御回路８３の遅延時間をＴｄｅｌａｙ＿ｓｌａｖｅとすると、マスターチップ９５のＰＬＬ回路８１から出力されるマスタクロック信号ＣＬＫＭのタイミングＴＭＣＬＫに対して、マスターチップ９５のＡＤＣ８６を動作させるクロック信号のタイミングはＴＭＣＬＫ＋Ｔｄｅｌａｙとなる。また、スレーブチップ９６－１～９６－ｎのＡＤＣ８６を動作させるクロック信号のタイミングは、ＴＭＣＬＫ＋Ｔｓｙｎｃ＋Ｔｄｅｌａｙ＿ｓｙｎｃとなる。つまり、「Ｔｄｅｌａｙ＝Ｔｓｙｎｃ＋Ｔｄｅｌａｙ＿ｓｙｎｃ」を満たすように遅延制御回路８３の遅延時間Ｔｄｅｌａｙ＿ｓｙｎｃを設定すればよい。これにより、マスターチップ９５及びスレーブチップ９６－１～９６－ｎにおいて、ＡＤＣ８６を動作させるクロック信号のタイミングが同時になる。

しかし、遅延回路８５は、周囲の温度や製造プロセスのばらつきによってその特性が大きく変化する。特許文献１に開示された位相調整回路は、バッファの遅延を活用し、当該バッファを縦続接続した数によって遅延量を変える構成を有している。当該バッファの遅延量は、周囲温度や製造プロセスのばらつきによって変化する。そのため、配線遅延時間Ｔｓｙｎｃをキャンセルするような一定の遅延量をあらゆる温度環境、電源電圧環境、製造プロセス条件で実現することが難しい。

図７は、さらに他の比較例としてのシステムの構成例である。図７に示すシステムでは、遅延回路を用いないでマスターチップ９７とスレーブチップ９８－１～９８－ｎとのＡＤＣを動作させるクロック信号のタイミングを同時にしつつ、各チップの分周回路の設定を同期させることができる。図７に示すシステムの構成は、図１２に示すシステムの構成に比べて、引き回されるクロック信号が低速なクロック信号になっている。ただし、当該システムでは、低速なクロック信号を引き回しているとはいえ、マスターチップ９７及びスレーブチップ９８－１～９８－ｎへのクロック信号の到達時間ずれが、そのままＡＤＣのサンプリングタイミングのずれとなる。このため、配線に要求される等長性は、高速クロック信号を引き回したことと変わりがない。つまり、図７に示すシステムにおいてクロック信号の同期性を確保することは、図６に示すシステムと同様に困難である。また、図７に示すシステムでは、同期信号Ｓｙｎｃについても図１２を用いて説明したように、高速で動作する高速クロック信号ＣＬＫの１周期分の遅延しか許容されない。このため、図７に示すシステムは、図２に示すシステムにおけるチップ間の配線接続の複雑性が緩和されることは無い。

これに対し、本実施形態によるタイミング同期回路１では、ＰＬＬクロック信号ＰＣＬＫ１，ＰＣＬＫ２の周波数を一定にしたとき、第１ＰＬＬ回路１１及び第２ＰＬＬ回路２１の逓倍率を上げることによりリファレンスクロック信号ＲＣＬＫの周波数を下げることができる。このため、周波数を下げたリファレンスクロック信号ＲＣＬＫに同期して生成される同期信号Ｓｙｎｃ＿Ｒ１，Ｓｙｎｃ＿Ｒ２のタイミングの許容範囲は、比較的周波数の低いリファレンスクロック信号ＲＣＬＫの半周期分の遅延になる。これにより、タイミング同期回路１は、従来のシステムや上述の各比較例におけるシステムの構成に比べて、マスターチップ及びスレーブチップ間並びに複数のスレーブチップ間の信号配線の接続に求められるタイミング要求が緩和される。

これにより、本実施形態によるタイミング同期回路１では、マスターチップＭＣ及びスレーブチップＳＣ１～ＳＣｎのそれぞれに供給する信号のうち、高精度にタイミングを揃えて分配する必要がある信号はリファレンスクロック信号ＲＣＬＫだけである。このため、タイミング同期回路１は、マスターチップＭＣ及びスレーブチップＳＣ１～ＳＣｎのそれぞれの間の信号配線の接続の複雑性が大きく解消される。また、マスターチップＭＣ及びスレーブチップＳＣ１～ＳＣｎ間で接続されている信号配線で送信されるクロック信号は、動作周波数が低速なリファレンスクロック信号ＲＣＬＫと、リファレンスクロック信号ＲＣＬＫよりもさらに動作周波数が遅いパルス信号Ｓｙｎｃ＿Ｐだけである。このため、タイミング同期回路１は、パルス信号Ｓｙｎｃ＿Ｐを駆動する回路の駆動能力を低減することができ、低消費電力化を図ることができる。さらに、タイミング同期回路１は、マスターチップＭＣ及びスレーブチップＳＣ１～ＳＣｎの間に高周波の信号を送受信する必要がないので、電磁気妨害（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ：ＥＭＩ）の観点からも悪影響を緩和できる。

以上説明したように、本実施形態によるタイミング同期回路１によれば、チップ間の配線接続の複雑性を緩和しつつ、チップ間で同期動作を実現することができる。

〔第２実施形態〕
本発明の第２実施形態によるタイミング同期回路について図８を用いて説明する。本実施形態によるタイミング同期回路について、上記第１実施形態によるタイミング同期回路１の構成要素と同一の作用・機能を奏する構成要素には同一の符号を付してその説明は省略する。

図８に示すように、本実施形態によるタイミング同期回路３は、マスターチップＭＣａと、マスターチップＭＣａに接続された複数のスレーブチップＳＣ１ａ～ＳＣｎａとを備えている。

マスターチップＭＣａは、リファレンスクロック信号ＲＣＬＫが入力されるパルス信号生成回路３２と、リファレンスクロック信号ＲＣＬＫが入力される第１同期信号生成回路３３とを有している。本実施形態におけるパルス信号生成回路３２は、フィードバッククロック信号ＦＣＬＫ１ではなく、リファレンスクロック信号ＲＣＬＫに同期するパルス信号Ｓｙｎｃ＿Ｐを生成するように構成されている。また、本実施形態における第１同期信号生成回路３３は、フィードバッククロック信号ＦＣＬＫ１ではなく、リファレンスクロック信号ＲＣＬＫに同期する同期信号Ｓｙｎｃ＿Ｒ１を生成するように構成されている。

スレーブチップＳＣ１ａ～ＳＣｎａはそれぞれ、リファレンスクロック信号ＲＣＬＫが入力される第２同期信号生成回路４３を有している。本実施形態における第２同期信号生成回路４３は、フィードバッククロック信号ＦＣＬＫ２ではなく、リファレンスクロック信号ＲＣＬＫに同期する同期信号Ｓｙｎｃ＿Ｒ２を生成するように構成されている。

上記第１実施形態におけるフィードバッククロック信号ＦＣＬＫ１，ＦＣＬＫ２は、リファレンスクロック信号ＲＣＫを逓倍かつ分周して生成されリファレンスクロック信号ＲＣＬＫに同期するクロック信号である。このため、パルス信号生成回路３２がリファレンスクロック信号ＲＣＬＫを用いてパルス信号Ｓｙｎｃ＿Ｐを生成し、第１同期信号生成回路３３の第１フリップフロップ１３１（図２参照）がリファレンスクロック信号ＲＣＬＫに同期して動作し、第２同期信号生成回路４３の第５フリップフロップ２３１（図２参照）がリファレンスクロック信号ＲＣＬＫに同期して動作したとしても、タイミング同期回路３は、上記第１実施形態によるタイミング同期回路１と同様に動作することができる。これにより、タイミング同期回路３は、タイミング同期回路１と同様の効果が得られる。

以上説明したように、本実施形態によるタイミング同期回路３によれば、チップ間の配線接続の複雑性を緩和しつつ、チップ間で同期動作を実現することができる。

〔第３実施形態〕
本発明の第３実施形態によるタイミング同期回路について図９を用いて説明する。本実施形態によるタイミング同期回路について、上記第１実施形態によるタイミング同期回路１の構成要素と同一の作用・機能を奏する構成要素には同一の符号を付してその説明は省略する。本実施形態によるタイミング同期回路は、クロック信号源及び差動送信器がマスターチップと分離されている点に特徴を有している。

図９に示すように、本実施形態によるタイミング同期回路５は、クロック信号源１７及び差動送信器１８を有するクロックチップＣＣと、クロックチップＣＣに接続されたマスターチップＭＣｂと、クロックチップＣＣ及びマスターチップＭＣｂに接続された複数のスレーブチップＳＣ１～ＳＣｎとを備えている。マスターチップＭＣｂは、クロック信号源１７及び差動送信器１８を有していない点を除いて、上記第１実施形態におけるマスターチップＭＣと同様の構成を有している。

タイミング同期回路５は、クロックチップＣＣとマスターチップＭＣｂとを接続する信号配線ＬＣと、クロックチップＣＣとスレーブチップＳＣ１～ＳＣｎのそれぞれとを接続する信号配線ＬＣとを等長配線とすることにより、上記第１実施形態によるタイミング同期回路１と同様の効果が得られる。また、タイミング同期回路５は、クロックチップＣＣ及びマスターチップＭＣｂの間の信号配線ＬＣと、クロックチップＣＣ及びスレーブチップＳＣ１～ＳＣｎのそれぞれの間の信号配線ＬＣとが等長配線でなくても、スレーブチップＳＣ１～ＳＣｎのそれぞれへのリファレンスクロック信号ＲＣＬＫの入力タイミングのずれがリファレンスクロック信号ＲＣＬＫの一周期よりも短くなる範囲内であれば異なっていてもよい。これにより、タイミング同期回路５は、上記第１実施形態によるタイミング同期回路１と同様の効果が得られる。

以上説明したように、本実施形態によるタイミング同期回路５によれば、チップ間の配線接続の複雑性を緩和しつつ、チップ間で同期動作を実現することができる。

本発明は、上記第１から第３実施形態に限らず、種々の変形が可能である。
上記第１実施形態によるタイミング同期回路１は、第１同期信号生成回路１３がフィードバッククロック信号ＦＣＬＫ１に同期してパルス信号Ｓｙｎｃ＿Ｐを取り込み、第２同期信号生成回路２３がフィードバッククロック信号ＦＣＬＫ２に同期してパルス信号Ｓｙｎｃ＿Ｐを取り込むように構成されているが、本発明はこれに限られない。例えば、タイミング同期回路１は、第１同期信号生成回路１３がリファレンスクロック信号ＲＣＬＫに同期してパルス信号Ｓｙｎｃ＿Ｐを取り込み、第２同期信号生成回路２３がリファレンスクロック信号ＲＣＬＫに同期してパルス信号Ｓｙｎｃ＿Ｐを取り込むように構成されていてもよい。この場合もタイミング同期回路１は、上記第１実施形態によるタイミング同期回路１と同様に効果が得られる。

上記第１実施形態によるタイミング同期回路１では、第１同期信号生成回路１３に設けられた第１同期回路１３２ａ及び第２フリップフロップ１３３は、リファレンスクロック信号ＲＣＬＫの立ち上がりに同期して動作するように構成され、第２同期信号生成回路２３に設けられた第２同期回路２３２ａ及び第６フリップフロップ２３３は、リファレンスクロック信号ＲＣＬＫの立ち上がりに同期して動作するように構成されているが、本発明はこれに限られない。例えば、第１同期回路１３２ａ及び第２フリップフロップ１３３並びに第２同期回路２３２ａ及び第６フリップフロップ２３３はそれぞれ、リファレンスクロック信号ＲＣＬＫの立ち下がりに同期して動作するように構成されていてもよい。

上記第１実施形態によるタイミング同期回路１は、第２フリップフロップ１３３の出力信号を同期信号Ｓｙｎｃ＿Ｒ１とし、第６フリップフロップ２３３の出力信号を同期信号Ｓｙｎｃ＿Ｒ２として出力するように構成されているが、本発明はこれに限られない。例えば、タイミング同期回路１は、後続される回路構成によっては、第１同期パルス信号Ｓｙｎｃｐｌｓ１を同期信号Ｓｙｎｃ＿Ｒ１とし、第２同期パルス信号Ｓｙｎｃｐｌｓ２を同期信号Ｓｙｎｃ＿Ｒ２として出力するように構成されていてもよい。

上記第１実施形態によるタイミング同期回路１では、第１パルス信号生成回路１３２ｂは、ＡＮＤゲート構成された第１演算回路１３２ｂ－２によって第１同期パルス信号Ｓｙｎｃｐｌｓ１を生成し、第２パルス信号生成回路２３２ｂは、ＡＮＤゲートによって構成された第２演算回路２３２ｂ－２によって第２同期パルス信号Ｓｙｎｃｐｌｓ２を生成するように構成されているが、本発明はこれに限られない。第１演算回路１３２ｂ－２及び第２演算回路２３２ｂ－２は、第１同期パルス信号Ｓｙｎｃｐｌｓ１及び第２同期パルス信号Ｓｙｎｃｐｌｓ２と同様のパルス信号を生成できれば、入力される信号の信号レベルに応じて、ＡＮＤゲートとは異なるゲート回路で構成されていてもよい。

１，３，５ タイミング同期回路
１１ 第１ＰＬＬ回路
１２，３２ パルス信号生成回路
１３，３３ 第１同期信号生成回路
１４，２４、８４ 分周回路
１６ デジタル信号処理回路
１８ 差動送信器
１９，２９ 差動受信器
２１ 第２ＰＬＬ回路
２３，４３ 第２同期信号生成回路
２６ デジタル信号処理回路
８１ ＰＬＬ回路
８２ フラグ生成回路
８３ 遅延制御回路
８５ 遅延回路
９２ 水晶発振器
９３－１，９３－２，９３－ｎ，９５－１，９５－ｎ ＡＤＣチップ
９５，９７，ＭＣ，ＭＣａ，ＭＣｂ マスターチップ
９６－１，９６－ｎ，９８－１，９８－ｎ スレーブチップ
１１１ 第１ＰＦＤ回路
１１２ 第１フィルタ回路
１１３ 第１ＶＣＯ回路
１１４ 第１分周回路
１３１ 第１フリップフロップ
１３２ 第１同期パルス信号生成回路
１３２ａ 第１同期回路
１３２ａ－１ 第３フリップフロップ
１３２ａ－２ 第４フリップフロップ
１３２ｂ 第１パルス信号生成回路
１３２ｂ－１，１３４，２３２ｂ－１，２３４ インバータ
１３２ｂ－２ 第１演算回路
１３３ 第２フリップフロップ
２１１ 第２ＰＦＤ回路
２１２ 第２フィルタ回路
２１３ 第２ＶＣＯ回路
２１４ 第２分周回路
２３１ 第５フリップフロップ
２３２ 第２同期パルス信号生成回路
２３２ａ 第２同期回路
２３２ａ－１ 第７フリップフロップ
２３２ａ－２ 第８フリップフロップ
２３２ｂ 第２パルス信号生成回路
２３２ｂ－２ 第２演算回路
２３３ 第６フリップフロップ
９３２ デジタル信号処理回路
９３３ 演算クロック分周器
ＣＣ クロックチップ

Claims (11)

1. 入力される第１クロック信号を逓倍した第１逓倍クロック信号及び前記第１逓倍クロック信号を分周した第１分周クロック信号を生成する第１位相同期回路、前記第１クロック信号又は前記第１分周クロック信号に同期するパルス信号を生成するパルス信号生成回路、前記第１クロック信号又は前記第１分周クロック信号に同期して取り込んだ前記パルス信号を用いて前記第１逓倍クロック信号に同期する第１同期信号を生成する第１同期信号生成回路、及び前記第１同期信号で初期化される第１信号処理回路を有するマスターチップと、
   入力される前記第１クロック信号を逓倍した第２逓倍クロック信号及び前記第２逓倍クロック信号を分周した第２分周クロック信号を生成する第２位相同期回路、前記第１クロック信号又は前記第２分周クロック信号に同期して取り込んだ前記パルス信号を用いて前記第２逓倍クロック信号に同期する第２同期信号を生成する第２同期信号生成回路、及び前記第２同期信号で初期化される第２信号処理回路を有するスレーブチップと
   を備えるタイミング同期回路。
2. 前記第１位相同期回路は、
   前記第１逓倍クロック信号を分周して前記第１分周クロック信号を生成する第１分周回路と、
   前記第１クロック信号と前記第１分周クロック信号との位相差を検出する第１位相周波数検出回路と、
   前記第１位相周波数検出回路の出力信号に基づいて第１制御電圧を出力する第１フィルタ回路と、
   前記第１制御電圧に基づいて周波数を制御した前記第１逓倍クロック信号を出力する第１電圧制御発振回路と
   を有する
   請求項１に記載のタイミング同期回路。
3. 前記第１同期信号生成回路は、
   前記第１クロック信号又は前記第１分周クロック信号に同期して前記パルス信号を取り込む第１フリップフロップと、
   前記第１フリップフロップから出力される第１出力信号のエッジを検出し、検出した前記エッジを用いて前記第１逓倍クロック信号に同期する第１同期パルス信号を生成する第１同期パルス信号生成回路と、
   前記第１同期パルス信号が入力され、前記第１逓倍クロック信号に同期する前記第１同期信号を出力する第２フリップフロップと
   を有する
   請求項１又は２に記載のタイミング同期回路。
4. 前記第１同期パルス信号生成回路は、
   前記第１出力信号を前記第１逓倍クロック信号と同期させる第１同期回路と、
   前記第１同期回路の出力信号に基づいて前記第１同期パルス信号を生成する第１パルス信号生成回路と
   を有する
   請求項３に記載のタイミング同期回路。
5. 前記第１同期回路は、
   前記第１逓倍クロック信号に同期して前記第１出力信号を取り込む第３フリップフロップと、
   前記第１逓倍クロック信号に同期して前記第３フリップフロップから出力される第２出力信号を取り込む第４フリップフロップと
   を有し、
   前記第１パルス信号生成回路は、前記第４フリップフロップから出力される第３出力信号を反転させた反転出力信号と、前記第２出力信号との論理演算結果の信号を前記第１同期パルス信号として出力する第１演算回路を有する
   請求項４に記載のタイミング同期回路。
6. 前記第２位相同期回路は、
   前記第１クロック信号と前記第２分周クロック信号との位相差を検出する第２位相周波数検出回路と、
   前記第２位相周波数検出回路の出力信号に基づいて第２制御電圧を出力する第２フィルタ回路と、
   前記第２制御電圧に基づいて周波数を制御した前記第２逓倍クロック信号を出力する第２電圧制御発振回路と
   を有する
   請求項１から５までのいずれか一項に記載のタイミング同期回路。
7. 前記第２同期信号生成回路は、
   前記第１クロック信号又は前記第２分周クロック信号に同期して前記パルス信号を取り込む第５フリップフロップと、
   前記第５フリップフロップから出力される第４出力信号のエッジを検出し、検出した該エッジを用いて前記第２逓倍クロック信号に同期する第２同期パルス信号を生成する第２同期パルス信号生成回路と、
   前記第２同期パルス信号が入力され、前記第２逓倍クロック信号に同期する前記第２同期信号を出力する第６フリップフロップと
   を有する
   請求項１から６までのいずれか一項に記載のタイミング同期回路。
8. 前記第２同期パルス信号生成回路は、
   前記第４出力信号を前記第２逓倍クロック信号と同期させる第２同期回路と、
   前記第２同期回路の出力信号に基づいて前記第２同期パルス信号を生成する第２パルス信号生成回路と
   を有する
   請求項７に記載のタイミング同期回路。
9. 前記第２同期回路は、
   前記第２逓倍クロック信号に同期して前記第４出力信号を取り込む第７フリップフロップと、
   前記第２逓倍クロック信号に同期して前記第７フリップフロップから出力される第５出力信号を取り込む第８フリップフロップと
   を有し、
   前記第２パルス信号生成回路は、前記第８フリップフロップから出力される第６出力信号を反転させた反転出力信号と、前記第５出力信号との論理演算結果の信号を前記第２同期パルス信号として出力する第２演算回路を有する
   請求項８に記載のタイミング同期回路。
10. 複数の前記スレーブチップが備えられている
    請求項１から９までのいずれか一項に記載のタイミング同期回路。
11. 前記マスターチップは、前記第１クロック信号を生成する発振回路を有し、
    複数の前記スレーブチップのそれぞれは、互いに等しい長さの配線で前記発振回路に接続されている
    請求項１０に記載のタイミング同期回路。
    

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