JP2009272998A

JP2009272998A - 位相同期回路及び半導体チップ

Info

Publication number: JP2009272998A
Application number: JP2008123230A
Authority: JP
Inventors: Hiroyuki Kinoshita; 宏之木下
Original assignee: Oki Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2008-05-09
Filing date: 2008-05-09
Publication date: 2009-11-19

Abstract

【課題】複数のチップ内の内部回路に供給される動作タイミング用のクロック信号の位相を正確に同期させることができる位相同期回路を提供する。
【解決手段】第１チップ内において第１クロック信号を遅延させて第２クロック信号を生成し、２クロック信号を第１内部回路の動作タイミング用として第１内部回路に供給する第１遅延手段と、第２クロック信号を遅延させて第３クロック信号を生成する第２遅延手段と、第２チップ内において第１クロック信号を第１チップとの間の第１配線を介して入力し、その入力した第１クロック信号を第２内部回路の動作タイミング用として第２内部回路に供給する入力手段と、第１入力手段によって入力された第１クロック信号を第２配線を介して帰還クロック信号として第１チップに帰還させる帰還手段と、第３クロック信号と帰還クロック信号との位相差が減少するように第１及び第２遅延手段各々の遅延時間を制御する位相比較手段とを備える。
【選択図】図４

Description

本発明は、複数の半導体チップ各々の内部回路に供給されるクロック信号の位相を同期させる位相同期回路及び半導体チップに関する。

従来の一般的な液晶表示装置は、図１に示すように、タイミングコントローラ１、ソースドライバ２₁〜２_i、ゲートドライバ３₁〜３_j、及び液晶パネル４を備えている。タイミングコントローラ１はグラフィックプロセッサ等の外部回路から出力された画像データを受け取り、その画像データに応じてゲートドライバ３₁〜３_jへライン選択信号を順次出力し、ソースドライバ２₁〜２_iにはライン選択信号に同期して色データを出力する。ソースドライバ２₁〜２_iは色データに応じた電圧を液晶パネル４に印加することにより、ゲートドライバ３₁〜３_jで選択されたライン上のセルを駆動して液晶パネル４に画像を映し出すことが行われる。

近年、液晶表示装置の解像度は増加傾向にあり、解像度の増加に従って色データの転送周波数が増加するので、転送周波数を減少させるために上記のタイミングコントローラのチップを２個用いて液晶パネルをその左右両側から駆動するのが一般的になっている（特許文献１参照）。

図２は２つのタイミングコントローラのチップを用いた液晶表示装置の構成を示している。この液晶表示装置は、タイミングコントローラ１Ａ，１Ｂ、ソースドライバ２Ａ₁〜２Ａ_m，２Ｂ₁〜２Ｂ_m、ゲートドライバ３Ａ₁〜３Ａ_n，３Ｂ₁〜３Ｂ_n、及び液晶パネル４を備えている。タイミングコントローラ１Ａ、ソースドライバ２Ａ₁〜２Ａ_m、及びゲートドライバ３Ａ₁〜３Ａ_nは液晶パネル４の左半分を駆動する部分であり、タイミングコントローラ１Ｂ、ソースドライバ２Ｂ₁〜２Ｂ_m、及びゲートドライバ３Ｂ₁〜３Ｂ_nは液晶パネル４の右半分を駆動する部分である。タイミングコントローラ１Ａ，１Ｂが独立したチップにより各々形成されている。

タイミングコントローラ１Ａはマスタチップ(Master Chip)とし、タイミングコントローラ１Ｂはスレーブチップ(Slave Chip)として構成されている。

タイミングコントローラとしてマスタチップ及びスレーブチップを用いる場合には、その２つのチップ間の動作タイミングを一致させるために同一のクロック信号が各チップに供給される必要がある。例えば、図３に示すように、タイミングコントローラのマスタチップ１１とスレーブチップ１２との間でのクロック信号CLKの受け渡しが行われる。マスタチップ１１は外部入力のクロック信号CLKをＰＬＬ回路１３で逓倍した信号CLK_PLLを内部回路のクロック信号M_CLK_INTとして動作する。また、ＰＬＬ回路１３で逓倍した信号はマスタチップ１１の端子M_CLK_OUTから出力され、スレーブチップ１２の端子S_CLK_INに入力され、それがスレーブチップ１２の内部回路のクロック信号S_CLK_INTに供給される。なお、チップ１１，１２各々の各クロック信号ラインにはバッファ１４〜１８が挿入されている。
特開２００６−２４３５６２号公報

しかしながら、かかる従来の装置構成ではマスタチップ１１の端子M_CLK_OUTとスレーブチップ１２の端子S_CLK_INとの間には配線容量が含まれるので、その分だけスレーブチップ１２の内部回路のクロック信号S_CLK_INTは遅れてしまい、マスタチップ１１の内部回路のクロック信号M_CLK_INTとの位相がずれてしまう。

また、装置内には遅延素子の温度変動、電源電圧変動、チップバラツキ等の不安定要因があり、これに基づいたクロック信号の位相ずれは避けることができない。この位相ずれにより左右の画面でライン選択信号の同期が取れなくなり、例えば、表示装置では画面左右各々の映像乱れといった画質劣化の可能性がある。

そこで、本発明の目的は、複数のチップ内の内部回路に供給される動作タイミング用のクロック信号の位相を正確に同期させることができる位相同期回路及び半導体チップを提供することである。

本発明の位相同期回路は、第１チップ内に形成された第１内部回路及び第２チップ内に形成された第２内部回路各々に動作タイミング用として供給されるクロック信号の位相を同期させる位相同期回路であって、前記第１チップ内において第１クロック信号を遅延させて第２クロック信号を生成し、前記２クロック信号を前記第１内部回路の動作タイミング用として前記第１内部回路に供給する第１遅延手段と、前記第２クロック信号を遅延させて第３クロック信号を生成する第２遅延手段と、前記第２チップ内において前記第１クロック信号を前記第１チップとの間の第１配線を介して入力し、その入力した第１クロック信号を前記第２内部回路の動作タイミング用として前記第２内部回路に供給する入力手段と、前記入力手段によって入力された前記第１クロック信号を第２配線を介して帰還クロック信号として前記第１チップに帰還させる帰還手段と、前記第３クロック信号と前記帰還クロック信号との位相差が減少するように前記第１及び第２遅延手段各々の遅延時間を制御する位相比較手段と、を備えることを特徴としている。

本発明の半導体チップは、クロック信号に応じて動作する内部回路を備えた半導体チップであって、２値のいずれか一方を表す選択制御信号を入力するための選択端子と、第１クロック信号を遅延させて第２クロック信号を生成する第１遅延手段と、前記第２クロック信号を遅延させて第３クロック信号を生成する第２遅延手段と、前記選択制御信号が一方の値を表すときには前記第１クロック信号をクロック出力端子に供給し、前記選択制御信号が他方の値を表すときにはクロック入力端子に供給される外部クロック信号を前記クロック出力端子に供給する第１選択手段と、前記第３クロック信号と前記外部クロック信号との位相差が減少するように前記第１及び第２遅延手段各々の遅延時間を制御する位相比較手段と、前記選択制御信号が一方の値を表すときには前記２クロック信号を前記内部回路の動作タイミング用として前記内部回路に供給し、前記選択制御信号が他方の値を表すときには前記外部クロック信号を前記内部回路の動作タイミング用として前記内部回路に供給する第２選択手段と、を備えることを特徴としている。

本発明の位相同期回路によれば、第１チップから第２チップにクロック信号を伝送する配線に配線容量があっても、更には遅延素子の温度変動、電源電圧変動、チップバラツキ等の不安定要因が存在しても、第１及び第２チップ内の各内部回路に供給されるクロック信号の位相を正確に同期させることが可能である。

また、本発明の半導体チップによれば、選択制御信号が一方の値を示すときにはマスタチップとして動作し、他方の値を示すときにはスレーブチップとして動作するように構成することができる。よって、マスタチップ及びスレーブチップの構成を同一にして、その各チップの内部回路のクロック信号の位相を合わせることができる。また、マスタチップ及びスレーブチップの構成を同一にすることができるので、チップの位相同期回路の設計が１つで済むという利点がある。

以下、本発明の実施例を図面を参照しつつ詳細に説明する。

図４は本発明の第１の実施例として液晶表示装置のタイミングコントローラを示している。この液晶表示装置は図２に示した構成を備え、タイミングコントローラ１Ａ，１Ｂを構成する半導体チップとしてマスタチップ（第１チップ）２１，スレーブチップ（第２チップ）２２が備えられている。

マスタチップ２１はＰＬＬ回路３１、遅延調整回路３２，３３、位相比較回路３４及びバッファ３５〜３８を備えている。また、マスタチップ２１はスレーブチップ２２との接続のためにクロック出力端子M_CLK_OUT及び入力端子M_CLK_INを有している。

マスタチップ２１には外部入力のクロック信号CLKが供給される。クロック信号CLKはバッファ３５を介してＰＬＬ回路３１に供給される。ＰＬＬ回路３１はクロック信号CLKを逓倍してクロック信号CLK_PLL（第１クロック信号）を出力する。ＰＬＬ回路３１の出力はバッファ３６を介してクロック出力端子M_CLK_OUTに接続されている。クロック出力端子M_CLK_OUTはスレーブチップ２２にクロック信号を供給するための端子である。

また、ＰＬＬ回路３１の出力には２つの遅延調整回路３２，３３が直列に接続されている。遅延調整回路３２，３３各々は入力信号を遅延させ、その遅延時間の長さは調整可能にされている。すなわち、遅延調整回路３２はクロック信号CLK_PLLを時間Δｔ１だけ遅延させ、遅延調整回路３３は遅延調整回路３２による遅延クロック信号を更に時間Δｔ２だけ遅延させる。遅延調整回路３２の遅延クロック信号（第２クロック信号）はバッファ３７を介してマスタチップ２１の内部回路のクロック信号M_CLK_INTとして用いられる。遅延調整回路３３の遅延クロック信号（第３クロック信号）は位相比較回路３４の一方の入力に供給される。

位相比較回路３４は、遅延調整回路３３の遅延クロック信号とスレーブチップ２２から入力端子M_CLK_INに供給されるクロック信号とを位相比較する。入力端子M_CLK_INに供給されるクロック信号はバッファ３８を介して位相比較回路３４の他方の入力に供給される。位相比較回路３４の比較結果は遅延調整回路３２，３３に制御信号として供給され、遅延時間Δｔ１，Δｔ２を制御するようになっている。同一の制御信号によって遅延時間Δｔ１，Δｔ２は制御されるので、Δｔ１＝Δｔ２である。

スレーブチップ２２はバッファ４１〜４３を備えている。また、スレーブチップ２２はマスタチップ２１との接続のためにクロック入力端子S_CLK_IN及び出力端子S_CLK_OUTを有している。

クロック入力端子S_CLK_INは配線Ｌ１によってマスタチップ２１のクロック出力端子M_CLK_OUTに接続され、出力端子S_CLK_OUTは配線Ｌ２によってマスタチップ２１の入力端子M_CLK_INに接続されている。クロック入力端子S_CLK_INはバッファ４１，４２を介して出力端子S_CLK_OUTに接続されている。バッファ４１，４２の接続点のクロック信号はバッファ４３を介してスレーブチップ２２の内部回路のクロック信号S_CLK_INTとして用いられる。配線Ｌ１及びＬ２は同じ長さで同じ配線容量Ｃ１，Ｃ２を有するとする。

かかる構成において、マスタチップ２１のＰＬＬ回路３１の出力クロック信号CLK_PLLが図５(a)に示すように時刻t0で立ち上がるパルス信号とする。クロック信号CLK_PLLはバッファ３６を介してクロック出力端子M_CLK_OUTに供給され、そこから出力される。出力されたクロック信号は配線Ｌ１を介してスレーブチップ２２のクロック入力端子S_CLK_INに供給される。配線Ｌ１の容量Ｃ１により、クロック信号CLK_PLLの伝送に遅延が生じる。すなわち、クロック入力端子S_CLK_INに供給されたクロック信号については図５(b)に示すように時刻t0に対して時間Δtだけの遅延が生じる。

スレーブチップ２２において、クロック入力端子S_CLK_INに供給されたクロック信号はバッファ４１，４３を介して内部回路のクロック信号S_CLK_INTとされる。クロック信号S_CLK_INTは時刻t0＋Δtで立ち上がる信号である。また、クロック入力端子S_CLK_INに供給されたクロック信号はバッファ４１，４２を介して出力端子S_CLK_OUTに供給され、そこから出力される。出力された帰還クロック信号は配線Ｌ２を介してマスタチップ２１のクロック入力端子M_CLK_INに供給される。配線Ｌ２の容量Ｃ２により、帰還クロック信号の伝送に遅延が生じる。すなわち、クロック入力端子M_CLK_INに供給された帰還クロック信号については図５(c)に示すように時刻t0に対して時間２Δtだけの遅延が生じる。

マスタチップ２１において、入力端子M_CLK_INに供給された帰還クロック信号はバッファ３８を介して位相比較回路３４の他方の入力に供給される。位相比較回路３４の一方の入力にはＰＬＬ回路３１の出力クロック信号CLK_PLLが遅延調整回路３２，３３によって時刻t0に対して遅延時間Δt１＋Δt２をもって供給される。位相比較回路３４は遅延時間の差２Δｔ−（Δt１＋Δt２）に応じた制御信号を生成するので、その制御信号に応じて遅延調整回路３２の遅延時間Δt１及び遅延調整回路３３の遅延時間Δt２が共にΔｔに等しくなるように制御される。すなわち、Δt１＝Δt２＝Δtとされる。

よって、遅延調整回路３２の遅延クロック信号は時刻ｔ0に対してΔtだけ遅延されて、図５(d)に示すように、マスタチップ２１の内部回路のクロック信号M_CLK_INTとして用いられる。一方、スレーブチップ２２の内部回路のクロック信号S_CLK_INTは、クロック入力端子S_CLK_INに供給されたクロック信号に等しいので、図５(e)に示すように時刻t0に対して時間Δtだけの遅延が生じており、クロック信号M_CLK_INTと等しいタイミングとなる。

このように、第１の実施例によれば、遅延素子の温度変動、電源電圧変動、チップバラツキ等の不安定要因の影響を受けることなく、マスタチップ及びスレーブチップ各々の内部回路のクロック信号の位相を合わせることができる。

なお、マスタチップ２１及びスレーブチップ２２においてクロック出力端子M_CLK_OUTとクロック入力端子M_CLK_INとがパッケージの同一位置に配置されるように構成すると、マスタチップ２１及びスレーブチップ２２各々の内部の負荷インピーダンスを等しくさせることができる。すなわち、図４のマスタチップにおけるM_CLK_OUTのパッドの位置とスレーブチップのS_CLK_OUTのパッドの位置を同じ位置とし、マスタチップにおけるM_CLK_INのパッドの位置とスレーブチップのS_CLK_INのパッドの位置とを同じ位置とすることにより、パッケージ内の配線（ボンディングワイヤとインナーリード）の長さも等しくすることが可能となる。これにより、パッケージ内の配線の負荷インピーダンスを等しくする、すなわち、パッケージ内の配線の遅延を等しくなる。この場合、Ｌ１とＬ２の長さを等しくするためには、パッケージの外の実装基板上の配線長を等しくするのみで足りるという利点がある。

図６は本発明の第２の実施例として液晶表示装置のタイミングコントローラを示している。この液晶表示装置は図２に示した構成を備え、タイミングコントローラ１Ａ，１Ｂとしてマスタチップ４１，スレーブチップ４２が備えられている。マスタチップ４１及びスレーブチップ４２内のクロック信号供給系の構成は同一である。すなわち、マスタチップ４１は上記のＰＬＬ回路３１、遅延調整回路３２，３３、位相比較回路３４及びバッファ３５〜３８の他にセレクタ３９，４０を備えている。

セレクタ３９は遅延調整回路３２の遅延クロック信号とバッファ３８の出力クロック信号とのうちのいずれか一方をバッファ３７に供給する。セレクタ４０はバッファ３６の出力クロック信号とバッファ３８の出力クロック信号とのうちのいずれか一方をクロック出力端子M_CLK_OUTに供給する。セレクタ３９，４０各々の選択状態はマスタ／スレーブ選択端子に供給される信号（選択制御信号）のレベルによって決定される。マスタチップ４１では高レベルに設定され、セレクタ３９は遅延調整回路３２の遅延クロック信号を選択出力し、その遅延クロック信号がバッファ３７を介してクロック信号M_CLK_INTとして用いられる。また、セレクタ４０はバッファ３６の出力クロック信号、すなわちクロック信号CLK_PLLをクロック出力端子M_CLK_OUTに選択出力する。出力端子M_CLK_OUTから出力されたクロック信号は配線Ｌ１を介してスレーブチップ２２のクロック入力端子S_CLK_INに供給される。

スレーブチップ４２ではマスタ／スレーブ選択端子は低レベルに設定され、セレクタ３９はバッファ３８の出力クロック信号、すなわちクロック入力端子S_CLK_INに供給されたクロック信号を選択出力し、その選択クロック信号がバッファ３７を介してクロック信号S_CLK_INTとして用いられる。また、セレクタ４０はバッファ３８の出力クロック信号をクロック出力端子S_CLK_OUTに選択出力する。出力端子S_CLK_OUTから出力されたクロック信号は配線Ｌ２を介してマスタチップ２１のクロック入力端子M_CLK_INに供給される。

マスタチップ４１の遅延調整回路３２，３３及び位相比較回路３４による位相合わせ動作は第１の実施例の場合と同様である。

このように、第２の実施例によれば、マスタチップ及びスレーブチップの構成を同一にして、その各チップの内部回路のクロック信号の位相を合わせることができる。また、マスタチップ及びスレーブチップの構成を同一にすることができるので、チップの位相同期回路の設計が１つで済むという利点がある。

なお、上記した各実施例においては、本発明の位相同期回路を表示装置に適用した場合について説明したが、これに限定されず、双方の内部回路の動作タイミングを一致させる第１及び第２チップを備えた他の装置に本発明を適用することができる。

単一のタイミングコントローラを有する液晶表示装置の構成を示すブロック図である。２つのタイミングコントローラを有する液晶表示装置の構成を示すブロック図である。図２のタイミングコントローラ内の位相同期回路を示すブロック図である。本発明の第１の実施例を示すブロック図である。図４の回路の各部におけるクロック信号を示す波形図である。本発明の第２の実施例を示すブロック図である。

符号の説明

１，１Ａ，１Ｂタイミングコントローラ
１３，３１ＰＬＬ回路
１１，２１，４１マスタチップ
１２，２２，４２スレーブチップ
３２，３３遅延調整回路
３４位相比較回路

Claims

第１チップ内に形成された第１内部回路及び第２チップ内に形成された第２内部回路各々に動作タイミング用として供給されるクロック信号の位相を同期させる位相同期回路であって、
前記第１チップ内において第１クロック信号を遅延させて第２クロック信号を生成し、前記２クロック信号を前記第１内部回路の動作タイミング用として前記第１内部回路に供給する第１遅延手段と、
前記第２クロック信号を遅延させて第３クロック信号を生成する第２遅延手段と、
前記第２チップ内において前記第１クロック信号を前記第１チップとの間の第１配線を介して入力し、その入力した第１クロック信号を前記第２内部回路の動作タイミング用として前記第２内部回路に供給する入力手段と、
前記入力手段によって入力された前記第１クロック信号を第２配線を介して帰還クロック信号として前記第１チップに帰還させる帰還手段と、
前記第３クロック信号と前記帰還クロック信号との位相差が減少するように前記第１及び第２遅延手段各々の遅延時間を制御する位相比較手段と、を備えることを特徴とする位相同期回路。
前記第１配線による前記第２チップへの前記第１クロック信号の伝送遅延時間と前記第２配線による前記帰還クロック信号の前記第１チップへの伝送遅延時間とが互いにΔｔに等しいとし、前記第１遅延手段による遅延時間をΔｔ１とし、前記第２遅延手段による遅延時間をΔｔ２とすると、前記位相比較手段は、Δｔ１＝Δｔ及びΔｔ２＝Δｔとなるように制御することを特徴とする請求項１記載の位相同期回路。
前記第１チップは、前記第１遅延手段、前記第２遅延手段及び前記位相比較手段を備え、前記第２チップは、前記入力手段及び前記帰還手段を備えることを特徴とする請求項１記載の位相同期回路。
前記第１及び第２チップ各々は、前記第１遅延手段、前記第２遅延手段、前記位相比較手段、前記入力手段及び前記帰還手段を備え、更に、前記第１遅延手段、前記第２遅延手段及び前記位相比較手段からなる部分と、前記入力手段及び前記帰還手段からなる部分とのいずれか一方を所定の端子の信号レベルに応じて選択的に活性化させる選択手段を備えることを特徴とする請求項１記載の位相同期回路。
クロック信号に応じて動作する内部回路を備えた半導体チップであって、
２値のいずれか一方を表す選択制御信号を入力するための選択端子と、
第１クロック信号を遅延させて第２クロック信号を生成する第１遅延手段と、
前記第２クロック信号を遅延させて第３クロック信号を生成する第２遅延手段と、
前記選択制御信号が一方の値を表すときには前記第１クロック信号をクロック出力端子に供給し、前記選択制御信号が他方の値を表すときにはクロック入力端子に供給される外部クロック信号を前記クロック出力端子に供給する第１選択手段と、
前記第３クロック信号と前記外部クロック信号との位相差が減少するように前記第１及び第２遅延手段各々の遅延時間を制御する位相比較手段と、
前記選択制御信号が一方の値を表すときには前記２クロック信号を前記内部回路の動作タイミング用として前記内部回路に供給し、前記選択制御信号が他方の値を表すときには前記外部クロック信号を前記内部回路の動作タイミング用として前記内部回路に供給する第２選択手段と、を備えることを特徴とする半導体チップ。