KR102399389B1 - 타이밍 컨트롤러, 그 제어 방법, 그것을 사용한 전자 기기 - Google Patents

타이밍 컨트롤러, 그 제어 방법, 그것을 사용한 전자 기기 Download PDF

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Abstract

메모리에 저장한 데이터를 확실하게 취입 가능한 타이밍 컨트롤러를 제공한다. 메모리 리드 회로(310)는 메모리(304)로부터 픽셀 데이터를 판독한다. 다상 클럭 발생기(312)는 픽셀 클럭 CKP에 기초하여 다상 클럭 CK1∼CKN을 발생한다. 자동 조정 회로(314)는 자동 조정 기간에 있어서, 메모리(304)에 리드 액세스하여, 메모리(304)로부터의 데이터 스트로브 신호 DQS를 다상 클럭 CK1∼CKN을 사용하여 취입하고, 다상 클럭 CK1∼CKN 중 데이터 스트로브 신호 DQS의 하이 구간의 실질적으로 중앙에 위치하는 하나를 하이 구간용의 제1 리드 클럭 CKH, 로우 구간의 실질적으로 중앙에 위치하는 다른 하나를 로우 구간용의 제2 리드 클럭 CKL로 한다. 래치 회로(316)는, 통상 기간에 있어서, 메모리(304)로부터의 데이터 DQ를, 제1 리드 클럭 CKH 및 제2 리드 클럭 CKL을 이용하여 취입한다.

Description

타이밍 컨트롤러, 그 제어 방법, 그것을 사용한 전자 기기{TIMING CONTROLLER, METHOD FOR CONTROLLING THE SAME, AND ELECTRONIC DEVICE USING THE SAME}
본 발명은 그래픽 컨트롤러로부터의 화상 데이터를 받아, 게이트 드라이버, 소스 드라이버에 정보를 전송하는 타이밍 컨트롤러에 관한 것이다.
도 1은 화상 표시 시스템의 블록도이다. 화상 표시 시스템(100)은 액정 패널이나 유기 EL 패널 등의 디스플레이 패널(102)과, 게이트 드라이버(104), 소스 드라이버(106), 그래픽 컨트롤러(110) 및 타이밍 컨트롤러(200)를 구비한다. 그래픽 컨트롤러(110)는 디스플레이 패널(102)에 표시해야 할 화상 데이터를 생성한다. 이 화상 데이터에 포함되는 픽셀(RGB) 데이터는, 시리얼 형식으로, 타이밍 컨트롤러(200)에 전송된다. 케이블은 커넥터(112)에 있어서 탈착 가능해도 된다.
타이밍 컨트롤러(200)는 화상 데이터를 받아, 각종 제어 신호, 타이밍 신호(동기 신호)를 생성한다. 게이트 타이밍 신호는, 게이트 드라이버(104)에 송신된다. 게이트 드라이버(104)는 게이트 타이밍 신호와 동기하여 디스플레이 패널(102)의 주사선 LS를 순서대로 선택한다. 또한 RGB 데이터는, 그것을 출력해야 할 데이터선 LD를 구동하는 소스 드라이버(106)에 공급된다.
도 2는 도 1의 타이밍 컨트롤러(200r)의 블록도이다. 타이밍 컨트롤러(200r)는 입력 인터페이스(리시버) 회로(202), 로직 회로(204), SDRAM(Synchronous Dynamic Random Access Memory)(206), 출력 인터페이스 회로(트랜스미터)(208)를 구비한다. 입력 인터페이스 회로(202)는 그래픽 컨트롤러(110)로부터 시리얼 전송되는 비디오 입력 데이터(RGB 데이터)를 수신한다. RGB 데이터는, 픽셀 클럭 CKP와 동기하여 전송된다. 픽셀 클럭 CKP는, 클럭 라인을 통해 전송되어도 되고, RGB 데이터에 매립되어도 된다. 타이밍 컨트롤러(200)는 입력 인터페이스 회로(202)가 수신한 픽셀 클럭 CKP와 동기하여 동작한다.
입력 인터페이스 회로(202)가 수신한 RGB 데이터는, SDRAM(206)에 프레임 데이터 혹은 라인 데이터(이하, 화상 데이터라 칭함)로서 저장된다. 로직 회로(204)는 SDRAM(206)에 저장된 화상 데이터를 받아, 필요한 신호 처리를 행한다. 신호 처리를 받은 화상 데이터는, 출력 인터페이스 회로(208)에 의해, 소스 드라이버(106)에 전송된다.
일본 특허 공개 제2000-78027호 공보 일본 특허 공개 제2007-96903호 공보
도 3의 (a), (b)는 SDRAM으로부터의 데이터 판독을 도시하는 도면이다. 로직 회로(204)가 SDRAM(206)에 리드 액세스하면, SDRAM(206)은, 로직 회로(204)가 공급한 클럭 CK와 동기하여, 데이터 DQ 및 데이터 스트로브 신호 DQS를 발생한다.
도 3의 (a)는 정상 동작을 나타낸다. 로직 회로(204)는 데이터 스트로브 신호 DQS를 소정 시간 Ta 지연시켜, 리드 클럭 CKREAD를 생성하고, 리드 클럭 CKREAD의 에지의 타이밍에서, 데이터 DQ를 취입(래치)하여, 리드 데이터를 생성한다.
그런데, 급격한 주파수 변동이나, 온도, 습도 등의 외적 요인이나, 지연 시간 Ta의 변동에 의해, 데이터 DQ를 올바르게 취입할 수 없는 상황이 발생할 수 있다. 도 3의 (b)에서는, SDRAM(206)이 발생하는 데이터 DQ 및 데이터 스트로브 신호 DQS의 주파수(주기)가 변동되는 모습이 도시되어 있고, 리드 클럭 CKREAD의 에지가, 데이터 DQ의 구간의 전반에 위치하기 때문에 셋업 위반으로 되어, 리드 데이터가 SDRAM(206)으로부터의 데이터 DQ와 불일치로 된다.
본 발명은 이러한 상황을 감안하여 이루어진 것이며, 그 어느 형태의 예시적인 목적의 하나는, 메모리에 저장한 데이터를 확실하게 취입 가능한 타이밍 컨트롤러의 제공에 있다.
본 발명의 어느 형태는, 타이밍 컨트롤러에 관한 것이다. 타이밍 컨트롤러는, 화상 데이터를 구성하는 픽셀 데이터 및 그것에 부수되는 픽셀 클럭을 그래픽 컨트롤러로부터 수신하는 리시버와, 리시버가 수신한 픽셀 데이터를 유지하는 메모리와, 메모리로부터 픽셀 데이터를 판독하는 메모리 리드 회로와, 메모리 리드 회로가 판독한 픽셀 데이터에 신호 처리를 실시하는 로직 회로와, 로직 회로에 의한 신호 처리를 거친 픽셀 데이터를 소스 드라이버에 송신하는 트랜스미터를 구비한다. 메모리 리드 회로는, 픽셀 클럭에 기초하여 다상 클럭을 발생하는 다상 클럭 발생기와, 자동 조정 기간에 있어서, 메모리에 리드 액세스하여, 메모리로부터의 데이터 스트로브 신호를 다상 클럭을 사용하여 취입하고, 다상 클럭 중 데이터 스트로브 신호의 하이 구간의 실질적으로 중앙에 위치하는 하나를 하이 구간용의 제1 리드 클럭, 다상 클럭 중 데이터 스트로브 신호의 로우 구간의 실질적으로 중앙에 위치하는 다른 하나를 로우 구간용의 제2 리드 클럭으로 하는 자동 조정 회로와, 통상 기간에 있어서, 메모리로부터의 데이터를, 제1 리드 클럭 및 제2 리드 클럭을 이용하여 취입하는 래치 회로를 포함한다. 자동 조정 기간에 있어서의 리드 액세스에는, 버스트 리드가 이용되어도 된다.
이 형태에 따르면, 데이터 스트로브 신호 DQS의 하이 구간, 로우 구간 각각의 중앙에 위치하는 리드 클럭을 생성할 수 있기 때문에, 데이터를 확실하게 취입할 수 있다.
다상 클럭은, 제1 상 클럭 내지 제N 상 클럭(N은 2 이상의 정수)을 포함해도 된다. 자동 조정 회로는, 제i 상 클럭 내지 제j 상 클럭의 사이가 데이터 스트로브 신호의 하이 구간이었을 때, 제i 상 클럭과 제j 상 클럭의 중앙의 클럭을, 제1 리드 클럭으로 해도 된다.
또한 자동 조정 회로는, 제k 상 클럭 내지 제l 상 클럭의 사이가 로우 구간이었을 때, 제k 상 클럭과 제l 상 클럭의 중앙의 클럭을, 제2 리드 클럭으로 해도 된다.
하이 구간과 로우 구간의 리드 클럭을 독립적으로 조절함으로써, 데이터 스트로브 신호 DQS의 듀티비가 50％로부터 어긋나 있는 경우에도, 최적의 리드 클럭을 생성할 수 있다.
자동 조정 회로는, 제1 리드 클럭에 대하여 소정 상 시프트한 클럭을 제2 리드 클럭으로 해도 된다. 이에 의해 회로를 간소화할 수 있다.
자동 조정 회로는, 제1 상 클럭 내지 제N 상 클럭(N은 2 이상의 정수)을 포함하고, 제k 상 클럭 내지 제l 상 클럭의 사이가 로우 구간이었을 때, 제k 상 클럭과 제l 상 클럭의 중앙의 클럭을, 제2 리드 클럭으로 해도 된다. 자동 조정 회로는, 제2 리드 클럭에 대하여 소정 상 시프트한 클럭을 제1 리드 클럭으로 해도 된다.
자동 조정 기간은, 1프레임의 블랭크 구간에 삽입되어도 된다. 이에 의해 화상 표시 중에, 표시를 중단하지 않고 리드 클럭의 타이밍 조정을 행할 수 있다.
자동 조정 기간은, 매프레임 발생해도 된다. 이에 의해 짧은 시간 스케일의 주파수 변동이나 온도, 습도 등의 변동에 추종할 수 있다.
자동 조정 회로는, 데이터 스트로브 신호의 하이 구간 또는 로우 구간 중 적어도 한쪽이 소정 폭에 미치지 않을 때, 이상으로 판정해도 된다. 이에 의해 메모리의 이상 검출이 가능해진다.
자동 조정 회로는, 이상으로 판정하면, 메모리를 초기화해도 된다. 만약 이상이 메모리에 기인하고 있는 경우에는, 메모리의 초기화에 의해, 타이밍 컨트롤러를 정상으로 복귀시킬 수 있다.
자동 조정 회로는, 하이 구간 내에, 소정 폭 이하의 로우 구간이 발생하였을 때, 당해 로우 구간을 무시해도 된다. 자동 조정 회로는, 로우 구간 내에, 소정 폭 이하의 하이 구간이 발생하였을 때, 당해 하이 구간을 무시해도 된다. 짧은 로우 구간 혹은 하이 구간은 노이즈로서 마스크함으로써, 자동 조정의 정밀도를 높일 수 있다.
다상 클럭은 8, 12, 16, 24, 32상 중 어느 하나여도 된다.
타이밍 컨트롤러는, 하나의 반도체 기판에 일체 집적화되어도 된다.
「일체 집적화」란, 회로의 구성 요소 모두가 반도체 기판 상에 형성되는 경우나, 회로의 주요 구성 요소가 일체 집적화되는 경우가 포함되고, 회로 상수의 조절용으로 일부의 저항이나 캐패시터 등이 반도체 기판의 외부에 설치되어 있어도 된다.
본 발명의 다른 형태는, 전자 기기에 관한 것이다. 전자 기기는 상술한 어느 하나의 타이밍 컨트롤러를 구비한다.
본 발명의 다른 형태는, 디스플레이 장치에 관한 것이다. 디스플레이 장치는 상술한 어느 하나의 타이밍 컨트롤러를 구비한다.
또한, 이상의 구성 요소를 임의로 조합한 것, 혹은 본 발명의 표현을, 방법, 장치 등의 사이에서 변환한 것도 또한 본 발명의 형태로서 유효하다.
본 발명의 어느 형태에 의하면, 메모리에 저장한 데이터를 확실하게 취입할 수 있다.
도 1은 화상 표시 시스템의 블록도.
도 2는 도 1의 타이밍 컨트롤러의 블록도.
도 3의 (a), (b)는 SDRAM으로부터의 데이터 판독을 도시하는 도면.
도 4는 실시 형태에 따른 타이밍 컨트롤러의 블록도.
도 5는 데이터 스트로브 신호와 다상 클럭을 도시하는 파형도.
도 6은 자동 조정 회로의 구성예를 도시하는 도면.
도 7의 (a)는 타이밍 컨트롤러의 자동 조정 기간의 동작 파형도이고, 도 7의 (b)는 타이밍 컨트롤러의 통상 기간의 동작 파형도.
도 8의 (a)는 제1 변형예의 동작 파형도이고, 도 8의 (b)는 제2 변형예의 동작 파형도.
도 9는 전자 기기를 도시하는 도면.
이하, 본 발명을 적합한 실시 형태를 기초로 도면을 참조하면서 설명한다. 각 도면에 도시되는 동일 또는 동등한 구성 요소, 부재, 처리에는, 동일한 번호를 붙이는 것으로 하고, 적절히 중복된 설명은 생략한다. 또한, 실시 형태는, 발명을 한정하는 것은 아니고 예시이며, 실시 형태에 기술되는 모든 특징이나 그 조합은, 반드시 발명의 본질적인 것이라고는 할 수 없다.
본 명세서에 있어서, 「부재 A가, 부재 B와 접속된 상태」란, 부재 A와 부재 B가 물리적으로 직접적으로 접속되는 경우 외에, 부재 A와 부재 B가, 전기적인 접속 상태에 영향을 미치지 않거나, 혹은 기능을 저해하지 않는 다른 부재를 통해 간접적으로 접속되는 경우도 포함한다.
마찬가지로, 「부재 C가, 부재 A와 부재 B 사이에 설치된 상태」란, 부재 A와 부재 C, 혹은 부재 B와 부재 C가 직접적으로 접속되는 경우 외에, 전기적인 접속 상태에 영향을 미치지 않거나, 혹은 기능을 저해하지 않는 다른 부재를 통해 간접적으로 접속되는 경우도 포함한다.
도 4는 실시 형태에 따른 타이밍 컨트롤러(200)의 블록도이다. 이 타이밍 컨트롤러(200)는 도 1에 도시한 화상 표시 시스템(100)에 사용되며, 화상 데이터를 구성하는 픽셀(RGB) 데이터 및 그것에 부수되는 픽셀 클럭 CKP를, 그래픽 컨트롤러(110)로부터 수신하여, 데이터 드라이버(도시하지 않음)에 출력한다. 예를 들어 픽셀 데이터는 차동 시리얼 형식으로 전송된다.
타이밍 컨트롤러(300)는 리시버(302), 메모리(304), 로직 회로(306), 트랜스미터(308), 메모리 리드 회로(310)를 구비하고, 하나의 반도체 기판에 일체 집적화된 기능 IC(Integrated Circuit)이다.
리시버(302)는 화상 데이터를 구성하는 픽셀 데이터 및 그것에 부수되는 픽셀 클럭 CKP를 그래픽 컨트롤러(110)로부터 수신한다. 예를 들어 리시버(302)는 LVDS(Low Voltage Differential Signaling) 등의 차동 인터페이스여도 된다.
메모리(304)는 리시버(302)가 수신한 픽셀 데이터를 유지한다. 메모리(304)는 SDRAM이 적합하지만 이에 한정되지 않는다. 메모리(304)는 픽셀 데이터를 하나 혹은 복수 라인에 걸쳐 유지하는 라인 메모리, 혹은 1프레임분의 픽셀 데이터를 유지하는 프레임 메모리일 수 있다.
메모리 리드 회로(310)는 메모리(304)로부터 픽셀 데이터를 판독한다. 로직 회로(306)는 메모리 리드 회로(310)가 판독한 픽셀 데이터에 신호 처리를 실시한다. 로직 회로(306)의 신호 처리는 특별히 한정되지 않고, 공지 기술을 사용하면 되지만, 예를 들어 γ(감마) 보정, FRC(Frame Rate Control) 처리, RGB 맵핑 등이 예시된다.
트랜스미터(308)는 로직 회로(306)에 의한 신호 처리를 거친 픽셀 데이터를 소스 드라이버(106)에 송신한다.
메모리 리드 회로(310)는 다상 클럭 발생기(312), 자동 조정 회로(314), 래치 회로(316)를 구비한다. 다상 클럭 발생기(312)는 픽셀 클럭 CKP에 기초하여 다상 클럭을 발생한다. 다상(N상) 클럭 CK는, 위상이 360°/N씩 시프트되어 있는 제1 상 클럭 CK1∼제N 상 클럭 CKN을 포함한다. 도 5는 데이터 스트로브 신호 DQS와 다상 클럭 CK1∼CKN을 도시하는 파형도이다. 단 N은 2 이상의 정수이며, 본 실시 형태에서는 N=32이다. 또한 N은 특별히 한정되지 않고, 4, 8, 12, 16, 24, 48, 64 등 다른 값이어도 된다. 다상 클럭 발생기(312)의 구성은 특별히 한정되지 않고, 공지 기술을 사용하면 된다.
도 4로 되돌아간다. 자동 조정 회로(314)는 자동 조정 기간에 있어서, 메모리(304)에 리드 액세스한다. 자동 조정 기간에 있어서의 리드 액세스에는, 버스트 리드를 이용할 수 있다. 이것에 응답하여, 메모리(304)로부터는 데이터 스트로브 신호 DQS가 출력된다. 자동 조정 회로(314)는 다상 클럭 CK를 사용하여 데이터 스트로브 신호 DQS를 취입하고, 하이 구간과 로우 구간을 판정한다. 그리고 다상 클럭 CK1∼CKN 중 데이터 스트로브 신호 DQS의 하이 구간의 실질적으로 중앙에 위치하는 하나의 CKH를 하이 구간용의 제1 리드 클럭으로 하고, 다상 클럭 CK1∼CKN 중 데이터 스트로브 신호 DQS의 로우 구간의 실질적으로 중앙에 위치하는 다른 하나를 로우 구간용의 제2 리드 클럭 CKL로 한다.
래치 회로(316)는, 통상 기간에 있어서, 메모리(304)로부터의 데이터 DQ(메모리의 출력에 발생하는 데이터)를, 제1 리드 클럭 CKH 및 제2 리드 클럭 CKL을 이용하여 취입한다.
도 6은 자동 조정 회로(314)의 구성예를 도시하는 도면이다. 도 6에는, 제1 리드 클럭 CKH의 발생에 관련되는 부분(314H)만이 도시된다. 자동 조정 회로(314)는 N상에 대응하는 복수의 플립플롭 FF1∼FF32, 페이즈 판정기(320), 멀티플렉서(셀렉터)(322)를 구비한다. 복수의 플립플롭 FF1∼FF32는, 대응하는 클럭 CK1∼CK32를 이용하여, 데이터 스트로브 신호 DQS를 취입한다. 페이즈 판정기(320)는 복수의 플립플롭 FF1∼FF32의 출력 Q1∼Q32를 받아, 각각을 기대값(하이 구간을 판정하기 위해 1, 즉 하이)과 비교하여, 일치, 불일치를 판정한다. 그리고, 연속하는 Qi∼Qj가 기대값과 일치할 때, 제i 상 클럭 CKi 내지 제j 상 클럭 CKj의 사이가 데이터 스트로브 신호 DQS의 하이 구간인 것을 나타낸다. 페이즈 판정기(320)는 i와 j에 기초하는 수치 연산에 의해 그 중점을 계산하고, 중점을 나타내는 페이즈 셀렉트(PHASE_SEL) 신호를 생성한다. 셀렉터(322)는 복수의 클럭 CK1∼CK32 중, PHASE_SEL 신호가 나타내는 하나를 선택하고, 제i 상 클럭 CKi와 제j 상 클럭 CKj의 중앙의 클럭을, 제1 리드 클럭 CKH로 한다.
제2 리드 클럭 CKL의 발생에 관련되는 부분(314L)에 대해서도 마찬가지의 구성에 의해 생성할 수 있다. 구체적으로는, 페이즈 판정기(320)에 있어서의 기대값을 0(로우)으로 하면 된다. 연속하는 Qk∼Ql이 기대값과 일치할 때, 제k 상 클럭 CKk 내지 제l 상 클럭 CKl의 사이가 데이터 스트로브 신호 DQS의 로우 구간인 것을 나타낸다. 페이즈 판정기(320)는 k와 l에 기초하는 수치 연산에 의해 그 중점을 계산하고, 중점을 나타내는 페이즈 셀렉트(PHASE_SEL) 신호를 생성한다. 셀렉터(322)는 복수의 클럭 CK1∼CK32 중, PHASE_SEL 신호가 나타내는 하나를 선택하고, 제k 상 클럭 CKk와 제l 상 클럭 CKl의 중앙의 클럭을, 제2 리드 클럭 CKL로 한다. 또한 회로(314H와 314L)는, 일부의 하드웨어를 공유하여 구성되어도 된다.
이상이 타이밍 컨트롤러(300)의 구성이다. 계속해서 도 4의 타이밍 컨트롤러(300)의 동작을 설명한다.
도 7의 (a)는 타이밍 컨트롤러(300)의 자동 조정 기간의 동작 파형도이다. 자동 조정 기간은, 프레임 내의 블랭크 구간에 삽입된다. 블랭크 기간을 이용함으로써, 화상 표시 중에, 표시를 중단하지 않고 리드 클럭의 타이밍 조정을 행할 수 있다. 자동 조정은, 소정 프레임수마다, 혹은 소정 시간마다 실행할 수 있다.
짧은 시간 스케일에 있어서의 주파수 변동이나 지터 변동이 큰 플랫폼에서는, 짧은 사이클로, 예를 들어 1∼3프레임 주기로 자동 조정을 실행하면 된다. 이에 의해, 단시간의 변동에 대응할 수 있다. 반대로, 변동의 시간 스케일이 긴 플랫폼에서는, 자동 조정의 빈도를 낮추는 것이 바람직하고, 예를 들어 수십 프레임∼수백 프레임에 1회, 즉 수초에 1회 정도, 자동 조정을 행해도 된다. 이 경우, 소비 전력을 저감할 수 있다. 자동 조정 기간은 타이밍 컨트롤러(300)의 기동마다 1회 실행해도 된다.
도 7에는, 데이터 스트로브 신호 DQS, 하이측의 데이터 Q1∼Q32의 판정 결과, 제1 리드 클럭 CKH, 로우측의 데이터 Q1∼Q32의 판정 결과(Judge Result), 제2 리드 클럭 CKL이 도시된다. 판정 결과는, ○가 일치를, ×가 불일치를 나타낸다.
하이측에 주목하면, Q6∼Q21이 일치를 나타내고 있어, 제6 상∼제21 상의 사이가 하이 구간인 것을 알 수 있다. 즉 i=6, j=21이다. 그들의 중점으로서 제13 상이 선택되고, 클럭 CK13이 제1 리드 클럭 CKH로 된다.
로우측에 주목하면, Q22∼Q5가 일치를 나타내고 있어, 제22 상∼제5 상의 사이가 그들 사이가 로우 구간인 것을 알 수 있다. 즉 k=22, l=5이다. 그들의 중점으로서 제29 상이 선택되고, 클럭 CK29가 제2 리드 클럭 CKL로 된다.
도 7의 (b)는 타이밍 컨트롤러(300)의 통상 기간의 동작 파형도이다. 래치 회로(316)는 제1 리드 클럭 CKH를 사용하여, 제2 리드 클럭 CKL을 사용하여 데이터 스트로브 신호 DQS의 하이 구간에 위치하는 데이터 DQ(D0, D2, D4 …)를 취입하고, 데이터 스트로브 신호 DQS의 로우 구간에 위치하는 데이터 DQ(D1, D3, D5 …)를 취입한다.
이상이 타이밍 컨트롤러(300)의 동작이다.
타이밍 컨트롤러(300)에 의하면, 데이터 스트로브 신호 DQS의 하이 구간, 로우 구간 각각의 중앙에 위치하는 리드 클럭 CKH, CKL을 생성할 수 있기 때문에, 데이터 DQ를 확실하게 취입할 수 있어, 주파수 변동, 전원 전압 변동, 온도나 습도의 변동에 대한 내성을 높일 수 있다.
또한 도 7의 (a)에 도시한 바와 같이, 하이 구간과 로우 구간의 리드 클럭을 독립적으로 조절함으로써, 데이터 스트로브 신호 DQS의 듀티비가 50％로부터 어긋나 있는 경우에도, 최적의 리드 클럭 CKH, CKL을 생성할 수 있다.
이상, 본 발명에 대하여, 실시 형태를 기초로 설명하였다. 이 실시 형태는 예시이며, 그들의 각 구성 요소나 각 처리 프로세스, 그들의 조합에는, 다양한 변형예가 존재할 수 있다. 이하, 이러한 변형예에 대하여 설명한다.
(제1 변형예)
자동 조정 회로(314)는 데이터 스트로브 신호 DQS의 하이 구간 또는 로우 구간 중 적어도 한쪽이 소정 폭(소정 상수)에 미치지 않을 때, 이상으로 판정해도 된다. 예를 들어, N=32의 경우에, 하이 구간 또는 로우 구간이 3상에 미치지 않는 경우에는, 이상으로 판정해도 된다. 또한 역치(소정 상수)는 임의로 정할 수 있다.
도 8의 (a)는 제1 변형예의 동작 파형도이다. 메모리가 정상 동작하고 있으면, 데이터 스트로브 신호 DQS의 듀티비는 50％ 혹은 그것에 가까운 값으로 되기 때문에, 하이 구간은 16상 전후로 된다. 그러나, 메모리에 이상이 발생하면, 듀티비가 50％로부터 일탈하여, 하이 구간(혹은 로우 구간)이 극단적으로 짧아진다. 도 8의 (a)에서는, 하이 구간이 제9 상 내지 제11 상의 3상분이기 때문에 이상으로 판정된다.
또한 자동 조정 회로(314)는 이상으로 판정하면, 메모리(304)를 초기화한다. 만약 이상이 메모리(304)에 기인하고 있는 경우에는, 메모리(304)의 초기화에 의해, 타이밍 컨트롤러(300)를 정상으로 복귀시킬 수 있다.
자동 조정 회로(314)는 이상으로 판정한 경우, 타이밍 컨트롤러(300)의 외부에, 이상을 통지해도 된다.
(제2 변형예)
자동 조정 회로(314)는 하이 구간 내에, 소정 폭(예를 들어 1 또는 2상분) 이하의 로우 구간이 발생하였을 때, 당해 로우 구간을 무시한다. 또한 자동 조정 회로(314)는 로우 구간 내에, 소정 폭 이하의 하이 구간(예를 들어 1 또는 2상분)이 발생하였을 때, 당해 하이 구간을 무시한다.
도 8의 (b)는 제2 변형예의 동작 파형도이다. 제4 상 내지 제19 상에 걸쳐, 데이터 스트로브 신호 DQS가 하이 구간이다. 노이즈의 영향에 의해 제6 상의 판정이 불일치로 오검출된 것으로 한다. 이때에 제7 상 내지 제19 상을 하이 구간으로 하면, 제13 상의 클럭 CK13이 리드 클럭 CKH로 되지만, 이것은 참된 하이 구간의 중심으로부터 어긋나 버린다.
제2 변형예에서는, 제6 상에 있어서의 로우 구간(즉 불일치)이 무시되기 때문에, 제4 상 내지 제19 상을 올바르게 하이 구간으로 판정할 수 있다. 이에 의해, 참된 하이 구간의 중심에 위치하는 클럭 CK11을 리드 클럭 CKH로서 선택할 수 있다.
(제3 변형예)
실시 형태에서는, 제1 리드 클럭 CKH와 제2 리드 클럭 CKL의 양쪽에 대하여, 독립적으로 위상을 자동 조정하였지만, 그것에 한정되는 것은 아니고, 한쪽을 다른 쪽에 종속시켜도 된다. 한쪽(예를 들어 하이 구간)에 대해서만 리드 클럭 CKH를 자동 조정하고, 다른 쪽(예를 들어 로우 구간)에 대해서는, 자동 조정된 클럭 CKH에 대하여 소정 상 시프트한 클럭을 사용해도 된다. 예를 들어 N=32상이면, 클럭 CKH에 대하여 15∼17상 정도 시프트한 클럭을 제2 리드 클럭 CKL로서 사용할 수 있다. N=16이면, 클럭 CKH에 대하여 7∼9상 정도 시프트한 클럭을 제2 리드 클럭 CKL로서 사용할 수 있다.
바람직하게는, 제1 리드 클럭 CKH와 제2 리드 클럭 CKL을 독립적으로 자동 조정하는 제1 모드와, 한쪽을 자동 조정하고, 다른 쪽을 종속시키는 제2 모드를, 선택 가능하게 해도 된다.
(제4 변형예)
자동 조정 회로(314)는 데이터 스트로브 신호 DQS의 복수의 사이클에 걸쳐, 하이 구간, 로우 구간을 측정하고, 복수의 측정의 평균에 기초하여, 리드 클럭 CKH, CKL을 결정해도 된다.
마지막으로, 타이밍 컨트롤러(200)의 용도를 설명한다.
도 9는 전자 기기(500)를 도시하는 도면이다. 도 9의 전자 기기(500)는 랩탑 컴퓨터나 태블릿 단말기, 스마트폰, 포터블 게임기, 오디오 플레이어 등일 수 있다. 전자 기기(500)는 하우징(502)에 내장된 그래픽 컨트롤러(110), 디스플레이 패널(102), 게이트 드라이버(104), 소스 드라이버(106)를 구비한다. 타이밍 컨트롤러(300)와 그래픽 컨트롤러(110) 사이에는, 차동 트랜스미터, 전송로 및 차동 리시버를 포함하는 전송 장치(120)가 설치되어도 된다.
타이밍 컨트롤러(300)는 전자 기기(500) 외에, 자동차의 콘솔에 매립되는 차량 탑재 디스플레이, 의료 기기 등에 사용할 수도 있다.
실시 형태에 기초하여, 구체적인 어구를 사용하여 본 발명을 설명하였지만, 실시 형태는, 본 발명의 원리, 응용을 나타내는 것에 지나지 않고, 실시 형태에는, 청구 범위에 규정된 본 발명의 사상을 일탈하지 않는 범위에서, 대부분의 변형예나 배치의 변경이 인정된다.
100 : 화상 표시 시스템
102 : 디스플레이 패널
104 : 게이트 드라이버
106 : 소스 드라이버
110 : 그래픽 컨트롤러
200, 300 : 타이밍 컨트롤러
302 : 리시버
304 : 메모리
306 : 로직 회로
308 : 트랜스미터
310 : 메모리 리드 회로
312 : 다상 클럭 발생기
314 : 자동 조정 회로
316 : 래치 회로
320 : 페이즈 판정기
322 : 셀렉터
DQ : 데이터
DQS : 데이터 스트로브 신호
500 : 전자 기기

Claims (16)

  1. 화상 데이터를 구성하는 픽셀 데이터 및 그것에 부수되는 픽셀 클럭을 그래픽 컨트롤러로부터 수신하는 리시버와,
    상기 리시버가 수신한 상기 픽셀 데이터를 유지하는 메모리와,
    상기 메모리로부터 상기 픽셀 데이터를 판독하는 메모리 리드 회로와,
    상기 메모리 리드 회로가 판독한 상기 픽셀 데이터에 신호 처리를 실시하는 로직 회로와,
    상기 로직 회로에 의한 신호 처리를 거친 상기 픽셀 데이터를 소스 드라이버에 송신하는 트랜스미터를 구비하고,
    상기 메모리 리드 회로는,
    상기 픽셀 클럭에 기초하여 다상 클럭을 발생하는 다상 클럭 발생기와,
    자동 조정 기간에 있어서, 상기 메모리에 리드 액세스하여, 상기 메모리로부터의 데이터 스트로브 신호를 상기 다상 클럭을 사용하여 취입하고, 상기 다상 클럭 중 상기 데이터 스트로브 신호의 하이 구간의 중앙에 위치하는 하나를 하이 구간용의 제1 리드 클럭, 상기 다상 클럭 중 상기 데이터 스트로브 신호의 로우 구간의 중앙에 위치하는 다른 하나를 로우 구간용의 제2 리드 클럭으로 하는 자동 조정 회로와,
    통상 기간에 있어서, 상기 메모리로부터의 데이터를, 상기 제1 리드 클럭 및 상기 제2 리드 클럭을 이용하여 취입하는 래치 회로를 포함하는 것을 특징으로 하는 타이밍 컨트롤러.
  2. 제1항에 있어서,
    상기 자동 조정 기간에 있어서의 상기 리드 액세스에는, 버스트 리드가 이용되는 것을 특징으로 하는 타이밍 컨트롤러.
  3. 제1항 또는 제2항에 있어서,
    상기 다상 클럭은, 제1 상 클럭 내지 제N 상 클럭(N은 2 이상의 정수)을 포함하고,
    상기 자동 조정 회로는, 제i 상 클럭 내지 제j 상 클럭의 사이가 상기 데이터 스트로브 신호의 하이 구간이었을 때, 상기 제i 상 클럭과 상기 제j 상 클럭의 중앙의 클럭을, 상기 제1 리드 클럭으로 하는 것을 특징으로 하는 타이밍 컨트롤러.
  4. 제3항에 있어서,
    상기 자동 조정 회로는, 제k 상 클럭 내지 제l 상 클럭의 사이가 로우 구간이었을 때, 상기 제k 상 클럭과 상기 제l 상 클럭의 중앙의 클럭을, 상기 제2 리드 클럭으로 하는 것을 특징으로 하는 타이밍 컨트롤러.
  5. 제3항에 있어서,
    상기 자동 조정 회로는, 상기 제1 리드 클럭에 대하여 소정 상 시프트한 클럭을 상기 제2 리드 클럭으로 하는 것을 특징으로 하는 타이밍 컨트롤러.
  6. 제1항 또는 제2항에 있어서,
    상기 자동 조정 회로는, 제1 상 클럭 내지 제N 상 클럭(N은 2 이상의 정수)을 포함하고, 제k 상 클럭 내지 제l 상 클럭의 사이가 로우 구간이었을 때, 상기 제k 상 클럭과 상기 제l 상 클럭의 중앙의 클럭을, 상기 제2 리드 클럭으로 하는 것을 특징으로 하는 타이밍 컨트롤러.
  7. 제6항에 있어서,
    상기 자동 조정 회로는, 상기 제2 리드 클럭에 대하여 소정 상 시프트한 클럭을 상기 제1 리드 클럭으로 하는 것을 특징으로 하는 타이밍 컨트롤러.
  8. 제1항 또는 제2항에 있어서,
    상기 자동 조정 기간은, 1프레임의 블랭크 구간에 삽입되는 것을 특징으로 하는 타이밍 컨트롤러.
  9. 제8항에 있어서,
    상기 자동 조정 기간은, 매프레임 발생하는 것을 특징으로 하는 타이밍 컨트롤러.
  10. 제1항 또는 제2항에 있어서,
    상기 자동 조정 회로는, 상기 데이터 스트로브 신호의 상기 하이 구간 또는 상기 로우 구간 중 적어도 한쪽이 소정 폭에 미치지 않을 때, 이상으로 판정하는 것을 특징으로 하는 타이밍 컨트롤러.
  11. 제10항에 있어서,
    상기 자동 조정 회로는, 이상으로 판정하면, 상기 메모리를 초기화하는 것을 특징으로 하는 타이밍 컨트롤러.
  12. 제1항 또는 제2항에 있어서,
    상기 자동 조정 회로는, 상기 하이 구간 내에, 소정 폭 이하의 로우 구간이 발생하였을 때, 당해 로우 구간을 무시하고, 상기 로우 구간 내에, 소정 폭 이하의 하이 구간이 발생하였을 때, 당해 하이 구간을 무시하는 것을 특징으로 하는 타이밍 컨트롤러.
  13. 제1항 또는 제2항에 있어서,
    상기 다상 클럭은 8, 12, 16, 24, 32상 중 어느 하나인 것을 특징으로 하는 타이밍 컨트롤러.
  14. 제1항 또는 제2항에 있어서,
    하나의 반도체 기판에 일체 집적화된 것을 특징으로 하는 타이밍 컨트롤러.
  15. 제1항 또는 제2항에 기재된 타이밍 컨트롤러를 구비하는 것을 특징으로 하는 전자 기기.
  16. 타이밍 컨트롤러의 제어 방법으로서,
    화상 데이터를 구성하는 픽셀 데이터 및 그것에 부수되는 픽셀 클럭을, 그래픽 컨트롤러로부터 수신하는 스텝과,
    상기 픽셀 데이터를 메모리에 유지하는 스텝과,
    상기 픽셀 클럭에 기초하여 다상 클럭을 발생하는 스텝과,
    자동 조정 기간에 있어서, 상기 메모리에 리드 액세스하여, 상기 메모리로부터의 데이터 스트로브 신호를 상기 다상 클럭을 사용하여 취입하고, 상기 다상 클럭 중 상기 데이터 스트로브 신호의 하이 구간의 중앙에 위치하는 하나를 하이 구간용의 제1 리드 클럭, 상기 다상 클럭 중 상기 데이터 스트로브 신호의 로우 구간의 중앙에 위치하는 다른 하나를 로우 구간용의 제2 리드 클럭으로 하는 스텝과,
    통상 기간에 있어서, 상기 메모리로부터의 데이터를, 상기 제1 리드 클럭 및 상기 제2 리드 클럭을 이용하여 취입하여, 신호 처리를 실시하는 스텝과,
    신호 처리를 거친 상기 픽셀 데이터를 소스 드라이버에 송신하는 스텝을 구비하는 것을 특징으로 하는 제어 방법.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210080870A (ko) 2019-12-23 2021-07-01 주식회사 실리콘웍스 메모리 장치를 제어하는 타이밍 컨트롤러와 이의 동작 방법, 및 이를 포함하는 전자 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011029470A (ja) 2009-07-28 2011-02-10 Seiko Epson Corp 集積回路装置及び電子機器
KR101243245B1 (ko) 2006-08-03 2013-03-14 삼성디스플레이 주식회사 신호입출력장치 및 이를 가지는 액정표시장치

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3150098B2 (ja) * 1998-01-05 2001-03-26 日本電気アイシーマイコンシステム株式会社 液晶駆動装置
JP3792408B2 (ja) 1998-09-01 2006-07-05 セイコーエプソン株式会社 シリアルパラレル変換装置、半導体装置、電子機器及びデータ伝送システム
JP2002082830A (ja) * 2000-02-14 2002-03-22 Mitsubishi Electric Corp インターフェイス回路
JP2005141725A (ja) * 2003-10-16 2005-06-02 Pioneer Plasma Display Corp メモリアクセス回路、そのメモリアクセス回路の動作方法およびそのメモリアクセス回路を用いる表示装置
JP4656862B2 (ja) * 2004-05-28 2011-03-23 ルネサスエレクトロニクス株式会社 半導体装置
KR100550996B1 (ko) * 2004-06-30 2006-02-13 삼성에스디아이 주식회사 데이터 처리 방법, 장치 및 그를 갖는 플라즈마 표시 장치
JP2007096903A (ja) 2005-09-29 2007-04-12 Rohm Co Ltd パラレルシリアル変換回路およびそれを用いた電子機器
KR101193632B1 (ko) * 2006-01-27 2012-10-23 삼성디스플레이 주식회사 데이터 입력 방법 및 장치와 그를 이용한 액정 표시 장치
KR20100073644A (ko) * 2008-12-23 2010-07-01 주식회사 동부하이텍 액정표시장치의 구동장치 및 그 구동방법
JP2012212385A (ja) * 2011-03-31 2012-11-01 Renesas Electronics Corp メモリインターフェイス制御回路及び半導体集積回路
KR101853736B1 (ko) * 2011-09-22 2018-06-14 엘지디스플레이 주식회사 디스플레이장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101243245B1 (ko) 2006-08-03 2013-03-14 삼성디스플레이 주식회사 신호입출력장치 및 이를 가지는 액정표시장치
JP2011029470A (ja) 2009-07-28 2011-02-10 Seiko Epson Corp 集積回路装置及び電子機器

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KR20180006852A (ko) 2018-01-19
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