JP2005141725A - メモリアクセス回路、そのメモリアクセス回路の動作方法およびそのメモリアクセス回路を用いる表示装置 - Google Patents

Abstract

【課題】データ処理動作中に性能制限することなく、メモリアクセスタイミングを調整するメモリアクセス回路を提供する
【解決手段】メモリと、基準クロック信号を生成するクロック生成回路と、基準クロック信号を遅延して遅延クロック信号を生成するクロック遅延調整回路とを有するメモリアクセス回路を構成する。メモリアクセス回路は、テストデータを生成するテストデータ生成回路と、外部同期信号に応答してメモリ書き込みテストスタート信号を出力するメモリアクセステスト制御回路とを具備する構成である。テストデータ生成回路はテストデータを生成し、基準クロックに同期して前記メモリに書き込むと共に、基準クロックに同期してテストデータに対応する書き込みデータを出力する。メモリアクセステスト制御回路は、メモリからテストデータを読み出し、読み出したテストデータと書き込みデータを比較し、メモリアクセスタイミング調整を実行する。
【選択図】 図２

Description

本発明は半導体集積回路に関し、特にメモリアクセス回路に関する。

ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ） ＳＤＲＡＭなどのメモリは、供給されるクロック信号に同期して動作している。例えば、ＤＤＲ ＳＤＲＡＭにデータが書き込まれる場合、そのデータ入力端子には所定ビット数のデータが入力される。そのデータ入力と共に、アドレス入力端子には書き込みの先頭アドレスが入力され、さらに、クロック信号がＤＤＲ ＳＤＲＡＭに供給されている。ＤＤＲ ＳＤＲＡＭは、最初のクロック信号を受けたときに当該データのうちの１ビットを当該先頭アドレスに書き込み、続くクロック信号を受ける毎に当該データの他のビットを当該先頭アドレス以下に続くアドレスに順次書き込んでいく。

したがって、そのようなメモリとデータを授受する半導体集積回路は、書き込もうとするデータと、その書き込みアドレスとをメモリに供給する場合、クロック信号を併せて供給している。また、読み出そうとするデータと、その読み出しアドレスとをメモリに供給する場合にも、クロック信号を併せて供給している。データの書込み／読み出しは、そのクロックに同期して実行されている。

半導体集積回路とメモリとが接続されている回路では、データ供給部とメモリとのデータ入出力端子間の距離は、クロック信号供給部とメモリとのクロック信号の入出力端子間の距離とは異なっている。また、同様に、アドレス供給部とメモリとのアドレス入出力端子間の距離と、クロック信号供給部とメモリとのクロック信号の入出力端子間との距離も、異なっていことが一般的である。そのため、それぞれの間の配線遅延によって両者間を伝達する信号に時間的なずれが生じる。この時間的なずれを解消するために、半導体集積回路においては、メモリに対するクロック信号の供給タイミングを調整し、データの授受が確実に行えるようにする構成が要求されている。

メモリに対するクロック信号の供給タイミングを調整し、データの授受が確実に行えるようにするために、半導体集積回路には内部クロックを遅延調整してメモリに供給するためのメモリアクセス回路が設けられている。
現在主流のＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ） ＳＤＲＡＭは、１６６ＭＨｚで動作している。従って、そのデータサイクルは３ｎｓと、非常に短い時間である。このようなＳＤＲＡＭは、様々な要因で遅延時間が変化してしまうことがある。遅延が変動する時間は２ｎｓ程度であるが、高速で動作するＳＤＲＡＭにとっては、この遅延変動の影響を考慮することが重要である。遅延時間を変化させる要因は、例えば、ＳＤＲＡＭとメモリアクセス回路のプロセスばらつき、ＳＤＲＡＭとメモリアクセス回路の間を接続するボードの電気定数のばらつき、動作環境温度の変化および電源電圧の変化等である。このような要因で遅延変動が発生するため、メモリアクセス回路の設計時に、外部メモリからのデータ読み出しにかかる遅延時間を詳細に見積もることは困難である。また、メモリの読み出し遅延時間や基板の配線遅延がＬＳＩ設計時と変更になった際に、メモリアクセス回路を有するＬＳＩの誤動作や動作マージン不足を引き起こす可能性がある。このためにＳＤＲＡＭからの読み出しデータを取り込むクロックの遅延を切り替えられる回路構成が用いられている。

従来、クロック遅延を変化させながらメモリアクセスのテストを行う技術が知られている（例えば、特許文献１参照。）。この技術では、データの受け渡しを正しく行うクロック遅延を判定して、判定したクロック遅延で通常のメモリアクセスを行っている。この回路はメモリアクセスタイミング調整を電源投入時、リセット時、外部からのテスト信号受け取り時、または一定時間毎に実行している。

特許文献１に記載の技術によるメモリアクセスタイミング調整では、電源投入時、またはリセット時にメモリアクセスタイミング調整を実行している。そのため、メモリアクセス回路動作中に何らかの要因でクロックの最適な遅延値が変化した場合、誤動作を起こす可能性があった。例えば、周囲の温度変化や、電源電圧の変動によって、遅延値は変化し、意図されていた遅延値からずれることがある。このために動作保証温度範囲に制限が生じたり、動作保証電圧の範囲が狭くなるという場合もあった。特に高速なメモリを使用する場合には、この遅延値変化が動作保証範囲を大きく制限する。例えば３３３ＭＨｚでメモリを駆動する場合、１サイクルで３ｎｓｅｃの期間しかなく温度変化による遅延値の変動は２ｎｓと大きく動作マージンを著しく圧迫することが分かっている。また、従来技術では外部からのテスト信号受け取り時や、一定時間毎でメモリアクセスタイミング調整している。調整期間中でも本来の処理を中断する必要がないメモリアクセスタイミング調整回路が望まれる。

特開２０００−２３５５１７号公報

本発明が解決しようとする課題は、データ処理動作中に性能制限することなく、メモリアクセスタイミングを調整するメモリアクセス回路を提供することにある。

本発明が解決しようとする他の課題は、温度や電源電圧等の環境変化によるクロック遅延変化に追従して、最適なメモリアクセスタイミングを決定するメモリアクセス回路を提供することにある。

以下に、（発明を実施するための最良の形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための最良の形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。

上記課題を解決するために、以下のようなメモリアクセス回路を構成する。そのメモリアクセス回路は、メモリ（１２）と、基準クロック信号（１３）を生成するクロック生成回路（１０）と、前記基準クロック信号（１３）を遅延して遅延クロック信号（１４）を生成するクロック遅延調整回路とを有している。ここで、前記クロック遅延調整回路は遅延値の異なる複数の遅延クロック信号（１４）を生成するものである。さらにそのメモリアクセス回路は、テストデータを生成するテストデータ生成回路（５）と、外部同期信号（１５）に応答してメモリテストスタート信号を出力するメモリアクセステスト制御回路（３）とを具備する構成である。
そして、前記テストデータ生成回路（５）は、前記メモリテストスタート信号に応答して前記テストデータを生成し、前記テストデータを前記基準クロックに同期して前記メモリ（１２）に書き込むと共に、前記基準クロックに同期して前記テストデータに対応する書き込みデータを出力し、前記メモリアクセステスト制御回路（３）は、前記遅延クロック信号（１４）に同期して前記メモリ（１２）から前記テストデータを読み出し、前記読み出したテストデータと前記書き込みデータを比較し、前記比較に対応してメモリアクセス回路（２）のメモリアクセスタイミング調整を実行する。

そのメモリアクセス回路（２）において、さらに、前記複数の遅延クロック信号（１４）の各々に同期して前記メモリ（１２）に書き込まれたテストデータを読み出すデータ読み出し回路（８）と、前記読み出したテストデータと前記書き込みデータを比較する比較回路（９）を備え、前記データ読み出し回路（８）は、前記複数の遅延クロック信号（１４）の各々に同期して前記テストデータを読み出し、
前記比較回路（９）は、前記読み出したテストデータの各々と前記書き込みデータとを比較し、前記比較の結果を前記メモリアクセステスト制御回路（３）に通知し、前記メモリアクセステスト制御回路（３）は、前記比較結果に対応してメモリアクセス回路（２）のメモリアクセスタイミング調整を実行する。

そのメモリアクセス回路（２）は、さらに、データ遅延調整回路（１８）を備える構成であることが好ましい。そして、前記テストデータ生成回路（１８）は、メモリテストスタート信号に応答してテストデータを生成し、前記テストデータを前記基準クロックに同期して前記データ遅延調整回路に供給する。さらに、前記データ遅延調整回路（１８）には、前記テストデータと前記読み出したテストデータとの比較に基づいて、前記メモリへの書込みタイミングを調整するメモリアクセス回路を構成する。

そのメモリアクセス回路（２）において、さらに、前記メモリアクセステスト制御回路（３）は、前記外部同期信号（１５）のフロントポーチと前記外部同期信号（１５）のバックポーチとの間でメモリアクセス回路（２）のメモリアクセスタイミング調整を実行する。

そのメモリアクセス回路（２）において、さらに、前記外部同期信号（１５）は、第１信号と第２信号とを含み、前記第第１信号と前記第２信号の中間に、データ信号を含まないブランキング期間を有し、前記メモリアクセステスト制御回路（３）は、前記ブランキング期間中にメモリアクセス回路（２）のメモリアクセスタイミング調整を実行する。

このように、ブランキング期間を有する外部信号を利用してメモリアクセスタイミングの調整を行うことで、通常メモリアクセスが行われない期間を有効に使用することができ、特にリアルタイム処理が必要なデータ処理の場合、安定した出力が期待できる。

そのメモリアクセス回路（２）において、さらに、前記外部同期信号（１５）に垂直同期信号を利用してメモリアクセス回路（２）のメモリアクセスタイミング調整を実行する。または、そのメモリアクセス回路（２）において、さらに、前記外部同期信号（１５）に水平同期信号を利用してメモリアクセス回路（２）のメモリアクセスタイミング調整を実行する。

さらに、上記課題を解決するために、以下のようにメモリアクセス回路を攻勢しても良い。そのメモリアクセス回路は、入力データ・ストローブ信号（入力ＤＱＳ）に対応してデータの入力タイミングを特定し、出力データ・ストローブ信号（出力ＤＱＳ）に対応してデータの出力タイミングを特定するメモリ（２１）とを備えて構成されることが好ましい。さらに、前記出力データ・ストローブ信号を遅延して遅延出力データ・ストローブ信号を生成する第１遅延調整回路（２２）とを有する構成にする。その第１遅延調整回路（２２）は、前記第１遅延調整回路（２２）は遅延値の異なる複数の遅延出力データ・ストローブ信号（出力ＤＱＳ）を生成する。さらに、テストデータを生成するテストデータ生成回路（５）と、アドレスデータ、入力データ・ストローブ信号（入力ＤＱＳ）を作成するメモリアクセス制御回路（４）と、外部同期信号に応答してメモリテストスタート信号を出力するメモリアクセステスト制御回路（３）とを具備するメモリアクセス回路を構成する。
ここで、前記テストデータ生成回路（５）は、前記メモリテストスタート信号に応答して前記テストデータを生成し前記メモリ（２１）に入力し、前記メモリアクセス制御回路（４）は、前記テストデータに同期して前記入力データ・ストローブ信号（入力ＤＱＳ）を前記メモリ（２１）に入力し、前記メモリアクセステスト制御回路（３）は、前記遅延出力データ・ストローブ信号に同期して前記メモリ（２１）から前記テストデータを読み出し、前記テストデータ生成回路（５）で生成された前記テストデータと前記読み出したデータとを比較し、前記比較に対応してメモリアクセスタイミング調整を実行する。

そのメモリアクセス回路において、メモリアクセスタイミング調整は、前記第１遅延調整回路（２２）の生成する遅延値の異なる複数の遅延出力データ・ストローブ信号に対応して前記テストデータ生成回路で作成された前記テストデータと前記読み出したテストデータとを比較し、前記比較結果が同一になる前記遅延出力データ・ストローブ信号を選択することにより実行されることを特徴とするメモリアクセス回路を構成する。

そのメモリアクセス回路において、さらに、前記入力データ・ストローブ信号（入力ＤＱＳ）を遅延して遅延入力データ・ストローブ信号を生成する第２遅延調整回路（２３）を備える構成にすることが好ましい。そして、前記第２遅延調整回路（２３）は、遅延値の異なる複数の遅延入力データ・ストローブ信号を生成し、前記メモリ（２１）に入力する。さらに、前記メモリアクセステスト制御回路（４）は、前記遅延出力データ・ストローブに同期して前記メモリ（２１）から前記テストデータを読み出し、前記テストデータ生成回路（５）で生成された前記テストデータと前記読み出したテストデータとを比較し、前記比較に対応してメモリアクセスタイミング調整を実行する。

そのメモリアクセス回路において、メモリアクセスタイミング調整は、前記第１遅延調整回路の生成する遅延値の異なる複数の遅延出力データ・ストローブ信号と、前記第２遅延調整回路の生成する遅延値の異なる複数の遅延入力データ・ストローブ信号の組合せに対応して前記テストデータ生成回路で作成された前記テストデータと、前記読み出したテストデータとを比較し、前記比較結果が同一になる前記遅延出力データ・ストローブ信号と前記遅延入力データ・ストローブ信号との組合せを選択することにより実行されることを特徴とするメモリアクセス回路を構成する。

そのメモリアクセス回路において、本データ（テストデータ以外のデータ）のメモリアクセスタイミングは、前記メモリアクセスタイミング調整されたタイミングにより実行されることを特徴とするメモリアクセス回路を構成する。

さらには、上記記載のメモリアクセス回路と、外部表示信号を表示する表示部とを具備する表示装置に本発明を適用させることが可能である。その場合において、前記メモリアクセス回路は、前記外部同期信号の水平同期信号または垂直同期信号の期間、または前記水平同期信号または前記垂直同期信号から一定時間経過後の所定の期間に前記メモリアクセスタイミング調整を実行することが好ましい。また、その表示装置において、前記メモリアクセス回路は、所定数の前記水平同期信号または垂直同期信号毎に、若しくは所定時間毎に前記メモリアクセスタイミング調整を実行することが好ましい。

メモリ（１２）と、基準クロック信号（１３）を生成するクロック生成回路（１０）と、前記基準クロック信号（１３）を遅延して遅延クロック信号（１４）を生成する遅延回路と、前記遅延回路は遅延値の異なる複数の遅延クロック信号（１４）を生成し、外部同期信号（１５）に応答してメモリテストスタート信号を出力するメモリアクセステスト制御回路（３）と、テストデータを生成するテストデータ生成回路（５）と、外部データと前記テストデータのどちらか一方を選択して出力するデータセレクタ（６）と、前記メモリ（１２）に書き込み制御信号を出力するメモリアクセス制御回路（４）と、バッファ（７）と、前記基準クロック信号（１３）に同期して前記メモリ（１２）からデータを取りこむデータ読み出し回路（８）と、データ比較回路（９）とを具備し、前記テストデータ生成回路（５）は、前記メモリテストスタート信号に応答して前記テストデータを生成し、前記テストデータを前記基準クロックに同期して出力すると共に、前記基準クロックに同期して前記テストデータに対応する書き込みデータを出力し、前記メモリアクセステスト制御回路（３）は、前記外部信号に応答してデータセレクタ切替え信号を出力し、前記データセレクタ（６）は前記データセレクタ切替え信号に応答して前記テストデータを出力するようにセレクタを切替え、前記メモリ（１２）は、前記データセレクタ（６）から出力された前記テストデータを基準クロック信号（１３）に同期して書き込まれ、前記データ読み出し回路（８）は、前記複数の遅延クロック信号（１４）の各々に同期して前記メモリ（１２）から前記テストデータを読み出し、前記読み出したテストデータの各々を前記データ比較回路（９）へ出力し、前記データ比較回路（９）は前記読み出したテストデータの各々と前記書き込みデータを比較し、前記比較の結果を前記メモリアクセステスト制御回路（３）に通知し、前記メモリアクセステスト制御回路（３）は、前記通知に対応して前記遅延回路の遅延値を決定し、前記決定に対応して前記メモリアクセス回路（２）のメモリアクセスタイミング調整を実行する。

前記メモリアクセステスト制御回路（３）は、前記比較したデータが一致した遅延クロックの遅延値を記憶するシフトレジスタを備え、前記通知に対応して前記シフトレジスタに記憶した遅延値に対応して前記メモリアクセス回路（２）のメモリアクセスタイミング調整を実行する。

前記メモリアクセステスト制御回路（３）は、前記比較したデータが一致した遅延クロックが複数存在した場合、前記データが一致した複数の遅延クロックの中で、基準クロックに対して最も遅延の少ない遅延値を記憶する第1シフトレジスタ（１６）と、基準クロックに対して最も遅延の多い遅延値を記憶する第2シフトレジスタ（１７）を備え、前記第1シフトレジスタ（１６）に記憶されたデータと前記第2シフトレジスタ（１７）に記憶されたデータに対応して前記メモリアクセス回路（２）のメモリアクセスタイミング調整を実行する。

さらに、上記課題を解決するために、以下の方法で回路を動作させることが好ましい。
基準クロック（１３）を生成するステップと、前記基準クロック信号を遅延して遅延値の異なる複数の遅延クロックを生成するステップと、外部同期信号に応答してメモリテストスタート信号を出力するステップと、前記メモリテストスタート信号に応答して前記テストデータを生成するステップと、前記テストデータを前記基準クロックに同期してメモリに書き込むステップと、前記遅延クロックに同期して前記メモリから前記書き込まれたテストデータを読み出すステップと、前記テストデータとと前記読み出されたデータを比較するステップと、前記比較に対応して前記遅延クロックを選択するステップとを有し、
前記メモリに画像信号を書き込み、前記選択された遅延クロックに同期して、前記メモリから前記画像信号を読み出すことを特徴とするメモリアクセス回路の動作方法であることが好ましい。

また、基準クロック（１３）を生成するステップと、外部同期信号に応答してメモリテストスタート信号を出力するステップと、前記メモリテストスタート信号に応答して前記テストデータを生成するステップと、前記テストデータを遅延して遅延値の異なる複数の遅延テストデータを生成するステップと、前記遅延テストデータを前記基準クロックに同期してメモリに書き込むステップと、前記メモリから前記書込まれたデータを読み出すステップと、前記テストデータと前記読み出されたデータを比較するステップと、前記比較に対応して前記遅延値を選択するステップとを有し、
前記選択された遅延値により、画像信号を書き込むことを特徴とするメモリアクセス回路の動作方法であってもよい。

入力データ・ストローブ信号に対応して入力データの入力タイミングを特定し、出力データ・ストローブ信号に対応して出力データの出力タイミングを特定するメモリ（２１）の、メモリアクセス回路の動作方法であって、
外部同期信号に応答してメモリテストスタート信号を出力するステップと、前記メモリテストスタート信号に応答してテストデータを生成し、前記メモリに入力するステップと、前記テストデータに同期して、前記入力データ・ストローブ信号を前記メモリに入力するステップと、前記出力データ・ストローブ信号を遅延して遅延値の異なる複数の遅延出力データ・ストローブ信号を生成するステップと、前記遅延出力データ・ストローブ信号に同期して前記メモリに入力した前記データを読み出すステップと、前記テストデータと前記読み出されたデータを比較するステップと、前記比較に対応して前記遅延出力データ・ストローブ信号を選択するステップとを有し、
前記メモリにデータ信号を入力し、前記選択された遅延出力データ・ストローブ信号に同期して、前記メモリから前記データ信号を読み出すことを特徴とするメモリアクセス回路の動作方法であってもよい。

入力データ・ストローブ信号に対応して入力データの入力タイミングを特定し、出力データ・ストローブ信号に対応して出力データの出力タイミングを特定するメモリ（２１）の、メモリアクセス回路の動作方法であって、
外部同期信号に応答してメモリテストスタート信号を出力するステップと、前記メモリテストスタート信号に応答してテストデータを生成し、前記メモリに入力するステップと、前記テストデータに同期して、前記入力データ・ストローブ信号を前記メモリに入力するステップと、前記入力データ・ストローブ信号を遅延して遅延値の異なる複数の遅延入力データ・ストローブ信号を生成し、前記メモリに入力するステップと、前記遅延出力データ・ストローブ信号に同期して前記メモリに入力した前記データを読み出すステップと、前記テストデータと前記読み出されたデータを比較するステップと、前記比較に対応してメモリアクセスタイミング調整を実行するステップを具備するメモリアクセス回路の動作方法であってもよい。

それらの動作方法において、さらに、前記外部同期信号のフロントポーチと前記外部同期信号のバックポーチとの間で前記メモリアクセスタイミング調整を実行するステップとを具備するメモリアクセス回路の動作方法であることが好ましい。

さらに、それらの動作方法において、前記外部同期信号は、第１信号と第２信号とを含み、前記第第１信号と前記第２信号の中間に、データ信号を含まないブランキング期間を有し、前記ブランキング期間中に前記メモリアクセスタイミング調整を実行するステップとを具備するメモリアクセス回路の動作方法であることが好ましい。

さらに、それらの動作方法において、前記外部同期信号が垂直同期信号または水平同期信号であることが好ましい。

基準クロック信号（１３）を生成するステップと、前記基準クロック信号（１３）を遅延して遅延値の異なる複数の遅延クロック信号（１４）を生成するステップと、外部同期信号（１５）に応答してメモリテストスタート信号を出力するステップと、外部データと前記テストデータのどちらか一方を選択して出力するステップと、メモリ（１２）に書き込み制御信号を出力するステップと、前記基準クロック信号（１３）に同期して前記メモリ（１２）からデータを取りこむステップと、前記メモリテストスタート信号に応答して前記テストデータを生成するステップと、前記テストデータを前記基準クロックに同期して出力すると共に、前記基準クロックに同期して前記テストデータに対応する書き込みデータを出力するステップと、前記外部信号に応答してデータセレクタ切替え信号を出力するステップと、前記データセレクタ切替え信号に応答して前記テストデータを出力するようにデータセレクタ（６）を切替えるステップと、前記データセレクタ（６）から出力された前記テストデータを前記基準クロック信号（１３）に同期して前記メモリ（１２）に書き込むステップと、前記複数の遅延クロック信号（１４）の各々に同期して前記メモリ（１２）から前記テストデータを読み出すステップと、前記読み出したテストデータの各々をデータ比較回路（９）へ出力するステップと、前記読み出したテストデータの各々と前記書き込みデータを比較するステップと、前記比較の結果を前記メモリアクセステスト制御回路（３）に通知するステップと、前記通知に対応して前記遅延回路の遅延値を決定するステップと、前記決定に対応してメモリアクセスタイミング調整を実行するステップとを具備する方法でメモリアクセス回路（２）を動作する。

本発明によると、メモリアクセス回路が、その信号の前後にブランキング期間を有する同期信号を利用してメモリアクセスタイミング調整を実行することで、本来のデータ処理を制限することなくメモリアクセスのタイミングを調整できる効果がある。

さらに、本発明によると、温度や電源電圧等の環境変化によるクロック遅延変化に追従して、最適なメモリアクセスタイミングを決定するメモリアクセスができる効果がある。

さらに、本発明によると、動作中の環境変化が大きく、リアルタイム処理が必要な動画処理で、動画が乱れる等の不具合を抑制に効果がある。

さらに、本発明によると、プラズマディスプレイに代表される大型表示装置に本発明のメモリ回路を搭載した場合に、その装置の動作保証温度範囲を広くし、また、その装置の動作保証電圧範囲を広くすることができる効果がある。

［第１の実施形態の構成］
以下に図面を用いて本発明を実施するための最良の形態について述べる。

図１は、本実施の形態に述べるメモリアクセス回路を搭載した装置の一例を示す図である。本実施の形態に述べる装置は、大容量のフレームメモリが必要で、かつ、装置の動作環境の温度変化の範囲が、摂氏マイナス１０度から摂氏プラス８０度まで変化し、さらにＬＳＩの電源電圧にも初期の設定ばらつきがあるような装置に効果を発揮する。特に、本実施の形態のメモリアクセス回路がプラズマディスプレイに代表されるような大型表示装置に搭載される場合、その装置を安定して動作させる効果がある。したがって、以下の本実施の形態では、本発明のメモリアクセス回路がプラズマディスプレイ装置に搭載される場合を例に説明を行う。なお、これは本発明のメモリアクセス回路２を搭載する装置を限定するものではない。図１を参照すると、メモリアクセス回路２を搭載した装置は、プラズマディスプレイモジュール１と、本実施の形態のメモリアクセステスト制御回路を含むメモリアクセス回路２で構成されている。

図２は、本実施の形態におけるメモリアクセス回路の回路構成を示す図である。図２を参照すると、メモリアクセス回路２は、メモリアクセステスト制御回路３と、メモリアクセス制御回路４と、テストデータ生成回路５と、データセレクタ６と、Ｉ／Ｏバッファ７と、データ読み出し回路８と、データ比較回路９と、クロック生成回路１０と、クロック遅延調整回路１１と、メモリ１２から構成される。

メモリアクセステスト制御回路３は、メモリアクセステストの制御を行う制御機能ブロックである。メモリアクセステスト制御回路３は、外部からの同期信号を入力する入力部と複数の出力部とを備えている。その複数の出力部の各々は、メモリアクセス制御回路４とテストデータ生成回路５とデータセレクタ６とクロック遅延制御回路１１に電気的に接続されている。また、複数の出力部の各々は、メモリアクセス制御回路４とテストデータ生成回路５とデータセレクタ６とクロック遅延調整回路１１とデータ線を介してメモリアクセスタイミング調整に必要な制御信号を出力している。なお、第１の実施形態において、本データの書き込み／読み出しは、メモリ制御信号によりメモリアクセス制御回路４を制御することによって行われている。すなわち、書き込み／読み出しアドレスデータ（図ではアドレス線は省略）の出力はメモリアクセス制御回路４が行っている。

メモリアクセス制御回路４は、メモリアクセスを制御する制御機能ブロックである。メモリアクセス制御回路４は、メモリアクセステスト制御回路３とＩ／Ｏバッファ７とメモリ１２とに接続されている。メモリアクセス制御回路４は、メモリアクセステスト制御回路３からの制御信号を受けつける入力部と、メモリアクセス制御信号を出力する出力部を備えている。メモリアクセス制御回路４は、メモリアクセステスト制御回路３からの制御信号に応答してメモリ１２にメモリアクセス制御信号を出力する。また、メモリアクセス制御回路４は、Ｉ／Ｏバッファ７に接続され、必要に応じてＩ／Ｏバッファ７を制御するための信号を出力している。

テストデータ生成回路５は、テストデータを生成するデータ生成機能ブロックである。生成されるテストデータは、メモリアクセスのタイミングの調整を実行するために使用される。テストデータ生成回路５は、メモリアクセステスト制御回路３から供給される信号を受けつける入力部と、生成したテストデータをメモリ１２および比較回路９に出力する出力部とを備えている。テストデータ生成回路５の入力部は、メモリアクセステスト制御回路３の出力部とデータ線を介して電気的に接続されている。テストデータ生成回路５の出力部は、データセレクタ６および比較回路９とデータ線を介して電気的に接続されている。

データセレクタ６は、メモリに書き込まれるデータを切替えるデータ切り替え機能ブロックである。データセレクタ６は、メモリアクセステスト制御回路３からのデータセレクタ切替え信号に応答して、セレクタの切替えを行っている。セレクタの切替えを行うことによって、メモリに書き込まれるデータが、本データからテストデータになるように切替えられている。本明細書では、メモリアクセスタイミング調整に用いる「テストデータ」に対して、通常の動作モードでメモリに書き込み、メモリから読み出すデータを「本データ」と称する。また、データセレクタ６は、メモリアクセスのタイミング調整が完了した後、メモリアクセステスト制御回路３から供給されるデータセレクタ切替え信号に応答して、セレクタの切替えを実行している。データセレクタ６は、タイミング調整が完了した後に、セレクタの切替えを行うことで、メモリに書き込まれるデータをテストデータから本データに切替えている。

Ｉ／Ｏバッファ７は、処理速度に差がある装置間に緩衝として設置される緩衝域である。Ｉ／Ｏバッファ７は、データセレクタ６に接続され、データセレクタ６から送信されたデータを受け取る入力部と、メモリ１２に接続され、メモリ１２とデータの送受信を行うデータ送受信部と、データ読み出し回路（フリップフロップ）８に接続され、メモリ１２から読み込んだデータをデータ読み出し回路８に供給する出力部とを備えている。Ｉ／Ｏバッファ７は、データ書き込み時に、データセレクタ６から出力されたデータをメモリ１２に送り、データ読み込み時はメモリ１２から読み込んだデータをデータ読み出し回路８に送っている。

データ読み出し回路８は、メモリ１２に書き込まれたデータをＩ／Ｏバッファ７を介して取りこむデータ取り込み機能ブロックである。データ読み出し回路８は、Ｉ／Ｏバッファ７に接続されている。データ読み出し回路８は、Ｉ／Ｏバッファ７から出力されたデータを受け取る入力部と、取りこんだデータを出力する出力部とを備えている。データ読み出し回路８は、クロック遅延調整回路９で遅延調整された遅延調整クロック信号１４に同期して、メモリ１２から出力されるデータをＩ／Ｏバッファ７を介して取り込んでいる。

データ比較回路９は、遅延調整クロック信号１４に同期して、メモリ１２に書きこまれたテストデータとオリジナルテストデータとを比較する比較機能ブロックである。データ比較回路９には、メモリ１２に書き込まれたテストデータが、Ｉ／Ｏバッファ７を介して供給されている。また、データ比較回路９には、テストデータ生成回路５が生成したオリジナルテストデータが供給されている。データ比較回路９は、データ読み出し回路８とテストデータ生成回路５とメモリアクセステスト制御回路との各々に接続されている。データ比較回路９は、データ読み出し回路８から供給されるデータを受け取る入力部と、テストデータ生成回路５から供給されるオリジナルテストデータを受け取る入力部とを備えている。また、データ比較回路９は、、入力された各々のテストデータ比較結果を出力する出力部を備えている。

クロック生成回路１０は、基準クロックを生成する基準クロック生成機能ブロックである。クロック生成回路１０は、半導体集積回路が、メモリ１２にデータの授受をする場合のクロック信号を供給している。半導体集積回路は、供給されるクロック信号に同期してメモリ１２の所定のアドレスに書き込もうとするデータを書きこんでいる。また、半導体集積回路は、供給されるクロック信号に同期してメモリ１２に書きこまれたデータの読み出しを実行している。また、各機能ブロックは、クロック生成回路１０から供給されるクロック信号に同期して動作している。

クロック遅延調整回路１１は、遅延クロックを生成する遅延クロック生成機能ブロックである。クロック遅延調整回路１１は、クロック生成回路１０から出力された基準クロック信号を遅延させて遅延クロックを生成している。クロック遅延調整回路１１は、基準クロック信号を受け取る入力部と、生成した遅延クロック信号をデータ読み出し回路８に供給する出力部とを備えている。クロック遅延調整回路１１は、遅延値の異なる複数の遅延クロック信号を生成することができ、メモリアクセステスト制御回路３から出力される遅延クロック生成信号に応答して、所定の遅延値の遅延クロック信号を生成している。

メモリ１２は、供給されるクロック信号に同期して動作するクロック同期式メモリである。例えば、メモリ１２には基準クロック信号１３が入力され、この基準クロック信号１３に同期して格納しているデータを出力するようなメモリである。

図３は、本発明の実施の形態におけるメモリアクセステストタイミングを示した図である。図３を参照すると、本発明の実施の形態における同期信号は、その同期信号の前後にブランキング期間を有する。そのブランキング期間には、処理を行わなければならないデータが存在しない。したがって、このような同期信号に同期してメモリアクセスタイミング調整を実行することで、本来のデータ処理を制限することなくメモリアクセスのタイミングを調整することが出来る。本実施の形態では特に、同期信号の前後にディスプレイに表示する有効な画像データがない画像同期信号を例に述べる。したがって、その画像同期信号に同期して供給される動画データを処理する動画処理が、以下の説明に述べる本来のデータ処理である。画像同期信号、特に垂直同期信号または水平同期信号は、ブランキング期間（垂直ブランキング期間、または水平ブランキング期間）と呼ばれる映像が表示されない期間を持っている。このような画像同期信号に同期してメモリアクセスタイミング調整を実行することで、本来の動画処理を制限することなくメモリアクセスのタイミングを調整することが出来る。

図４は、クロック遅延調整回路１１が生成する遅延クロック信号の動作波形の一例を示した図である。図４に示されているように、クロック遅延調整回路１１は、ＴＡＰ０からＴＡＰ７までの８通りに設定を切り替えることで、遅延値の異なる遅延クロックを生成している。ＴＡＰ０に設定された遅延クロックの遅延値はほぼ０であり、ＴＡＰ７に設定された遅延クロックの遅延値はほぼメモリクロックの１周期分に相当する遅延値である。クロック遅延調整回路１１は、ＴＡＰ１からＴＡＰ６までの各々の遅延値が、この遅延範囲に対してほぼ均等になるように割り振っている。１周期分にクロックに対する遅延値の数の設定は、メモリアクセス回路を用いた半導体集積回路が要求する回路の性能に応じて変更可能である。図５に示す動作波形を出力するクロック遅延調整回路１１はＴＡＰ０からＴＡＰ７までの８通りに設定を切り替える。遅延値の数の調整はクロック遅延調整回路１１の設定を変更することで任意に変更することが可能である。

［第１の実施形態の動作］
図５は本発明の実施の形態における回路の動作を示したフローチャートである。図５を参照すると、本実施の形態に述べるメモリアクセス回路の動作は、メモリアクセステスト制御回路３が外部から入力される同期信号１５（以下、外部同期信号と呼ぶ。）を受け取ると開始する。ステップＳ１０１において、外部同期信号１５を受け取ったメモリアクセステスト制御回路３は、その外部同期信号１５に応答して、データセレクタ切替え信号とメモリテストスタート信号を生成する。ステップＳ１０２において、メモリアクセステスト制御回路は、そのデータセレクタ切替え信号をデータセレクタ６に送信する。メモリアクセステスト制御回路３からデータセレクタ切替え信号を送信されたデータセレクタ６は、そのデータセレクタ切替え信号に応答して、データセレクタ６を切り替えて、テストデータ生成回路５からの出力をメモリ１２に送信する。また、ステップＳ１０３において、メモリアクセステスト制御回路３は、その生成したメモリテストスタート信号をメモリアクセス制御回路４とテストデータ生成回路５とに送信する。

メモリアクセス制御回路４は、ステップＳ１０４において、メモリテストスタート信号を受信する。メモリアクセス制御回路４は、そのメモリテストスタート信号の受信に応答して、メモリ書き込み制御信号をメモリ１２に送信する。また、テストデータ生成回路５は、ステップＳ１０５において、そのメモリテストスタート信号の受信に応答してテストデータを生成する。テストデータ生成回路５は、基準クロック信号に同期して、そのテストデータをメモリ１２に書き込むとともに、同じデータをデータ比較回路９に供給する。メモリアクセス制御回路４は、メモリ書き込み制御信号の送信完了に対応して、送信完了通知をクロック遅延調整回路１１に通知する。また、テストデータ生成回路５は、テストデータ書き込み完了に対応して、書き込み完了通知をクロック遅延調整回路１１に通知する。

ステップ１０６において、クロック遅延調整回路１１は、クロック遅延値の調整を開始する。クロック遅延調整回路１１は、遅延値の異なる複数の遅延クロックを生成することができる。クロック遅延調整回路１１は、クロック遅延値の調整を開始時において、基準クロック信号に対する遅延値０の遅延クロックを生成し、データ読み出し回路８に供給する。データ読み出し回路８は、供給された遅延クロック信号に同期して、メモリ１２からテストデータを読み出す。ステップＳ１０７において、データ読み出し回路８は、メモリ１２から読み出したテストデータをデータ比較回路９に出力する。

ステップＳ１０８において、データ比較回路９は、データ読み出し回路８から出力されたテストデータと、テストデータ生成回路５から出力されたテストデータ（オリジナルテストデータ）の比較を行う。テストデータ生成回路５からテストデータが出力されるタイミングと、データ読み出し回路８からテストデータが出力されるタイミングとでは、ずれが生じることがある。そのため、データ比較回路９は、テストデータ生成回路５からデータ比較回路９に入力されたテストデータ（オリジナルデータ）を一時的に保持する。データ比較回路９は、その保持したデータとデータ読み出し回路８から出力されるテストデータとの比較を行う。その比較の結果、各々のデータが一致した場合、処理はステップＳ１０９に進む。ステップＳ１０９において、データ比較回路９は、各々のデータが一致した時の遅延クロックの遅延値をメモリアクセステスト制御回路３に通知する。メモリアクセステスト制御回路３は、通知された遅延値を記憶する。ステップＳ１０８において各々のデータが一致しなかった場合、データ比較回路９は、データが一致しなかったことをメモリアクセステスト制御回路３に通知し、処理はステップＳ１１０に進む。

ステップＳ１１０において、比較が完了した旨の通知を受けたメモリアクセステスト制御回路３は、その比較完了通知の受信の応答して、現在の遅延値を検出する。メモリアクセステスト制御回路３は、クロック遅延調整回路１１が生成可能な全ての遅延クロックに対して、データの比較が終了したかどうかを検証する。検証の結果、まだ比較の行われていない遅延値が存在した場合、メモリアクセステスト制御回路３は、現在の遅延値と異なる遅延クロックの生成命令をクロック遅延調整回路１１に出力する。メモリアクセステスト制御回路３から、その遅延クロック生成命令が出力された後、処理はステップＳ１０６に戻る。

ステップＳ１１０において、検証の結果、クロック遅延調整回路１１が生成可能な全ての遅延クロックに対して、データの比較が終了している場合、データ比較処理は終了する。

図４は、クロック遅延調整回路１１が生成する複数の遅延クロックの各々の波形を示す図である。遅延クロックの各々が、図４に示される動作波形のクロック信号に対応する場合において、図５に示す本発明の実施の形態におけるメモリアクセス回路の動作は以下のようになる。図５のステップＳ１０６において、クロック遅延調整回路１１は、同期信号１５を受信したメモリアクセステスト回路からの命令に応答して、ＴＡＰ位置をＴＡＰ０に設定した遅延クロックを生成する。ステップＳ１０７において、データ読み出し回路８は、ＴＡＰ０の遅延クロックに同期してメモリ１２からテストデータを読み出し、ステップ進むＳ１０８に進む。ステップＳ１０８でのデータの比較が完了し、データが一致していた場合、処理はステップＳ１０９に進む。メモリアクセステスト制御回路３は、そのときのＴＡＰ位置を記憶する。ステップＳ１０８でのデータの比較が完了し、データが一致していなかった場合、メモリアクセステスト制御回路３は、ＴＡＰ位置を記憶せずにステップＳ１１０に進む。

ステップＳ１１０において、データ比較回路９は、ＴＡＰ０での比較が完了したことをメモリアクセス制御回路４に通知する。いま、ＴＡＰ位置がＴＡＰ０であり、それ以外の遅延クロックに関して比較が完了していないため、処理はステップＳ１０６に戻る。

ステップＳ１０６において、メモリアクセステスト制御回路３は、データ比較回路９からのＴＡＰ０での比較が完了した旨の通知に応答して、ＴＡＰ位置がＴＡＰ１のクロック信号の生成をクロック遅延調整回路１１の命令する。クロック遅延調整回路１１は、ＴＡＰ１のクロック信号の生成命令に応答してＴＡＰ１のクロック信号をデータ読み出し回路８に供給し、以下ＴＡＰ０の場合と同様にデータの比較を行い、以降、上述の処理と同様の処理をＴＡＰ７まで繰り返す。

図６は、メモリアクセスの書き込みデータと読み出しデータが一致したＴＡＰ範囲から中間のＴＡＰ位置を検出するためのシフトレジスタの構成を示した図である。図６を参照すると、ＴＡＰ中間位置判定は、ＴＡＰ位置シフトレジスタＭＩＮ１６とＴＡＰ位置シフトレジスタＭＡＸ１７を用いて行われる。ＴＡＰ位置シフトレジスタＭＩＮ１６は比較したデータが最初に一致したＴＡＰ位置を記憶し、ＴＡＰ中間位置判定時にＴＡＰ０からＴＡＰ７方向にシフトとする。ＴＡＰ位置シフトレジスタＭＡＸ１７は比較したデータが最後に一致したＴＡＰ位置を記憶し、ＴＡＰ中間位置判定時にＴＡＰ７からＴＡＰ０方向にシフトとする。

データ比較回路９は、全ての遅延クロック信号に関して、読み出しデータと書き込みデータが一致するかどうかの比較を行い、その比較結果をメモリアクセステスト制御回路３に通知する。メモリアクセステスト制御回路３はその比較結果の通知に対応して、各々のテストデータが一致したＴＡＰ位置を記憶する。このように遅延値の異なる複数の遅延クロックに同期して読み出しデータと書き込みデータを比較した場合、読み出しデータと書き込みデータが一致するＴＡＰ位置は、いずれかのバッファ出力の範囲に連続して得られる。

このとき、ＴＡＰ位置シフトレジスタＭＩＮ１６に、前記データが一致した最初のＴＡＰ位置に“１”、その他ＴＡＰ位置に“０”を設定する。同様にＴＡＰ位置シフトレジスタＭＡＸ１７に、前記データが一致した最後のＴＡＰ位置に“１”、その他ＴＡＰ位置に“０”を設定する。

ＴＡＰ位置シフトレジスタＭＩＮ１６とＴＡＰ位置シフトレジスタＭＡＸ１７の同じＴＡＰ位置に“１”があるか、またはＴＡＰ位置シフトレジスタＭＩＮ１６の“１”の次のＴＡＰ位置にＴＡＰ位置シフトレジスタＭＡＸ１７の“１”があるか判定を行う。（図７）

図７に示すＴＡＰ位置判定条件に合わない場合は、ＴＡＰ位置シフトレジスタＭＩＮ１６はＴＡＰ０からＴＡＰ７方向にシフトさせ、ＴＡＰ位置シフトレジスタＭＡＸ１７はＴＡＰ７からＴＡＰ０方向にシフトし、再度判定を行う。以上のシフト動作と判定動作をＴＡＰ位置判定条件に合致するまで繰り返し行い、判定条件に合致したＴＡＰ位置シフトレジスタＭＩＮ１６の１”のＴＡＰ位置でクロック遅延回路を設定して通常のメモリアクセスを行うようにすることで、クロック遅延の調整を行う。

以上のように本発明を実施することでデータ処理の性能を制限することなくメモリアクセスタイミングを調節することができる。また、メモリアクセス回路の動作中の周囲の温度変化や、電源電圧の変動による遅延値の変化により、意図されていた遅延値からずれるような場合でも、動作マージンを変化させることなくメモリにアクセスできるディジタル回路構成にすることができる。特に動作マージンに余裕のない高速メモリを使用する場合に有効である。本発明は、その外部同期信号の前後に処理を行わなければならないデータが存在しないような同期信号を使用してメモリアクセスタイミングの調整を行う。したがって、このような同期信号に同期してメモリアクセスタイミング調整を実行することで、本来のデータ処理を制限することなくメモリアクセスのタイミングを調整をすることが出来る。
本実施の形態では、外部同期信号を受信すると図５のフローチャートに記載したテストデータによるメモリアクセスタイミングの調整を開始する。モニタやテレビのような表示装置の場合、外部同期信号は画像信号の垂直同期信号または水平同期信号に相当する。通常、垂直同期信号や水平同期信号はの同期信号期間には、表示信号、すなわち本明細書で言う本データは含まれない。そのため、その同期信号期間で完了するメモリアクセスタイミング調整を実施すれば、本データの処理に影響を与えることなくメモリアクセスタイミング調整を実行することができる。しかも、定期的にメモリアクセスタイミングを再調整することにより、機器内部の温度上昇や電源電圧の変動等にも迅速に対応することができる。
外部同期信号は、所定数の垂直同期信号毎にまたは所定数の水平同期信号毎に１垂直同期信号または１水平同期信号を入力されるような信号でも良い。また、外部同期信号は、所定時間毎に、例えば３秒毎に水平同期信号と同期をとって入力される信号であっても良い。表示装置以外の装置に本実施の形態のメモリアクセス回路を適用する場合、外部同期信号は、メモリが処理する本データが入力されないブランキング期間に同期して所定時間毎に入力される信号であれば良い。また、外部同期信号は、機器内部の温度上昇や電源電圧の変動等メモリアクセスタイミングが変化し得る環境変化を検出し、その検出されるタイミング毎に入力されるタイミング信号でもよい。いずれの場合も、外部同期信号はメモリが処理する本データが入力されないブランキング期間の範囲に入力されること、その期間でメモリアクセスタイミング調整が完了するように設計することが重要である。複数の外部同期信号の期間にまたがってメモリアクセスタイミング調整を分割して実行することも可能である。以上に記載した表示装置以外の機器のメモリアクセスタイミング調整は表示装置にも適用できることは言うまでもない。

［第２の実施形態］
以下に、図面を使用して本発明の第２の実施形態について説明を行う。図８は、第２の実施形態の構成を示すブロック図である。第２の実施形態におけるメモリアクセス回路は、第１の実施形態に示されているメモリアクセス回路に、さらに、データ遅延回路１８を備えて構成されている。図８に示されているように、データ遅延回路１８は、データセレクタ６とＩ／Ｏバッファ７との間に接続されている。データ遅延回路１８には、データセレクタ６からメモリ書き込みデータが供給され、テストデータ生成回路５から書込みテストデータが供給されている。データ遅延回路１８は、メモリアクセステスト制御回路３から供給される書き込みテストスタート信号に応答して、データ書込みテストを実行している。データ遅延回路１８は、その書込みテストの結果に基づいて、メモリ書き込みデータを遅延させてメモリ１２に書きこんでいる。なお、第２の実施形態において、本データの書き込み／読み出しは、メモリ制御信号によりメモリアクセス制御回路４を制御することによって行われている。すなわち、書き込み／読み出しアドレスデータ（図ではアドレス線は省略）の出力はメモリアクセス制御回路４が行っている。

第２の実施の形態に述べるメモリアクセス回路の書込みテスト動作は、メモリアクセステスト制御回路３が外部から入力される同期信号１５（以下、外部同期信号と呼ぶ。）を受け取ると開始する。外部同期信号１５を受け取ったメモリアクセステスト制御回路３は、その外部同期信号１５に応答して、書き込みテストスタート信号を生成する。メモリアクセステスト制御回路３は、その生成した書き込みテストスタート信号をテストデータ生成回路５とデータ遅延調整回路１８とに送信する。データ遅延調整回路１８は、メモリアクセステスト制御回路３から供給される書き込みテストスタート信号の受信に応答して、データ遅延調整を開始する。

テストデータ生成回路５は、その書き込みテストスタート信号の受信に応答して書き込みテストデータを生成する。テストデータ生成回路５は、その書き込みテストスタート信号を基準クロック信号に同期してデータ遅延調整回路１８に送信する。

データ遅延調整回路１８はクロック遅延値の調整を開始する。データ遅延調整回路１８は遅延値の異なる複数の遅延クロックを生成し、その遅延クロックの各々に対応させてメモリ書き込みデータを遅延させることができる。データ遅延調整回路１８は、基準クロックに同期して供給される書き込みテストデータと、メモリ書き込みデータとを比較する。データ遅延調整回路１８は、その比較に基づいてメモリ書込みデータの遅延量を決定し、その遅延量に対応する遅延クロックに同期させてメモリ書込みデータをメモリ１２に供給する。

上述のように、第２の実施形態におけるメモリアクセス回路は、メモリ１２からのデータ読み出し動作のテストと、メモリ１２へのデータ書込みテストとを同時に実行することが可能である。以下に、メモリ１２へのデータ読み出しテストとデータの書き込みテストとを同時に行った場合のテスト判定について説明を行う。

図９は、読み出し／書込みテストを実行した場合のテスト判定に使用される判定テーブル３０の構成を例示する図である。図９に示されているように、判定テーブル３０は、読み出し判定領域３１と、書込み判定領域３２とを備えている。図９に示されている判定テーブル３０は、遅延量０から遅延量７までの複数の遅延クロックに対応させて、書込みテストおよび読み出しテストを行った場合に生成されるテーブルである。

判定テーブル３０の各セルには、データの書き込み／読み出しが正常に実行された場合と、データの書き込み／読み出しが正常に実行されていない場合とを２値の値で格納している。図９には、○と×とで記載されているが、これは上記の値を概念的に示したものである。この判定テーブル３０は、

図１０は、上述の判定テーブル３０を使用したテスト判定動作を示すフローチャートである。図１０のステップＳ２０１において、ＷｒｉｔｅＴＡＰ位置を特定し、そのＷｒｉｔｅＴＡＰ位置に対応するＲｅａｄＴＡＰ０からＲｅａｄＴＡＰ７までのメモリテスト結果を抽出する。抽出したメモリテスト結果を参照して、正常に書込みが行われたＴＡＰが存在するかどうかの判断を実行する。その判断の結果、正常に書込みが行われたＴＡＰが存在する場合、そのＴＡＰ位置を記憶する（ステップＳ２０２）。特定したＷｒｉｔｅＴＡＰ位置で、正常に書込みが行われたＴＡＰが存在しない場合、処理はステップＳ２０３に進む。

ステップＳ２０３において、全てのＷｒｉｔｅＴＡＰ位置でのテスト結果の抽出が完了したかどうかの判断を実行する。その判断の結果、ＷｒｉｔｅＴＡＰ０からＷｒｉｔｅＴＡＰ７までのテスト結果の抽出が完了している場合、処理はステップＳ２０４に進み、テスト結果の抽出が完了していないＷｒｉｔｅＴＡＰが存在する場合、処理は戻りステップ２０１からの動作を継続する。ステップＳ２０４において、記憶したＷｒｉｔｅＴＡＰ位置から、その中間位置に対応するＷｒｉｔｅＴＡＰ位置を決定（固定）する。

ステップＳ２０５において、決定されたＷｒｉｔｅＴＡＰ位置に対応するＲｅａｄＴＡＰのテスト結果を抽出する。抽出したＲｅａｄＴＡＰのテスト結果から、データを正常に読み出すことができたかどうかを判断する。その判断の結果、そのＲｅａｄＴＡＰ位置において正常読み出しができる場合、ステップＳ２０６に進み、そのＲｅａｄＴＡＰ位置を記憶する。ステップＳ２０６での記憶が完了した後、処理はステップＳ２０７に進む。ステップＳ２０５において、抽出したＲｅａｄＴＡＰのテスト結果から、そのＲｅａｄＴＡＰ位置では、正常読み出しができない場合、ステップＳ２０７に進む。

ステップＳ２０７において、全てのＲｅａｄＴＡＰ位置でのテスト結果の抽出が完了したかどうかの判断を実行する。その判断の結果、ＲｅａｄＴＡＰ０からＲｅａｄＴＡＰ７までのテスト結果の抽出が完了している場合、処理はステップＳ２０８に進み、テスト結果の抽出が完了していないＲｅａｄＴＡＰが存在する場合、処理は戻りステップ２０５からの動作を継続する。ステップＳ２０８において、記憶したＲｅａｄＴＡＰ位置から、その中間位置に対応するＲｅａｄＴＡＰ位置を決定（固定）する。

上記の動作によって、メモリ１２へのデータ読み出しテストとデータの書き込みテストとを同時に行った場合における、判定を適切の行うことが可能になる。上述のようメモリアクセス回路を構成し、メモリからのデータ読み出しテストと、メモリへのデータ書込みテストを行うことで、より高精度にデータの読み出し／書込みを行うことが可能になる。

［第３の実施形態］
図１１は、本発明の第３の実施形態の構成を示すブロック図である。図１１に示されているように、第３の実施形態のメモリアクセス回路は、ＤＤＲ ＳＤＲＡＭ２１と、第１遅延調整回路２２と、第２遅延調整回路２３と、Ｉ／Ｏバッファ７ａとを含んで構成されている。ＤＤＲ ＳＤＲＡＭ２１は、外部クロックの２倍の周期でデータのやり取りをすることが可能なＳＤＲＡＭである。ＤＤＲ ＳＤＲＡＭ２１は、高速データ転送を実現するためにＤＱＳ（データ・ストローブ信号）を採用している。ＤＤＲ ＳＤＲＡＭＤ２１にデータを書き込むとき、外部のメモリアクセス回路は書き込みデータおよび書き込みアドレスデータをＤＤＲ ＳＤＲＡＭ２１に入力するのと同期して入力ＤＱＳをＤＱＳ端子に入力する。一方、ＤＤＲ ＳＤＲＡＭ２１からデータを読み出すとき、外部のメモリアクセス回路が読み出したアドレスデータをＤＤＲ ＳＤＲＡＭ２１に入力すると、ＤＤＲ ＳＤＲＡＭ２１は、読み出しデータを出力するとともに、読み出しデータに同期して出力ＤＱＳをＤＱＳ端子に出力する。このように、ＤＲ ＳＤＲＡＭ２１は、ＤＱＳを使用してレシーバにデータを転送するタイミングを知らせている。ＤＱＳは、双方向ストローブ信号であり、データの読み出し／書込み動作時にデータ入出力の動作基準クロックとして機能している。第３の実施形態のメモリアクセス回路は、回路の動作中に、周囲の温度変化や電源電圧の変動によりＤＱＳが所望の遅延値からずれるような場合に、そのずれに対応してデータの読み出し／書込みを行うことが可能である。
なお、図１１において、本データの書き込み／読み出しは、メモリ制御信号によりメモリアクセス制御回路４を制御することによって行われている。すなわち、書き込み／読み出しアドレスデータ（図ではアドレス線は省略）、入力ＤＱＳ（第２遅延調整回路２３で遅延させる前の入力ＤＱＳ）の出力はメモリアクセス制御回路４が行っている。

図１１に示されているように、ＤＤＲ ＳＤＲＡＭ２１は、データ線を介してＩ／Ｏバッファ７ａに接続されている。Ｉ／Ｏバッファ７ａは、Ｉ／Ｏバッファ７と同様の緩衝域である。第１遅延調整回路２２は、ＤＤＲ ＳＤＲＡＭ２１から供給されるＤＱＳに基づいて、データ読み出しタイミングを制御するタイミング制御機能ブロックである。第１遅延調整回路２２は、ＤＤＲ ＳＤＲＡＭ２１から出力されたＤＱＳを遅延させて遅延クロック（以下、遅延ＤＱＳと呼ぶ。）を生成している。第１遅延調整回路２２は、ＤＤＲ ＳＤＲＡＭ２１からＤＱＳを受け取る入力部と、生成した遅延ＤＱＳをデータ読み出し回路８に供給する出力部とを備えている。第１遅延調整回路２２は、遅延値の異なる複数の遅延ＤＱＳを生成することができ、メモリアクセステスト制御回路３から出力される遅延ＤＱＳ生成信号に応答して、所定の遅延値の遅延ＤＱＳを生成している。

第２遅延調整回路２３は、クロック生成回路１０から供給されるクロック信号に基づいて、ＤＤＲ ＳＤＲＡＭ２１に供給するＤＱＳを制御するクロック制御機能ブロックである。ＤＤＲ ＳＤＲＡＭ２１に供給されるメモリ書込みデータは、基準クロックに同期して供給されている。第２遅延調整回路２３は、クロック生成回路１０から供給される基準クロックに基づいて、適切なＤＱＳを生成してＤＤＲ ＳＤＲＡＭ２１に供給している。

図１２は、ＤＱＳ信号の動作タイミングと、データ読み出しタイミングを調整する際の調整用クロックのタイミングを示すタイミングチャートである。調整用クロック（図１２（ｃ））は、そのＤＱＳ信号に対応してＤＤＲ ＳＤＲＡＭ２１からデータを読み出す場合のタイミング調整に使用される。図１２の（ａ）は、ＤＱＳ信号を示す波形である。図１２の（ｂ）は、データＤＱの出力されるタイミングを示す波形である。図１２の（ｃ）は、ＤＱＳに対応して読み出し時の遅延調整を実行するために使用される遅延クロックのタイミングを示す波形である。

データの読み出しを実行する場合、図１２に示されているように、ＤＤＲ ＳＤＲＡＭ２１から出力されるＤＱＳは、データＤＱの最初のデータＱａ１が出力されるタイミングで立ち上がる。そのＤＱＳは、次のデータＱａ２が出力されるタイミングで立ち下がる。ＤＱＳ信号の遅延調整を実行しない場合、メモリアクセス回路は、ＤＱＳ信号の立上がりと立下りの中間のタイミング（分図（ｃ）のＴＡＰ４のタイミング）でデータＱａ１を取りこむ。

第３の実施形態におけるメモリアクセス回路は、図１２の（ｃ）に示されているように、ＤＱＳ信号の立上がり時刻から立下り時刻までの期間に対応して、遅延量を均等にずらした複数のリードクロック（ＴＡＰ０〜ＴＡＰ８）を生成している。この複数のリードクロックのそれぞれのタイミングについてテストデータの読み出しを行うことで、データ読み出しにおける適切な遅延量のクロックを特定することができる。

図１３は、ＤＤＲ ＳＤＲＡＭ２１にデータ書込む場合の、動作タイミングを示すタイミングチャートである。図１３（ａ）は、ＤＱＳ信号の動作波形を示している。図１３（ｂ）は、ＤＤＲ ＳＤＲＡＭ２１にデータＤＱを書込む場合の、データ供給タイミングを示す波形である。図１３（ｃ）は、ＤＱＳに対応して書込み時の遅延調整を実行するために使用される遅延クロックのタイミングを示す波形である。

図１３に示されているように、ＤＱＳ信号は、最初のデータＤｂ０の出力タイミングのほぼ中央で立ち上がる。そのＤＱＳ信号は、次のデータＤｂ１の出力タイミングの中央で、立ち下がる。メモリアクセス回路は、メモリアクセス制御回路４において、前述のデータＤｂ０の出力タイミングで立ち上がり、データＤｂ１の出力タイミングで立ち下がる基準ＤＱＳ信号（図１３（ｃ）のＴＡＰ０のタイミングの信号）を生成して第２遅延クロック調整回路２３に出力している。第２遅延クロック調整回路２３は、その基準ＤＱＳ信号に応答して、複数のライトクロック（ＴＡＰ０〜ＴＡＰ８）を生成している。図１３（ｃ）に示されている複数のライトクロックにおいて、ＴＡＰ０は、遅延なしの信号であり、ＴＡＰ８は、データＤｂｑの出力完了タイミングで立ち上がり、データＤｂ１の出力完了タイミングで立ち下がる信号である。第２遅延クロック調整回路２３は、ＴＡＰ０の立ち上がり時刻とＴＡＰ８の立ち上がり時刻との期間に対応して、遅延量を均等にずらした複数のライトクロック（ＴＡＰ０〜ＴＡＰ８）を生成している。

第３の実施形態に述べるメモリアクセス回路の読み出しテスト動作は、第１の実施形態の動作における基準クロックにＤＱＳ信号を対応させて動作させた場合と同様である。また、その書込みテスト動作は、第２の実施形態の動作における基準クロックにＤＱＳ信号を対応させて動作させた場合と同様である。さらに、ＤＤＲ ＳＤＲＡＭ２１へのデータ読み出しテストとデータの書き込みテストとを同時に行った場合も、上述の判定テーブル３０と同様のテーブルを使用してテスト結果の判定を行う。

上述したように、第３の実施形態に述べるメモリアクセス回路は、ＤＱＳ信号を使用してデータの読み出し／書込みを実行する場合において、そのＤＱＳ信号の遅延量を調整する第１遅延調整回路２２および第２遅延調整回路２３を備えている。第１遅延調整回路２２（または、第２遅延調整回路２３）は、そのＤＱＳ信号の遅延変動に対応するように遅延調整を実行している。そのため、周囲の温度変化や電源電圧の変動によりＤＱＳ信号が所望の遅延値からずれるような場合でも、適切なデータの読み出し／書込みを実行することが可能になる。

図１４は、上述のメモリアクセス回路を含むプラズマ表示装置５０の構成を例示しているブロック図である。図１４に示されているように、プラズマ表示装置５０は、モジュール化されている。モジュール化されたプラズマ表示装置５０は、アナログインタフェース５１と、ＰＤＰ（プラズマディスプレイパネル）モジュール１とから形成されている。

アナログインタフェース５１は、クロマ・デコーダを備えるＹ／Ｃ分離回路５３と、Ａ／Ｄ変換回路５４と、画像フォーマット変換回路５５と、ＰＬＬ回路５６を備える同期信号制御回路５７と、逆γ変換回路５８と、システムコントロール回路５９とから形成されている。アナログインタフェース５１は、受信したアナログ映像信号（アナログＲＧＢ信号６２とアナログ映像信号６３）をディジタル映像信号に変換した後に、そのディジタル映像信号６４をＰＤＰモジュール１に対して出力する。より詳しくは、ＴＶチューナーから発信されたアナログ映像信号６３は、Ｙ／Ｃ分離回路５３でＲＧＢの各色の輝度信号に分解された後に、Ａ／Ｄ変換回路５４でディジタル信号６４に変換される。ディジタル信号６４は、ＰＤＰモジュール１の画素構成とアナログ映像信号６３の画素構成が異なる場合には、画像フォーマット変換回路５５で適正な画像フォーマットに変換される。

アナログ映像信号６３には、Ａ／Ｄ変換用のサンプリングクロックとデータクロック信号は含まれていない。同期信号制御回路５７に含まれているＰＬＬ回路５６は、アナログ映像信号６３と同時に供給される水平同期信号が基準にされて、サンプリングクロック６５とデータクロック信号６６を生成する。サンプリングクロック６５とデータクロック信号６６は、アナログインタフェース５１から出力されてＰＤＰモジュール１に入力される。システムコントロール回路５９は、各種の制御信号６７を生成する。制御信号６７は、アナログインタフェース５１から出力されてＰＤＰモジュール１に入力される。

ＰＤＰモジュール１は、ディジタル信号処理ボード６８と、パネル部位６９と、ＤＣ／ＤＣコンバータを内蔵するモジュール内電源回路７１とから形成されている。パネル部位６９は、既述のプラズマディスプレイパネルを含んでいる。ディジタル信号処理ボード６８は、入力インタフェース信号処理回路７２と、フレームメモリ７３と、メモリ制御回路７４と、ドライバ制御回路７５とから形成されている。入力インタフェース信号処理回路７２にアナログインタフェース５１から入力されるディジタル映像信号６４の平均輝度レベルは、入力インタフェース信号処理回路７２の中の入力信号平均輝度レベル演算回路（図示されず）により計算されて、適正ビット（例示：５ビット）のデータとして出力される。

ディジタル信号処理ボード６８は、入力インタフェース信号処理回路７２で既述の信号を処理してその処理後制御信号７７をパネル部位６９に対して送信する。メモリ制御回路７４とドライバ制御回路７５とは、処理後制御信号７７の送信と同時に、それぞれにメモリ制御信号７８とドライバ制御信号７９とを生成してパネル部位６９に送信する。

パネル部位６９は、プラズマディスプレイパネルと、走査電極を駆動する走査ドライバ（パネル部位６９に同体に実装されている）８１と、データ電極を駆動するデータドライバ８２（パネル部位６９に同体に実装されている）とから形成されている。パネル部位６９は、更に、プラズマディスプレイパネルと走査ドライバ８１とデータドライバ８２とにパルス電圧を供給する高圧パルス回路８３を備えている。高圧パルス回路８３は、パネル部位６９の一部分としてパネル部位６９の複数部位に配置されて実装されている。

プラズマディスプレイパネルは、１３６５（個）×７６８（個）に配列される１３６５×７６８個の画素を有している。プラズマディスプレイパネルでは、走査ドライバ８１が走査電極３６を制御しデータドライバ８２がデータ電極４２を制御することにより、その個数の画素のうちの所定の画素の点灯又は非点灯の制御を実行して規定の表示を実行する。

プラズマディスプレイパネルと走査ドライバ８１とデータドライバ８２と高圧パルス回路８３とは、電力回収回路８６とともに、パネル部位６９の本体を構成する１枚の基板に配置されて実装されている。パネル部位６９は、その本体とプラズマディスプレイパネルと走査ドライバ８１とデータドライバ８２と高圧パルス回路８３と電力回収回路８６とを一体的に構成している。ディジタル信号処理ボード６８は、パネル部位６９から分離され機械的には独立して形成されている。

モジュール内電源回路７１は、ディジタル信号処理ボード６８とパネル部位６９とから分離され機械的には独立して形成されている。ディジタル信号処理ボード６８とパネル部位６９とモジュール内電源回路７１とは、１つのモジュールとして組み立てられている。ＰＤＰモジュール１は、このように組み立てられる１つのモジュールを形成している。アナログインタフェース５１は、ＰＤＰモジュール１から分離され機械的には独立して形成されている。ＰＤＰモジュール１は、制御信号６７とディジタル映像信号６４とサンプリングクロック６５とデータクロック信号６６とその他の信号を送信する電気配線により電気的にアナログインタフェース５１に接続されている。

アナログインタフェース５１とＰＤＰモジュール１とが別個に形成された後に、アナログインタフェース５１とＰＤＰモジュール１とがプラズマディスプレイ装置の筐体の中に組み込まれて固定的に支持されてプラズマ表示装置５０が組み立てられる。このようにモジュール化されるプラズマ表示装置５０は、アナログインタフェース５１とＰＤＰモジュール１をその他の機器部分とは別個に製造することができる。

［第４の実施形態］
以下に、本発明の第４の実施形態について説明を行う。第４の実施形態は、メモリアクセス回路がテストデータの書込みを行うときに、そのテストデータを基準クロックの周波数（本データの書込みに使用される周波数）に比較して十分に速度の遅い周波数のクロックで書き込む場合の実施形態である。
上述の第１の実施形態から第３の実施形態のメモリアクセス回路は、メモリに対してテストデータの書込み／読み出しを行う場合、同じ基準クロック周波数を使用してその書込み／読み出しを行っている。つまり、メモリアクセス回路は、所定の周波数の基準クロックに同期してメモリにテストデータの書込みを行い、その書込まれたテストデータを同じ周波数の基準クロックに同期して読み出し、その書込んだテストデータと読み出したテストデータとを比較している。

第４の実施形態におけるメモリアクセス回路はブロック図としては図２に示されている回路と同様である。第４の実施形態におけるメモリアクセス回路は、その動作が以下の点で第1の実施形態と異なっている。すなわち、第４の実施形態におけるメモリアクセス回路は、テストデータを書き込む場合に、基準クロックに比較して十分に速度の遅いクロックを使用して書込みを行っている。これによって、書込みテストデータを適切に所定のアドレスに書き込むことが可能になる。このとき、所定のアドレスから本データの読み出しに使用される基準クロックに同期してテストデータを読み出し、そのテストデータの読み出しタイミングをクロック遅延調整回路で調整することによりメモリからのデータ読み出しタイミングを調整することが可能になる。また、テストデータを書き込むための専用アドレスをメモリに設ける構成にすることも可能である。メモリアクセス回路は、その専用アドレスに書込まれたテストデータを使用してメモリアクセスタイミング調整を行う。メモリに専用アドレスを備えることで、そのテストデータの書込み動作は、例えば装置の電源投入時に一回実行するだけでよいことになる。その専用アドレスに書込まれたテストデータは、電源が遮断されるまでメモリに保持される。このような専用アドレスを備えるメモリを用いてデータの読み出しタイミング調整を実行する場合、基準クロックに同期してその専用アドレスからテストデータが読み出される。そのテストデータ読み出しタイミングをクロック遅延調整回路によって調整することにより、メモリからのデータ読み出しタイミングを調整することが可能になる。

［第５の実施形態］
以下に、本発明の第５の実施形態について説明を行う。第５の実施形態におけるメモリアクセス回路はブロック図としては図８に示されている回路と同様である。第５の実施形態におけるメモリアクセス回路は、その動作が以下の点で第２の実施形態と異なっている。すなわち、第５の実施形態は、メモリアクセス回路がテストデータの読み出しを行うときに、基準クロックの周波数に比較して十分に速度の遅い周波数のクロックで読み出しを行う場合の実施形態である。第５の実施形態におけるメモリアクセス回路は、所定の周波数の基準クロックを遅延させて複数の遅延クロックを生成する。そのメモリアクセス回路は、複数の遅延クロックに各々に同期してテストデータをメモリに書き込む。そのメモリアクセス回路は、書込まれた読み出す場合に、上記の基準クロックに比較して十分に速度の遅いクロックを使用して、メモリからテストデータを読み出す。これによって、書込みテストデータが適切に所定のアドレスに書き込まれたかどうかを正確に認識することが可能になる。

［第６の実施形態］
以下に、本発明の第６の実施形態について説明を行う。第６の実施形態におけるメモリアクセス回路はブロック図としては図１１に示されている回路と同様である。第６の実施形態におけるメモリアクセス回路は、その動作が以下の点で第３の実施形態と異なっている。すなわち、第６の実施形態は、メモリにＤＤＲ ＳＤＲＡＭ２１を使用する場合において、基準クロックの周波数に比較して十分に速度の遅い周波数のクロックでテストデータの書込みを行う場合の実施形態である。すなわち、第４の実施形態と同様に、テストデータを書き込む場合に、基準クロックに比較して十分に速度の遅いクロックを使用して書込みを行っている。これによって、書込みテストデータを適切に所定のアドレスに書き込むことが可能になる。また、そのＤＤＲ ＳＤＲＡＭ２１にテストデータを書き込むための専用アドレスを設ける構成にすることも可能である。
このとき、所定のアドレスから本データの読み出しに使用される基準クロックに同期してテストデータを読み出し、そのテストデータの読み出しタイミングを、出力データ・ストローブ信号を第１遅延調整回路で調整する。これにより、ＤＤＲ ＳＤＲＡＭ２１からのデータ読み出しタイミングを調整することが可能になる。このときに調整された遅延量を第１遅延調整回路に設定して本データの読み出しを実行することで、適切なメモリアクセスタイミングでデータの読み出しをすることが可能になる。

［第７の実施形態］
以下に、本発明の第７の実施形態について説明を行う。第７の実施形態におけるメモリアクセス回路はブロック図としては図１１に示されている回路と同様である。第７の実施形態におけるメモリアクセス回路は、その動作が以下の点で第３の実施形態と異なっている。すなわち、第７の実施形態は、メモリにＤＤＲ ＳＤＲＡＭ２１を使用する場合において、基準クロックの周波数に比較して十分に速度の遅い周波数のクロックでテストデータの読み出しを行う場合の実施形態である。第７の実施形態において、テストデータをＤＤＲ ＳＤＲＡＭ２１に書き込むときは、本データの書込みに使用される周波数の基準クロックに同期して書込みを行う。このとき、第２遅延調整回路は、テストデータに同期した入力データ・ストローブ信号を遅延させた複数の遅延入力データ・ストローブ信号を生成する。ＤＤＲ ＳＤＲＡＭ２１には、その各々の遅延入力データ・ストローブ信号に同期してテストデータが書込まれる。その書込まれたテストデータを読み出す場合に、基準クロックの周波数に比較して十分に速度の遅い周波数のクロックでテストデータの読み出しを行う。このようにしてＤＤＲ ＳＤＲＡＭ２１の所定のアドレスに入力されたテストデータと、遅延入力データ・ストローブ信号に同期して書込まれたテストデータとを比較する。これによってＤＤＲ ＳＤＲＡＭ２１にデータを書き込む場合のタイミング適切に調整することが可能になる。このときに調整された遅延量を第２遅延調整回路に設定して本データの書込みを実行することで、適切なメモリアクセスタイミングでデータの書込みをすることが可能になる。

第6の実施形態および第7の実施形態によってメモリアクセスタイミングを調整することで、出力データ・ストローブ信号と入力データ・ストローブ信号とを、各々独立して調整することが可能であり、より高精度にメモリアクセスタイミング調整を実行することができる。さらにこの場合において、遅延出力データ・ストローブ信号と遅延入力データ・ストローブ信号とをマトリックス状に組合せてテストを行う必要が無いので、短時間でのメモリアクセスタイミング調整を完了することが可能になる。

上述の実施の形態におけるメモリアクセス回路を備えた半導体集積回路は、大容量のフレームメモリが必要で、かつ、装置の動作環境の温度変化の範囲が、摂氏マイナス１０度から摂氏プラス８０度まで変化しするようやな動作環境で使用される装置に搭載されることで、その装置の安定した動作の提供に多いに効果がある。さらに本発明の実施の形態に述べるメモリアクセス回路を備えた半導体集積回路をＬＳＩの電源電圧にも初期の設定ばらつきがあるような装置に搭載することでよりよい効果を発揮する。したがって、本実施の形態のメモリアクセス回路はプラズマディスプレイに代表されるような大型表示装置に搭載した場合に安定して動作する効果がある。なお、上述の複数の実施形態は、矛盾が発生しない範囲において組合せて実行することが可能である。

図１は、メモリアクセス回路を搭載した装置の一例を示す図である。 図２は、メモリアクセス回路の回路構成を示す図である。 図３は、本発明の実施の形態におけるメモリアクセステストタイミングを示した図である。 図４は、クロック遅延調整回路が生成する遅延クロック信号の動作波形をの一例を示した図である。 図５は、本発明の実施の形態における回路の動作を示した流れ図である。 図６は、ＴＡＰ位置シフトレジスタの構成を示した図である。 図７は、遅延値の判定条件を示した図である。 図８は、第２の実施形態の構成を示すブロック図である。 図９は、判定テーブルの構成を例示する図である。 図１０は、テスト判定動作を示すフローチャートである。 図１１は、第３の実施形態の構成を示すブロック図である。 図１２は、ＤＱＳ信号を用いた場合の動作タイミングを示すとタイミングチャートである。 図１３は、ＤＱＳ信号を用いた場合の動作タイミングを示すとタイミングチャートである。 図１４は、上述のメモリアクセス回路を含むプラズマ表示装置５０の構成を例示しているブロック図である。

符号の説明

１…ＰＤＰ（プラズマディスプレイパネル）モジュール
２…メモリアクセス回路
３…メモリアクセステスト制御回路
４…メモリアクセス制御回路
５…テストデータ生成回路
６…データセレクタ
７…Ｉ／Ｏバッファ
８…データ読み出し回路
９…データ比較回路
１０…クロック生成回路
１１…クロック遅延調整回路
１２…メモリ
１３…基準クロック信号
１４…遅延クロック信号
１５…外部同期信号
１６…ＴＡＰ位置シフトレジスタＭＩＮ
１７…ＴＡＰ位置シフトレジスタＭＡＸ
１８…データ遅延調整回路
７ａ…Ｉ／Ｏバッファ
２１…ＤＤＲ ＳＤＲＡＭ
２２…第１遅延調整回路
２３…第２遅延調整回路
３０…判定テーブル
３１…読み出し判定領域
３２…書込み判定領域

Claims (28)

1. メモリと、
   基準クロック信号を生成するクロック生成回路と、
   前記基準クロック信号を遅延して遅延クロック信号を生成するクロック遅延調整回路と、前記クロック遅延調整回路は遅延値の異なる複数の遅延クロック信号を生成し、
   テストデータを生成するテストデータ生成回路と、
   外部同期信号に応答してメモリテストスタート信号を出力するメモリアクセステスト制御回路と
   を具備し、
   前記テストデータ生成回路は、前記メモリテストスタート信号に応答して前記テストデータを生成し、前記テストデータを前記基準クロックに同期して前記メモリに書き込むと共に、前記基準クロックに同期して前記テストデータに対応する書き込みデータを出力し、
   前記メモリアクセステスト制御回路は、前記遅延クロック信号に同期して前記メモリから前記テストデータを読み出し、前記読み出したテストデータと前記書き込みデータを比較し、前記比較に対応してメモリアクセスタイミング調整を実行する
   メモリアクセス回路。
2. 請求項１に記載のメモリアクセス回路において、さらに、
   前記複数の遅延クロック信号の各々に同期して前記メモリに書き込まれたテストデータを読み出すデータ読み出し回路と、
   前記読み出したテストデータと前記書き込みデータを比較する比較回路を備え、
   前記データ読み出し回路は、前記複数の遅延クロック信号の各々に同期して前記テストデータを読み出し、
   前記比較回路は、前記読み出したテストデータの各々と前記書き込みデータとを比較し、前記比較の結果を前記メモリアクセステスト制御回路に通知し、
   前記メモリアクセステスト制御回路は、前記比較結果に対応して前記メモリアクセスタイミング調整を実行する
   メモリアクセス回路。
3. 請求項２に記載のメモリアクセス回路において、さらに、
   データ遅延調整回路を備え、
   前記テストデータ生成回路は、メモリテストスタート信号に応答してテストデータを生成し、前記テストデータを前記基準クロックに同期して前記データ遅延調整回路に供給し、
   前記データ遅延調整回路は、前記テストデータと前記読み出したテストデータとの比較に基づいて、前記メモリへの書込みタイミングを調整する
   メモリアクセス回路。
4. 入力データ・ストローブ信号に対応してデータの入力タイミングを特定し、出力データ・ストローブ信号に対応してデータの出力タイミングを特定するメモリと、
   前記出力データ・ストローブ信号を遅延して遅延出力データ・ストローブ信号を生成する第１遅延調整回路と、前記第１遅延調整回路は遅延値の異なる複数の遅延出力データ・ストローブ信号を生成し、
   テストデータを生成するテストデータ生成回路と、
   アドレスデータ、入力データ・ストローブ信号を作成するメモリアクセス制御回路と、
   外部同期信号に応答してメモリテストスタート信号を出力するメモリアクセステスト制御回路と
   を具備し、
   前記テストデータ生成回路は、前記メモリテストスタート信号に応答して前記テストデータを生成し前記メモリに入力し、
   前記メモリアクセス制御回路は、前記テストデータに同期して前記入力データ・ストローブ信号を前記メモリに入力し、
   前記メモリアクセステスト制御回路は、前記遅延出力データ・ストローブ信号に同期して前記メモリから前記テストデータを読み出し、前記テストデータ生成回路で生成された前記テストデータと前記読み出したデータとを比較し、前記比較に対応してメモリアクセスタイミング調整を実行する
   メモリアクセス回路。
5. 請求項４に記載のメモリアクセス回路において、
   メモリアクセスタイミング調整は、前記第１遅延調整回路の生成する遅延値の異なる複数の遅延出力データ・ストローブ信号に対応して前記テストデータ生成回路で作成された前記テストデータと前記読み出したテストデータとを比較し、前記比較結果が同一になる前記遅延出力データ・ストローブ信号を選択することにより実行されることを特徴とするメモリアクセス回路。
6. 請求項４に記載のメモリアクセス回路において、さらに、
   前記入力データ・ストローブ信号を遅延して遅延入力データ・ストローブ信号を生成する第２遅延調整回路を備え、
   前記第２遅延調整回路は、遅延値の異なる複数の遅延入力データ・ストローブ信号を生成し、前記メモリに入力し、
   前記メモリアクセステスト制御回路は、前記遅延出力データ・ストローブに同期して前記メモリから前記テストデータを読み出し、前記テストデータ生成回路で生成された前記テストデータと前記読み出したテストデータとを比較し、前記比較に対応してメモリアクセスタイミング調整を実行する
   メモリアクセス回路。
7. 請求項６に記載のメモリアクセス回路において、
   メモリアクセスタイミング調整は、前記第１遅延調整回路の生成する遅延値の異なる複数の遅延出力データ・ストローブ信号と、前記第２遅延調整回路の生成する遅延値の異なる複数の遅延入力データ・ストローブ信号の組合せに対応して前記テストデータ生成回路で作成された前記テストデータと、前記読み出したテストデータとを比較し、前記比較結果が同一になる前記遅延出力データ・ストローブ信号と前記遅延入力データ・ストローブ信号との組合せを選択することにより実行されることを特徴とする
   メモリアクセス回路。
8. 請求項４から７の何れか１項に記載のメモリアクセス回路において、
   本データのメモリアクセスは、前記メモリアクセスタイミング調整されたタイミングにより実行されることを特徴とする
   メモリアクセス回路。
9. 請求項１から８の何れか１項に記載のメモリアクセス回路において、
   前記メモリアクセステスト制御回路は、前記外部同期信号のフロントポーチと前記外部同期信号のバックポーチとの間で前記メモリアクセスタイミング調整を実行する
   メモリアクセス回路。
10. 請求項１から９の何れか１項に記載のメモリアクセス回路において、
    前記外部同期信号は、第１信号と第２信号とを含み、
    前記第第１信号と前記第２信号の中間に、データ信号を含まないブランキング期間を有し、
    前記メモリアクセステスト制御回路は、前記ブランキング期間中に前記メモリアクセスタイミング調整を実行する
    メモリアクセス回路。
11. 請求項１から１０の何れか１項に記載のメモリアクセス回路と
    外部表示信号を表示する表示部と
    を具備し、
    前記メモリアクセス回路は、前記外部同期信号の水平同期信号または垂直同期信号の期間、または前記水平同期信号または前記垂直同期信号から一定時間経過後の所定の期間に前記メモリアクセスタイミング調整を実行する
    表示装置。
12. 請求項１１に記載の表示装置において、
    前記メモリアクセス回路は、所定数の前記水平同期信号または垂直同期信号毎に、若しくは所定時間毎に前記メモリアクセスタイミング調整を実行する
    表示装置。
13. 基準クロックを生成するステップと、
    前記基準クロック信号を遅延して遅延値の異なる複数の遅延クロックを生成するステップと、
    外部同期信号に応答してメモリテストスタート信号を出力するステップと、
    前記メモリテストスタート信号に応答して前記テストデータを生成するステップと、
    前記テストデータを前記基準クロックに同期してメモリに書き込むステップと、
    前記遅延クロックに同期して前記メモリから前記書き込まれたテストデータを読み出すステップと、
    前記テストデータとと前記読み出されたデータを比較するステップと、
    前記比較に対応して前記遅延クロックを選択するステップと
    を有し、
    前記メモリに画像信号を書き込み、前記選択された遅延クロックに同期して、前記メモリから前記画像信号を読み出すことを特徴とする
    メモリアクセス回路の動作方法。
14. 基準クロックを生成するステップと、
    外部同期信号に応答してメモリテストスタート信号を出力するステップと、
    前記メモリテストスタート信号に応答して前記テストデータを生成するステップと、
    前記テストデータを遅延して遅延値の異なる複数の遅延テストデータを生成するステップと、
    前記遅延テストデータを前記基準クロックに同期してメモリに書き込むステップと、
    前記メモリから前記書込まれたデータを読み出すステップと、
    前記テストデータと前記読み出されたデータを比較するステップと、
    前記比較に対応して前記遅延値を選択するステップと
    を有し、
    前記選択された遅延値により、画像信号を書き込むことを特徴とする
    メモリアクセス回路の動作方法。
15. 入力データ・ストローブ信号に対応して入力データの入力タイミングを特定し、出力データ・ストローブ信号に対応して出力データの出力タイミングを特定するメモリの、メモリアクセス回路の動作方法であって、
    外部同期信号に応答してメモリテストスタート信号を出力するステップと、
    前記メモリテストスタート信号に応答してテストデータを生成し、前記メモリに入力するステップと、
    前記テストデータに同期して、前記入力データ・ストローブ信号を前記メモリに入力するステップと、
    前記出力データ・ストローブ信号を遅延して遅延値の異なる複数の遅延出力データ・ストローブ信号を生成するステップと、
    前記遅延出力データ・ストローブ信号に同期して前記メモリに入力した前記データを読み出すステップと、
    前記テストデータと前記読み出されたデータを比較するステップと、
    前記比較に対応して前記遅延出力データ・ストローブ信号を選択するステップと
    を有し、
    前記メモリにデータ信号を入力し、前記選択された遅延出力データ・ストローブ信号に同期して、前記メモリから前記データ信号を読み出すことを特徴とする
    メモリアクセス回路の動作方法。
16. 入力データ・ストローブ信号に対応して入力データの入力タイミングを特定し、出力データ・ストローブ信号に対応して出力データの出力タイミングを特定するメモリの、メモリアクセス回路の動作方法であって、
    外部同期信号に応答してメモリテストスタート信号を出力するステップと、
    前記メモリテストスタート信号に応答してテストデータを生成し、前記メモリに入力するステップと、
    前記テストデータに同期して、前記入力データ・ストローブ信号を前記メモリに入力するステップと、
    前記入力データ・ストローブ信号を遅延して遅延値の異なる複数の遅延入力データ・ストローブ信号を生成し、前記メモリに入力するステップと、
    前記遅延出力データ・ストローブ信号に同期して前記メモリに入力した前記データを読み出すステップと、
    前記テストデータと前記読み出されたデータを比較するステップと、
    前記比較に対応してメモリアクセスタイミング調整を実行するステップ
    を具備するメモリアクセス回路の動作方法。
17. 請求項１３から１６の何れか１項に記載の動作方法において、さらに
    前記外部同期信号のフロントポーチと前記外部同期信号のバックポーチとの間で前記メモリアクセスタイミング調整を実行するステップと
    を具備するメモリアクセス回路の動作方法。
18. 請求項１３から１７の何れか１項に記載の動作方法において、さらに
    前記外部同期信号は、第１信号と第２信号とを含み、
    前記第第１信号と前記第２信号の中間に、データ信号を含まないブランキング期間を有し、
    前記ブランキング期間中に前記メモリアクセスタイミング調整を実行するステップと
    を具備するメモリアクセス回路の動作方法。
19. 請求項１３から１８の何れか１項に記載の動作方法において、さらに
    前記外部同期信号が垂直同期信号または水平同期信号である
    メモリアクセス回路の動作方法。
20. メモリと、
    基準クロックを遅延させて前記メモリから本データを読み出すときに用いる遅延クロックを生成するクロック遅延調整回路、または前記基準クロックに同期して供給される本データを遅延させて前記メモリに入力させるためのデータ遅延調整回路と
    を具備し、
    所定時間毎に前記データ信号が入力されないブランキング期間を検出し、または所定時間毎に前記ブランキング期間を指定する同期信号を受け、
    前記ブランキング期間に前記クロック遅延調整回路または前記データ遅延調整回路に異なる複数の遅延量を設定し、
    前記複数の遅延量によりテストデータを前記メモリからのデータの読み出し、または前記メモリへの前記テストデータの書込みを実行し、
    オリジナルのテストデータと前記読み出したテストデータまたは前記書込まれたテストデータとを比較し、前記比較に対応して前記メモリから前記本データを読み出すときの前記クロック遅延調整回路の遅延量、または本データを前記メモリに書き込むときの前記データ遅延調整回路の遅延量の調整を実行することを特徴とする
    メモリアクセス回路。
21. 本データが記憶された前記メモリのアドレスを指定するアドレスデータを前記基準クロックに同期して前記メモリに入力し、前記遅延クロックに同期して前記メモリから前記本データを読み出す請求項２０に記載のメモリアクセス回路であって、
    前記オリジナルテストデータが記憶された前記メモリのアドレスを指定するアドレスデータを前記基準クロックに同期して前記メモリに入力し、前記異なる複数の遅延量を有する前記遅延クロックに同期して前記メモリから前記テストデータを読み出し、
    前記オリジナルテストデータと前記読み出したテストデータとを比較し、前記比較に対応して前記メモリから前記本データを読み出すときの前記遅延クロックの遅延量の調整を実行することを特徴とするメモリアクセス回路。
22. 前記基準クロックに同期して前記メモリに書き込む本データを前記遅延調整回路に入力し、前記基準クロックに同期して前記メモリの書込みアドレスを指定するアドレスデータを前記メモリに入力し、前記データ遅延調整回路で遅延された遅延本データを前記メモリに入力する請求項２０に記載のメモリアクセス回路であって、
    前記基準クロックに同期して前記メモリに書き込むテストデータを前記データ遅延調整回路に入力し、前記基準クロックに同期して前記メモリに書込みアドレスを指定するアドレスデータを前記メモリに入力し、
    前記データ遅延調整回路は前記異なる複数の遅延量を有する遅延テストデータを前記メモリに入力し、前記メモリに入力された前記遅延テストデータと前記メモリの書込みアドレスに書込まれたデータとを比較し、前記比較に対応して前記データ遅延回路の遅延量の調整を実行することを特徴とする
    メモリアクセス回路。
23. 入力データ・ストローブ信号に対応してデータの入力タイミングを特定する、または出力データ・ストローブ信号に対応してデータの出力タイミングを特定するメモリと、
    前記出力データ・ストローブ信号を遅延して遅延出力データ・ストローブ信号を生成する第1遅延調整回路、または基準クロックに同期して供給された本データに同期して供給される入力データ・ストローブ信号を遅延して遅延入力データ・ストローブ信号を生成する第2遅延調整回路と
    を具備し、
    本データが記憶された前記メモリのアドレスを指定するアドレスデータを基準クロックに同期して前記メモリに入力し、前記遅延出力データ・ストローブ信号に同期して前記メモリから前記本データを読み出す、または本データを前記基準クロックに同期して前記メモリに入力するとともに、前記第２遅延調整回路により遅延された前記遅延入力データ・ストローブ信号を前記メモリに入力
    することを特徴とする
    メモリアクセス回路。
24. 所定時間毎に前記データ信号が入力されないブランキング期間を検出し、または所定時間毎に前記ブランキング期間を指定する同期信号を受け、
    前記ブランキング期間に前記第1遅延調整回路は遅延量の異なる複数の遅延出力データ・ストローブ信号を生成しテストデータが記憶された前記メモリのアドレスを指定するアドレスデータを前記基準クロックに同期して前記メモリに入力し、
    前記複数の遅延出力データ・ストローブ信号に同期して前記メモリから前記テストデータを読み出し、前記メモリに記憶されたテストデータと前記読み出したテストデータとを比較し、前記比較に対応して前記メモリから前記本データを読み出すときの前記第１データ遅延調整回路の遅延量の調整を実行することを特徴とする
    請求項２３に記載のメモリアクセス回路。
25. 前記本データとともに前記本データを書き込む前記メモリのアドレスを指定するアドレスデータを前記基準クロックに同期して前記メモリに入力することを特徴とする
    請求項２３に記載のメモリアクセス回路。
26. 所定時間毎に前記データ信号が入力されないブランキング期間を検出し、または所定時間毎に前記ブランキング期間を指定する同期信号を受け、
    前記ブランキング期間に前記第２遅延調整回路は、遅延量の異なる複数の遅延入力データ・ストローブ信号を生成しテストデータを前記基準クロックに同期して前記メモリに入力し、
    前記複数の遅延入力データ・ストローブ信号を前記メモリに入力し、前記メモリに入力した前記テストデータと前記メモリの前記アドレスに書込まれたテストデータとを比較し、前記比較に対応して前記メモリに前記本データを書き込むときの前記第２遅延調整回路の遅延量の調整を実行することを特徴とする
    請求項２３に記載のメモリアクセス回路。
27. 前記テストデータとともに前記テストデータを書き込む前記メモリのアドレスを指定するアドレスデータを前記基準クロックに同期して前記メモリに入力することを特徴とする
    請求項２６に記載のメモリアクセス回路。
28. 請求項２０から２７の何れか１項に記載のメモリアクセス回路と、
    前記本データを表示する表示部と、
    を具備することを特徴とする
    表示装置。

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