KR20080076848A - 반도체 집적 회로 및 데이터 처리 시스템 - Google Patents

반도체 집적 회로 및 데이터 처리 시스템 Download PDF

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Abstract

RAM과 표시 드라이버 회로를 구비한 반도체 집적 회로에서 내장 시스템의 신뢰성 향상과 고성능화에 기여하는, 표시 데이터의 입력 인터페이스 기술을 제공한다. 반도체 집적 회로(7)는, 1개의 차동 시리얼 데이터 채널을 갖는 제1 고속 시리얼 인터페이스 회로(10)와 복수개의 차동 시리얼 데이터 채널을 갖는 제2 고속 시리얼 인터페이스 회로(12)를 구비하고, 제1 고속 시리얼 인터페이스 회로가 외부와의 사이에서 제어 정보의 인터페이스를 행하고, 제어 회로(11)가 상기 제어 정보에 기초하여 내부 제어를 행한다. 쌍방의 고속 시리얼 인터페이스 회로는 표시 데이터 정보의 저장에 RAM(16)을 공유한다. 제어 회로는, RAM에 공급할 데이터 정보를 받기 위해 제1 또는 제2 고속 시리얼 인터페이스 회로 중 어느 것을 이용할지를, 제1 고속 시리얼 인터페이스 회로에 입력되는 제어 정보에 따라서 결정한다.
Figure P1020080014060
제어 회로, RAM, 고속 시리얼 인터페이스 회로, 표시 데이터, 제어 정보

Description

반도체 집적 회로 및 데이터 처리 시스템{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE AND DATA PROCESSOR SYSTEM}
본 발명은, 프레임 버퍼에 이용되는 RAM과 표시 드라이버 회로를 구비한 표시 구동 제어 장치 혹은 반도체 집적 회로에서의 표시 데이터의 입력 인터페이스 기술에 관한 것으로, 예를 들면 휴대 전화기 등의 휴대 통신 단말 장치에 적용하기에 유효한 기술에 관한 것이다.
휴대 전화기 등의 휴대 통신 단말 장치는, 인터넷 접속은 물론 지상파 디지털 텔레비전 방송의 수신에도 대응되어, 증대하는 표시 데이터에 대해 베이스밴드부로부터 표시 구동 제어 장치에의 고속 데이터 전송을 실현하는 것이 필요로 된다. 특허 문헌 1에는 베이스밴드부에 접속하는 표시 구동 제어 장치의 인터페이스 회로에 고속 시리얼 인터페이스 회로를 채용한 휴대 전화기가 개시된다. 특허 문헌 2에는 패러럴 인터페이스 회로와 함께 고속 시리얼 인터페이스 회로를 구비하고, 전자로부터의 정지 화상 데이터와 후자로부터의 동화상 데이터를 RAM에 동시에 기입 가능하게 하는 기술이 기재된다.
[특허 문헌 1] 일본 특허 공개 제2006-146220호 공보
[특허 문헌 2] 일본 특허 공개 제2001-222249호 공보
본 발명자는 전송 처리 능력이 서로 다른 복수의 고속 시리얼 인터페이스 회로를 표시 구동 제어 장치에 채용하는 것에 대해 이하의 검토를 행하였다. 베이스밴드부를 탑재한 본체 케이스에 힌지부를 통하여 절첩 가능하게 형성된 덮개 케이스에 표시 구동 제어 장치 및 표시 장치를 탑재한 구조에서 힌지부를 통과하는 배선수를 적게 하면 원하지 않는 단선의 우려를 저감할 수 있다. 고속 시리얼 인터페이스 회로와 패러럴 인터페이스 회로의 쌍방을 채용하면 신호선 개수가 증가하게 된다. 또한, 표시 화상 데이터의 입력을 복수의 고속 시리얼 인터페이스 회로간에서 절환할 때, 한쪽의 고속 시리얼 인터페이스 회로가 입력하는 표시 데이터를 RAM에 공급하는 것을 정지하는 타이밍과, 다른 쪽의 고속 시리얼 인터페이스 회로가 입력하는 표시 데이터를 RAM에 공급 개시하는 타이밍에, 동기적 제어를 채용하지 않으면, 절환 시에 화상 표시가 흐트러지게 된다. 또한, 한쪽의 고속 시리얼 인터페이스 회로를 호스트 프로세서에, 다른 쪽의 고속 시리얼 인터페이스 회로를 상기 호스트 프로세서의 액셀러레이터에 접속하는 것을 고려한 경우에는, 어느 것에 커맨드 인터페이스 기능을 할당하는 것이 시스템 전체의 퍼포먼스를 향상시키는 데에 적합한지를 확인하는 것이 필요하다.
본 발명의 목적은, RAM과 표시 드라이버 회로를 구비한 반도체 집적 회로에서 그것을 내장하는 시스템의 신뢰성 향상과 고성능화의 쌍방에 기여할 수 있는 표 시 데이터의 입력 인터페이스 기술을 제공하는 것에 있다.
본 발명의 다른 목적은, 호스트 프로세서와 액셀러레이터에 각각의 고속 시리얼 인터페이스 회로를 통하여 접속되는 표시 구동 제어 장치를 구비한 데이터 처리 시스템에서 시스템의 신뢰성 향상과 고성능화의 쌍방에 기여하는 것에 있다.
본 발명의 또 다른 목적은, 복수의 고속 시리얼 인터페이스 회로간에서 화상 데이터의 입력을 절환하였을 때에 화상 표시의 흐트러짐을 방지하는 것에 있다.
본 발명의 상기 및 그 밖의 목적과 신규의 특징은 본 명세서의 기술 및 첨부 도면으로부터 명백하게 될 것이다.
본원에서 개시되는 발명 중 대표적인 것의 개요를 간단히 설명하면 하기와 같다.
즉, 반도체 집적 회로는, 1개의 차동 시리얼 데이터 채널을 갖는 제1 고속 시리얼 인터페이스 회로와 복수의 차동 시리얼 데이터 채널을 갖는 제2 고속 시리얼 인터페이스 회로를 구비하고, 제1 고속 시리얼 인터페이스 회로가 외부와의 사이에서 제어 정보에 의한 커맨드 인터페이스를 행하고, 제어 회로가 상기 제어 정보에 기초하여 내부 제어를 행한다. 쌍방의 고속 시리얼 인터페이스 회로는 표시 데이터 정보의 저장에 RAM을 공유한다. 상기 제어 회로는, 상기 RAM에 공급할 데이터 정보를 받기 위해 상기 제1 또는 제2 고속 시리얼 인터페이스 회로 중 어느 것을 이용할지를, 상기 제1 고속 시리얼 인터페이스 회로에 입력되는 제어 정보에 따라서 결정한다.
상기한 수단에 따르면, 표시 데이터 정보의 외부 인터페이스에 제1 및 제2 고속 시리얼 인터페이스를 채용하기 때문에, 적은 인터페이스 신호선 개수에 의해 반도체 집적 회로에 표시 데이터 정보를 공급할 수 있어, 내장 기기에서 반도체 집적 회로에 접속하는 인터페이스 신호선의 원하지 않는 단선의 우려가 저감된다. 이 점에서 시스템의 신뢰성이 향상된다.
제어 정보 및 데이터 정보의 인터페이스에 고속 시리얼 인터페이스를 채용하기 때문에 적은 수의 인터페이스 신호선에 의해 큰 데이터 전송량을 확보하는 것이 용이하다. 또한, 상대적으로 데이터 전송 능력이 높은 쪽의 상기 제2 고속 시리얼 인터페이스 회로에는 커맨드 인터페이스 기능을 할당하지 않으므로, 호스트 프로세서의 부담 경감을 위해 특정 데이터 처리로 특화된 액셀러레이터를 상기 제2 고속 시리얼 인터페이스 회로에 접속하는 이용 형태에서는, 상기 제2 고속 시리얼 인터페이스 회로는 특정 데이터 처리의 결과를 수취하는 데에 전념할 수 있다. 이들 점에서, 내장 시스템 전체로서 데이터 처리 퍼포먼스를 향상시킬 수 있다.
본원에서 개시되는 발명 중 대표적인 것에 대해 간단히 설명하면 하기와 같다.
즉, RAM과 표시 드라이버 회로를 구비한 반도체 집적 회로에서 이것을 내장하는 시스템의 신뢰성 향상과 고성능화의 쌍방에 기여할 수 있다.
1. 대표적인 실시 형태
우선, 본원에서 개시되는 발명의 대표적인 실시 형태에 대해 개요를 설명한다. 대표적인 실시 형태에 대한 개요 설명에서 괄호를 붙여 참조하는 도면 중의 참조 부호는 그것이 붙여진 구성 요소의 개념에 포함되는 것을 예시하는 것에 불과하다.
〔1〕본 발명의 대표적인 실시 형태에 따른 반도체 집적 회로(7)는, 차동 시리얼 데이터 채널을 1개 갖는 제1 고속 시리얼 인터페이스 회로(10)와, 차동 시리얼 데이터 채널을 복수개 갖는 제2 고속 시리얼 인터페이스 회로(12)와, 제어 회로(11)와, RAM(16)과, 표시 드라이버 회로(17)를 갖는다. 상기 RAM은 외부로부터 상기 제1 고속 시리얼 인터페이스 회로에 입력되는 데이터 정보 및 상기 제2 고속 시리얼 인터페이스 회로에 입력되는 데이터 정보가 공급 가능하게 된다. 상기 표시 드라이버는 상기 RAM으로부터 판독되는 데이터 정보에 기초하여 표시 구동 신호를 생성한다. 상기 제어 회로는 외부로부터 상기 제1 고속 시리얼 인터페이스 회로에 입력되는 제어 정보에 따라서 내부 동작을 제어한다. 특히, 상기 제어 회로는, 상기 RAM에 공급할 데이터 정보를 받기 위해 상기 제1 고속 시리얼 인터페이스 회로 또는 상기 제2 고속 시리얼 인터페이스 회로 중 어느 것을 이용할지를, 상기 제1 고속 시리얼 인터페이스 회로에 입력되는 제어 정보에 따라서 결정한다.
상기한 수단에 따르면, 표시 데이터 정보의 외부 인터페이스에 제1 및 제2 고속 시리얼 인터페이스를 채용하기 때문에, 적은 인터페이스 신호선 개수에 의해 반도체 집적 회로에 표시 데이터 정보를 공급할 수 있어, 내장 시스템에서 반도체 집적 회로에 접속하는 인터페이스 신호선의 원하지 않는 단선의 우려가 저감된다. 이 점에서 시스템의 신뢰성이 향상된다.
제어 정보 및 데이터 정보의 인터페이스에 고속 시리얼 인터페이스를 채용하기 때문에 적은 수의 인터페이스 신호선에 의해 큰 데이터 전송량을 확보하는 것이 용이하다. 또한, 상대적으로 데이터 전송 능력이 높은 쪽의 상기 제2 고속 시리얼 인터페이스 회로에는 상기 제어 정보에 의한 커맨드 인터페이스 기능을 할당하지 않으므로, 호스트 프로세서의 부담 경감을 위해 특정 데이터 처리로 특화된 액셀러레이터를 상기 제2 고속 시리얼 인터페이스 회로에 접속하는 이용 형태에서는, 상기 제2 고속 시리얼 인터페이스 회로는 특정 데이터 처리의 결과를 수취하는 데에 전념할 수 있다. 이들 점에서, 반도체 집적 회로가 내장되는 시스템의 전체로서 데이터 처리 퍼포먼스를 향상시킬 수 있다.
본 발명의 하나의 구체적인 형태로서, 상기 제어 회로는, 상기 제1 고속 시리얼 인터페이스 회로에 입력되는 데이터 정보에 대한 RAM 오퍼레이션에는 외부 단자로부터 입력되는 제1 프레임 동기 신호(VSYNC)를 이용하고, 상기 제2 고속 시리얼 인터페이스 회로에 입력되는 데이터 정보에 대한 RAM 오퍼레이션에는 그 인터페이스 회로로부터 입력되는 스트로브 정보로부터 재생되는 제2 프레임 동기 신호(VS)를 이용한다. 상기 제1 고속 시리얼 인터페이스 회로는, 예를 들면 차동 스트로브 신호에 동기하여 데이터 정보 및 제어 정보의 입력을 행하는 모바일 디지털 데이터 인터페이스(이하 간단히 MDDI라고도 칭함) 회로이다. 상기 제2 고속 시리얼 인터페이스 회로는, 예를 들면 클럭 신호에 동기하여 상기 데이터 정보 및 스트로브 정보의 입력을 행하는 모바일 비디오 인터페이스(이하 간단히 MVI라고도 칭 함) 회로이다.
본 발명의 더 구체적인 형태로서, 상기 제어 회로는, 상기 제1 고속 시리얼 인터페이스 회로가 입력하는 데이터 정보를 RAM에 공급하고 있을 때, 상기 제어 정보에 의한 절환 지시에 응답하여, 상기 제2 프레임 동기 신호의 재생을 개시함과 함께, 상기 제1 프레임 동기 신호에 의한 1 프레임분의 기입을 완결하고 나서, 상기 제2 고속 시리얼 인터페이스 회로가 입력하는 데이터 정보를 상기 제2 프레임 동기 신호에 동기하여 RAM에 기입하는 동작을 개시한다. 마찬가지로 상기 제어 회로는, 상기 제2 고속 시리얼 인터페이스 회로가 입력하는 데이터 정보를 RAM에 공급하고 있을 때, 상기 제어 정보에 의한 절환 지시에 응답하여, 상기 제2 프레임 동기 신호에 의한 1 프레임분의 기입을 완결하고 나서, 상기 제1 고속 시리얼 인터페이스 회로가 입력하는 데이터 정보를 상기 제1 프레임 동기 신호에 동기하여 RAM에 기입하는 동작을 개시한다. 이에 의하면, 한쪽의 고속 시리얼 인터페이스 회로가 입력하는 데이터 정보를 RAM에 공급하는 동작을 정지하는 타이밍과, 다른 쪽의 고속 시리얼 인터페이스 회로가 입력하는 데이터 정보를 RAM에 공급 개시하는 타이밍은, 1 프레임의 도중에는 발생하지 않으므로, RAM에 저장하는 데이터 정보의 입력을 절환하여도, 화상 표시에 흐트러짐이 생기지 않는다.
〔2〕본 발명의 대표적인 실시 형태에 따른 데이터 처리 시스템은, 호스트 프로세서(2)와, 상기 호스트 프로세서에 접속된 액셀러레이터(3)와, 상기 호스트 프로세서 및 상기 액셀러레이터에 접속된 표시 구동 제어 장치(7)와, 상기 표시 구동 제어 장치에 접속된 표시 장치(8)를 갖는다. 상기 표시 구동 제어 장치는, 상 기 호스트 프로세서에 접속되며 차동 시리얼 데이터 채널을 1개 갖는 제1 고속 시리얼 인터페이스 회로(10)와, 상기 액셀러레이터에 접속되며 차동 시리얼 데이터 채널을 복수 갖는 제2 고속 시리얼 인터페이스 회로(12)와, 제어 회로(11)와, RAM(16)과, 표시 드라이버 회로(17)를 갖는다. 상기 RAM은 상기 호스트 장치로부터 상기 제1 고속 시리얼 인터페이스 회로에 입력되는 데이터 정보 및 상기 액셀러레이터로부터 상기 제2 고속 시리얼 인터페이스 회로에 입력되는 데이터 정보가 공급 가능하게 된다. 상기 표시 드라이버 회로는 상기 RAM으로부터 판독되는 데이터 정보에 기초하여 표시 구동 신호를 생성하여 상기 표시 장치에 출력한다. 상기 제어 회로는 상기 호스트 프로세서로부터 상기 제1 고속 시리얼 인터페이스 회로에 입력되는 제어 정보에 따라서 내부 동작을 제어한다. 특히, 상기 제어 회로는, 상기 RAM에 공급할 데이터 정보를 받기 위해 상기 제1 고속 시리얼 인터페이스 회로 또는 상기 제2 고속 시리얼 인터페이스 회로 중 어느 것을 이용할지를, 상기 제1 고속 시리얼 인터페이스 회로에 입력되는 제어 정보에 따라서 결정한다.
상기한 수단에 따르면, 표시 데이터 정보의 외부 인터페이스에 제1 및 제2 고속 시리얼 인터페이스를 채용하기 때문에, 적은 인터페이스 신호선 개수에 의해 표시 구동 제어 장치에 표시 데이터 정보를 공급할 수 있어, 내장 시스템에서 표시 구동 제어 장치에 접속하는 인터페이스 신호선의 원하지 않는 단선의 우려가 저감된다. 이 점에서 데이터 시스템의 신뢰성이 향상된다.
제어 정보 및 데이터 정보의 인터페이스에 고속 시리얼 인터페이스를 채용하기 때문에 적은 수의 인터페이스 신호선에 의해 큰 데이터 전송량을 확보하는 것이 용이하다. 또한, 상대적으로 데이터 전송 능력이 높은 쪽의 상기 제2 고속 시리얼 인터페이스 회로에는 상기 제어 정보에 의한 커맨드 인터페이스 기능을 할당하지 않으므로, 호스트 프로세서의 부담 경감을 위해 특정 데이터 처리로 특화된 액셀러레이터가 상기 제2 고속 시리얼 인터페이스 회로에 접속되어 있어도, 상기 제2 고속 시리얼 인터페이스 회로는 특정 데이터 처리의 결과를 수취하는 데에 전념할 수 있다. 이들 점에서, 데이터 처리 시스템에서의 데이터 처리 능력을 향상시킬 수 있다.
2. 실시 형태의 설명
다음으로, 실시 형태에 대해서 더 상세하게 설명한다.
도 1에는 본 발명에 따른 데이터 처리 시스템이 예시된다. 이 데이터 처리 시스템은 휴대 전화기에 적용된다. 도 1에는 액정 표시 제어 모듈(LCDMDL)(1), 베이스밴드 프로세서(BBP)(2), 어플리케이션 프로세서(APPLP)(3), 고주파 인터페이스부(RF)(4) 및 안테나(5)가 대표적으로 도시된다. RF 인터페이스부(4)는 송수신 신호의 변복조나 주파수 업 컨버전이나 주파수 다운 컨버전 등의 아날로그 처리를 행한다. 베이스밴드 프로세서(2)는 휴대 전화 통신을 위한 채널 코덱이나 음성 코덱, 또한 지상 디지털 방송 신호에 대한 OFDM(Orthogonal Frequency Division Multiplexing) 복조 처리 등의 베이스밴드 처리를 행함과 함께, 오디오 포트(도시 생략)로부터의 오디오 데이터의 재생 처리, 카메라 포트(도시 생략)로부터의 촬영 데이터의 화상 처리 등을 행하는 호스트 마이크로컴퓨터로서 구성된다. 특별히 제한되지 않지만, 베이스밴드 프로세서(2)는 도시하지 않은 그 밖의 포트를 통하여 키 입력부에 접속되고, A/DㆍD/A 컨버터를 통하여 마이크로폰이나 스피커에 접속된다. 어플리케이션 프로세서(3)는, 베이스밴드 프로세서(2)로부터 발행된 커맨드에 따라서 데이터 처리를 행하는 액셀러레이터로서 기능되고, 예를 들면 베이스밴드 프로세서(2)에서 OFDM 복조 처리된 트랜스포트 스트림 데이터에 대해 비디오 디코드 및 오디오 디코드를 행하거나 한다. 베이스밴드 프로세서(2) 및 어플리케이션 프로세서(3)는 각각 개별로 반도체 집적 회로화되어 있다. 또한, 베이스밴드 프로세서(2) 및 어플리케이션 프로세서(3)는, 1개의 반도체 기판(칩)에 집적화되어 1개의 반도체 집적 회로로 되어도 된다.
상기 베이스밴드 프로세서(2)는 액정 표시 제어 모듈(1)과 MDDI에 의해 호스트 인터페이스를 행하고, 어플리케이션 프로세서(3)는 액정 표시 제어 모듈(1)과 MVI에 의해 동화상 데이터 등의 고속 인터페이스를 행한다. 상기 베이스밴드 프로세서(2)는 액정 표시 제어 모듈(1)과 MDDI에 의해, 메일 수신 시의 텍스트 데이터의 인터페이스의 실행도 행한다.
액정 표시 제어 모듈(1)은 베이스밴드 프로세서(2) 및 어플리케이션 프로세서(3)에 접속된 액정 표시 구동 제어 장치(LCDDRV)(7)와, 액정 표시 구동 제어 장치(7)에 접속된 액정 디스플레이(LCDPNL)(8)를 갖는다. 액정 표시 구동 제어 장치(7)는 예를 들면 단결정 실리콘과 같은 1개의 반도체 기판에 상보형 MOS 집적 회로 제조 기술 등에 의해 구성된다.
액정 디스플레이(8)는, 특별히 제한되지 않지만, 480×864 화소의 도트 매트릭스형 액정 패널에 의해 구성되고, 신호 전극으로서의 480개의 소스 전극과, 주사 전극으로서의 864개의 게이트 전극을 갖는다. 주사 전극의 순차 구동에 맞추어 주사 전극마다 480개의 화소 데이터에 의해 소스 전극을 구동함으로써, 화상의 표시가 행해진다.
액정 표시 구동 제어 장치(7)는 MDDI 회로(IF_MDDI)(10), 제어 회로(11), MVI 회로(IF_MVI)(12), PLL 회로(PLL)(13), 내부 데이터 버스(14), 어드레스 카운터 회로(ACUNT)(15), RAM(16) 및 액정 드라이버 회로(DISPDRV)(17)를 갖는다. 제어 회로(11)는 시스템 인터페이스 회로(SYSIF)(18) 및 타이밍 제너레이터(TGEN)(19)로 이루어진다. RAM(16)은 프레임 버퍼로서 이용되고, 기입 포트와 판독 포트를 따로따로 갖는다. 어드레스 카운터 회로(15)는 RAM(16)에 대한 기입 어드레스 카운터와 판독 어드레스 카운터를 따로따로 갖는다.
MDDI 회로(10)는 단수의 차동 시리얼 데이터 채널을 이용하여 베이스밴드 프로세서(2)와 고속 시리얼 인터페이스를 행하기 위한 회로이며, 2개의 차동 데이터 배선 data±와 2개의 차동 스트로브 신호 배선 Stb±에 의해 베이스밴드 프로세서(2)의 대응 인터페이스 회로에 접속된다. 화상 데이터 등의 데이터 정보와 커맨드나 파라미터 등의 제어 정보는 소정의 포맷으로 차동 데이터 배선 data± 상에 전송된다. 차동 데이터 배선 data± 상에서의 전송은 차동 스트로브 신호 배선 Stb± 상의 차동 클럭에 동기된다. MDDI 회로(10)가 수신한 제어 정보는 시스템 인터페이스 회로(18)에 공급하고, 데이터 정보는 타이밍 제너레이터(19)의 제어에 따라서 내부 데이터 버스(14)에 공급한다.
시스템 인터페이스 회로(18)는 커맨드 레지스터 회로(CREG)(20)와 파라미터 레지스터 회로(PREG)(21)를 갖는다. 커맨드 레지스터 회로(20)는 각종 동작을 규정하기 위한 제어 코드마다 고유의 어드레스가 할당되어 있어 대응하는 제어 코드를 보유하는 복수의 커맨드 레지스터를 갖는다. 커맨드 레지스터는 예를 들면 불휘발성 기억 소자에 의해 제어 코드를 유지한다. 파라미터 레지스터 회로(21)는 프레임 버퍼에 설정하는 윈도우 영역을 특정하기 위한 파라미터 정보 등이 프로그래머블하게 설정 가능하게 되는, 고유의 어드레스가 할당된 레지스터 회로이다.
베이스밴드 프로세서(2)는 액정 표시 구동 제어 장치(7)에 동작을 지시할 때, 목적으로 하는 커맨드를 지시하기 위한 제어 정보로서 어드레스 정보를 MDDI 회로(10)에 공급한다. 이에 의해 커맨드 레지스터 회로(20)는 그 어드레스 정보로 지정된 커맨드 레지스터가 보유하는 제어 코드를 타이밍 제너레이터(19)에 공급한다. 타이밍 제너레이터(19)는 그 제어 코드에 따라서 내부 제어 신호를 생성하고, RAM(16)에 대한 액세스 타이밍이나 액정 드라이버 회로(17)에 대한 표시 타이밍 등의 내부 동작 타이밍을 제어한다.
베이스밴드 프로세서(2)는 프레임 버퍼에 윈도우의 영역을 지정할 때 그 영역을 지정하는 데이터 정보 및 그것을 저장하는 파라미터 레지스터 회로(21)의 어드레스 정보를 MDDI 회로(10)에 공급한다. 이에 의해 파라미터 레지스터 회로(21)에서는 그 어드레스 정보로 지정된 레지스터에 윈도우 영역 지정 정보가 설정된다. RAM(16)의 윈도우 영역에 대한 기입 액세스에서는, 파라미터 레지스터 회로(21)에 설정된 윈도우 영역 지정 정보에 따라서 어드레스 카운터 회로(15)의 기입 어드레스 카운터에 그 시점 어드레스가 프리셋되고, 종점 어드레스 및 영역 폭에 따라서 기입 어드레스 카운터의 어드레스 인크리먼트 동작이 제어된다. RAM(16)의 프레임 버퍼 전체에 대한 기입 액세스 및 판독 액세스에서는 어드레스 카운터 회로(15)는 초기값으로부터 인크리먼트 동작된다.
시스템 인터페이스 회로(18)는 리세트 신호 RESET, 수직 동기 신호 VSYNC 및 도트 클럭 신호 DOTCK 등을 입력받고, 프레임 마크 신호 FMARK를 출력한다. 수직 동기 신호 VSYNC는 MDDI 회로(10)에 공급하는 화상 데이터의 표시 프레임 동기 신호로 간주되는 신호이다. 도 2에 예시되는 바와 같이 MDDI 회로(10)는 베이스밴드 프로세서(2)로부터 수직 동기 신호 VSYNC의 2 사이클의 기간에서 1 프레임분의 화상 데이터를 수신한다. 제어 회로(11)는 MDDI 회로(10)가 수신한 1 프레임 버퍼분의 화상 데이터를 수직 동기 신호 VSYNC의 2 사이클의 기간에서 프레임 버퍼에 기입하고(예를 들면 도 2의 시각 t0∼t2), 프레임 버퍼에 기입된 화상 데이터를 수직 동기 신호 VSYNC의 2 사이클로 2회 판독하여(예를 들면 시각 t1∼t2, t3∼t4), 2회 표시한다. 여기서는, 1 프레임의 1 표시 기간은 60㎐의 사이클에 의해 규정되는 1 주기로 한다. 특별히 제한되지 않지만, 이 때의 기입 및 판독 동작에서의 어드레스 카운터(15)의 인크리먼트 동작은 data± 및 Stb±의 변화점으로부터 생성되는 내부 도트 클럭 DOTCK에 동기된다. 액정 표시 구동 제어 장치(7)가 프레임 마크 신호 FMARK를 베이스밴드 프로세서(2)에 출력하는 경우, 베이스밴드 프로세서(2)는 프레임 마크 신호 FMARK의 사이클에 동기하여 화상 데이터를 출력한다. 이 경우에는 베이스밴드 프로세서(2)는 수직 동기 신호 VSYNC를 출력하는 것을 요하지 않는다.
MVI 회로(12)는 복수의 차동 시리얼 데이터 채널을 이용하여 어플리케이션 프로세서(3)와의 사이에서 고속 시리얼 인터페이스를 행하기 위한 회로이다. 이 MVI 회로(12)는, 예를 들면 제1 차동 데이터 채널의 2개의 차동 데이터 배선 D0±, 제2 차동 데이터 채널의 2개의 차동 데이터 배선 D1± 및 클럭 배선 PCLK에 의해 어플리케이션 프로세서(3)의 대응 인터페이스 회로에 접속된다. 동화상 데이터 등의 데이터 정보 및 프레임 동기 등을 위한 스트로브 정보는 소정의 포맷으로 차동 데이터 배선 D0±, Do± 상에 전송된다. 차동 데이터 배선 D0±, Do± 상에서의 전송은 클럭 배선 PCLK 상의 픽셀 클럭 신호에 동기된다. MVI 회로(12)가 수신한 스트로브 정보는 타이밍 제너레이터(19)에 공급되고, 데이터 정보는 타이밍 제너레이터(19)의 제어에 따라서 내부 데이터 버스(14)에 공급한다. PLL 회로(13)는 클럭 배선 PCLK에 의해 전달되는 픽셀 클럭 신호를 입력받고, 이것에 위상 동기하는 내부 클럭을 생성한다. 생성된 내부 클럭은 어드레스 카운터 회로(15)의 인크리먼트에 이용하는 도트 클럭 등으로 된다.
MVI 회로(12)에 의한 데이터 정보와 스트로브 정보의 1 화소분의 전송 포맷은 도 3에 예시된다. 도 3에는 1 화소의 RGB 데이터가 16 비트, 18 비트 및 24 비트인 경우를 예시한다. X는 부정, Ri는 적의 색소 데이터, G는 녹의 색소 데이터, B는 청의 색소 데이터, VS는 수직 동기 스트로브 데이터 비트, HS는 수평 동기 스트로브 데이터 비트, DE는 데이터 인에이블 비트, CP는 패리티 에러 비트, res, RES는 리세트 비트이다. MVI 회로(12)는 상기 소정의 전송 포맷으로 공급된 데이터 정보 및 스트로브 정보를 패러럴 데이터로 변환하고, 패러럴 변환된 스트로브 정보는 타이밍 제너레이터(19)에 공급된다. 패러럴 변환된 수직 동기 스트로브 데이터 비트 VS는 프레임 동기 신호(이하 수직 동기 신호 VS라고도 칭함)로 된다. 패러럴 변환된 데이터 정보는 타이밍 제너레이터(1)의 제어에 따라서 내부 데이터 버스(14)에 공급되어, RAM(16)에 기입된다. 이 때의 RAM(16)에의 기입은 수직 동기 신호 VS에 동기 제어되고, 기입된 데이터 정보의 판독은 수직 동기 신호 VS에 동기된다. MVI 회로(12)는 차동 시리얼 데이터 채널을 2개 가지므로, 어플리케이션 프로세서(3)로부터 수직 동기 신호 VS의 1 사이클의 기간에서 1 프레임분의 화상 데이터를 수신한다. 제어 회로(11)는 MVI 회로(12)가 수신한 1 프레임 버퍼분의 화상 데이터를 수직 동기 신호 VS의 1 사이클의 기간에서 프레임 버퍼에 기입하고(예를 들면 도 2의 시각 t7∼t9), 프레임 버퍼에 기입된 화상 데이터를 동일한 사이클의 수직 동기 신호 VS의 1 사이클로 1회 판독하여(예를 들면 시각 t8∼t10), 1회 표시한다.
이와 같이 MVI 회로(12)는 MDDI 회로(10)에 비해 높은 데이터 전송 레이트를 실현할 수 있다. 이에 주목하면, 정지 화상, 혹은 시간이나 수신 스테이터스 등의 시스템 정보의 윈도우 표시를 위한 화상 데이터의 공급에는 MDDI 회로(10)를 이용하고, 지상 디지털 방송 등에 의한 동화상 표시를 위한 화상 데이터의 공급에는 MVI 회로(12)를 이용하는 것이 당연히 생각된다. 이 때의 입력 화상 데이터의 절환 시에 제어 회로(11)는 표시 화상의 흐트러짐을 억제하여 절환을 행한다. 그 절환 제어에 대해서 설명한다.
도 2에는 MDDI 회로(10)에서 수취한 화상 데이터에 의해 문자 A를 표시하고 있을 때, MVI 회로(12)로부터의 화상 데이터에 표시로 절환하여 문자 B를 표시할 때의 타이밍차트가 도시된다. 도면에서 DISP는 표시 기간, FP는 프론트 포치(Vsync보다 전면의 블랭크 기간), BP는 백 포치(Vsync보다 후부의 블랭크 기간)이다.
화상 표시에 이용하는 화상 데이터를 MDDI 회로(10)로부터 수신할지 MVI 회로(12)에서 수신할지는, MDDI 회로(10)를 통하여 커맨드 레지스터 회로(20)에 공급하는 제어 정보에 의해 결정된다. 요컨대, MDDI 회로(10)가 호스트와의 커맨드 인터페이스를 행한다.
베이스밴드 프로세서(2)는 수직 동기 신호 VSYNC를 변화시켜, 수직 동기 신호 VSYNC의 2 사이클마다 1 프레임의 화상 데이터를 MDDI 회로(10)에 출력하고 있다. 제어 회로(11)는 수직 동기 신호 VSYNC의 2 사이클에서 1 프레임분의 화상 데이터를 RAM(16)에 기입하고, 기입된 1 프레임의 화상 데이터를 수직 동기 신호 VSYNC마다 RAM(16)으로부터 판독하여, 액정 디스플레이(8)에 표시하고 있다. MVI 회로(12)로부터의 화상 데이터의 표시로 절환할 때, 우선 베이스밴드 프로세서(2)는 MDDI 회로(10)에 MVI 회로(12)로부터의 화상 데이터의 표시로 절환하기 위한 커맨드를 지정하는 제어 정보를 출력하고, 이에 의해 제어 정보로 지정되는 커맨드 레지스터로부터 커맨드 코드가 타이밍 제너레이터(19)에 출력된다. 이에 응답하여 타이밍 제너레이터(19)는 제어 신호 S1에 의해 PLL 회로(13)와 MVI 회로(12)를 기동한다(시각 t5). MVI 회로(12)는 어플리케이션 프로세서(3)로부터 공급되는 스트로브 정보로부터 얻어지는 수직 동기 신호 VS를 타이밍 제너레이터(19)에 공급한 다. 타이밍 제너레이터(19)는, 제어 신호 S1에 의한 기동 지시일 때에 이미 실행하고 있는 MDDI 회로(10)측으로부터의 화상 데이터에 대한 표시 제어를 계속하여, 해당 1 프레임분의 화상 데이터의 표시를 완결한다(시각 t6). 이와 함께, 타이밍 제너레이터(19)는, 공급된 수직 동기 신호 VS의 1 사이클 경과를 검출하였을 때(시각 t7), MVI 회로(12)에 제어 신호 S2를 공급하여져, MVI 회로(12)가 어플리케이션 프로세서(3)로부터 수신한 데이터 정보를 RAM(16)의 프레임 버퍼에 기입하는 제어와 프레임 버퍼에 기입한 화상 데이터를 판독하여 표시시키는 제어를 개시한다. 기입은 수직 동기 신호 VS의 사이클 선두에 동기하여 개시하고, 판독은 백 포치 BP의 후부터 개시한다. 이 이후, 수직 동기 신호 VS의 사이클마다 화상 데이터를 재기입하여 표시할 수 있다. 화상 데이터의 절환 시에 앞서 표시되어 있는 화상 데이터 A의 표시가 1 프레임분 완료된 후에, 화상 데이터의 표시로 절환되므로, 그 도중에 화상 표시가 흐트러지는 일은 없다.
특별히 타이밍차트는 도시하지 않지만, MVI 회로(12)에서 수취한 화상 데이터를 표시하고 있을 때, MDDI 회로(10)로부터의 화상 데이터의 표시로 절환하여 표시할 때에도, 마찬가지로 제어가 행해진다. 즉, 어플리케이션 프로세서(3)로부터 MVI 회로(12)가 화상 데이터를 수신하고, 수직 동기 신호 VS의 사이클마다 1 프레임분의 화상 데이터를 프레임 버퍼에 기입하고, 기입한 화상 데이터를 1 프레임분 판독하여 표시하는 동작을 행하고 있다. 이 때, 베이스밴드 프로세서(2)가 MDDI 회로(10)에 MDDI 회로(10)로부터의 화상 데이터의 표시로 절환하기 위한 커맨드를 지정하는 제어 정보를 출력하고, 이에 의해 제어 정보로 지정되는 커맨드 레지스터 로부터 커맨드 코드가 타이밍 제너레이터(19)에 출력된다. 이 때, 타이밍 제너레이터(19)는 이미 실행하고 있는 MVI 회로(12)측으로부터의 화상 데이터에 대한 표시 제어를 계속하여, 해당 1 프레임분의 화상 데이터의 표시를 완결한다. 완결하였을 때, 타이밍 제너레이터(19)는 베이스밴드 프로세서(2)로부터 공급되는 수직 동기 신호 VSYNC의 1 사이클 경과를 검출한 후, MDDI 회로(10)에 제어 신호 S3을 공급하여, MDDI 회로(10)가 베이스밴드 프로세서(2)로부터 수신한 데이터 정보를 RAM(16)의 프레임 버퍼에 기입하는 제어와 프레임 버퍼에 기입한 화상 데이터를 판독하여 표시시키는 제어를 개시한다. 이 경우도, 화상 데이터의 절환 시에 앞서 표시되어 있는 화상 데이터의 표시가 1 프레임분 완료된 후에, 화상 데이터의 표시로 절환되므로, 그 도중에 화상 표시가 흐트러지는 일은 없다.
이상 설명한 데이터 처리 시스템에 의하면 이하의 작용 효과가 있다.
〔1〕표시 데이터 정보의 외부 인터페이스에 차동 시리얼 데이터 채널을 갖는 MDDI 회로(10)와 MVI 회로(12)를 채용하기 때문에, 적은 인터페이스 신호선 개수에 의해 베이스밴드 프로세서(2) 및 어플리케이션 프로세서(3)로부터 액정 표시 구동 제어 장치(7)에 표시 데이터 정보를 공급할 수 있어, 액정 표시 구동 제어 장치(7)가 내장되는 휴대 전화기 등의 데이터 처리 시스템에서 액정 표시 구동 제어 장치(7)에 접속하는 인터페이스 신호선의 원하지 않는 단선의 우려를 저감할 수 있다. 이 점에서 데이터 처리 시스템의 신뢰성을 향상시킬 수 있다.
〔2〕제어 정보 및 데이터 정보의 인터페이스에 차동 시리얼 데이터 채널을 갖는 MDDI 회로(10) 및 MVI 회로(12)를 채용하기 때문에, 적은 수의 인터페이스 신 호선에 의해 큰 데이터 전송량을 확보하는 것이 용이하다. 또한, 상대적으로 데이터 전송 능력이 높은 쪽의 MVI 회로(12)에는 상기 제어 정보에 의한 커맨드 인터페이스 기능을 할당하지 않으므로, 베이스밴드 프로세서(2)의 부담 경감을 위해 지상 디지털 방송 신호의 디코드 처리로 특화된 액셀러레이터로서의 어플리케이션 프로세서(3)를 상기 MVI 회로(12)에 접속하는 이용 형태에서, 상기 MVI 회로(12)는 그에 의한 디코드 처리의 결과를 수취하는 데에 전념할 수 있다. 이들 점에서, 액정 표시 구동 제어 장치(7)가 내장되는 데이터 처리 시스템의 전체로서 데이터 처리 퍼포먼스를 향상시킬 수 있다.
〔3〕MDDI 회로(10)와 MVI 회로 사이에서 프레임 버퍼에 저장할 화상 데이터의 입력을 MDDI 회로(10)와 MVI 회로(12) 사이에서 절환할 때, 절환 시에 앞서 표시되어 있는 화상 데이터의 표시가 1 프레임분 완료된 후에, 프레임 버퍼에 저장하는 화상 데이터를 절환하므로, 그 도중에 화상 표시가 흐트러지는 일은 없다. 특히, 앞서 표시 처리되어 있는 화상 데이터의 표시를 1 프레임분 완결하였을 때, 새롭게 표시 대상으로 하는 프레임 동기 신호에 동기하여 절환을 행한다고 하는 제어 방법을 채용하기 때문에, 그 제어 논리를 비교적 간단히 실현할 수 있다.
이상 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 그에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
예를 들면, MVI 회로는 차동 시리얼 데이터 채널을 2 채널 이상 구비하여도 된다. 예를 들면 3 채널 가질 때의 1 화소당의 정보 전송 포맷은 도 4에 예시되는 바와 같이 된다. 도 4에서도 도 3과 마찬가지로 1 화소의 RGB 데이터가 16 비트, 18 비트 및 24 비트인 경우를 예시한다. 호스트 장치와의 커맨드 인터페이스는 커맨드 레지스터 회로(20)와 같이 어드레스 정보에 의해 선택한 커맨드 레지스터로부터 커맨드 코드를 출력시키는 구성에 한정되지 않고, 호스트 장치가 직접 커맨드 코드를 발행하는 구성이어도 된다. 차동 시리얼 데이터 채널을 갖는 고속 시리얼 인터페이스 회로는 MDDI 회로와 MDI 회로에 한정되지 않고, 그 밖의 호칭을 갖는 고속 시리얼 인터페이스 회로이어도 된다. 액정 표시 구동 제어 장치가 표시 제어하는 디스플레이 사이즈는 적절하게 변경 가능하다. 본 발명은 휴대 전화기에 한하지 않고, PDA와 같은 그 밖의 휴대 정보 단말 장치, 또한 그 밖의 전자 기기에 널리 적용할 수 있다.
도 1은 휴대 전화기에 적용된 본 발명에 따른 데이터 처리 시스템을 예시하는 블록도.
도 2는 MDDI 회로에서 수취한 화상 데이터를 표시하고 있을 때 MVI 회로로부터의 화상 데이터의 표시로 절환할 때의 타이밍차트.
도 3은 차동 시리얼 데이터 채널을 2 채널 갖는 MVI 회로에 의한 데이터 정보와 스트로브 정보의 1 화소분의 전송 포맷을 예시하는 포맷도.
도 4는 차동 시리얼 데이터 채널을 3 채널 갖는 MVI 회로에 의한 데이터 정보와 스트로브 정보의 1 화소분의 전송 포맷을 예시하는 포맷도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 액정 표시 제어 모듈(LCDMDL)
2 : 베이스밴드 프로세서(BBP)
3 : 어플리케이션 프로세서(APPLP)
4 : 고주파 인터페이스부(RF)
5 : 안테나
7 : 액정 표시 구동 제어 장치(LCDDRV)
8 : 액정 디스플레이(LCDPNL)
10 : MDDI 회로(IF_MDDI)
11 : 제어 회로
12 : MVI 회로(IF_MVI)
13 : PLL 회로(PLL)
14 : 내부 데이터 버스
15 : 어드레스 카운터 회로(ACUNT)
16 : RAM
17 : 액정 드라이버 회로(DISPDRV)
18 : 시스템 인터페이스 회로(SYSIF)
19 : 타이밍 제너레이터(TGEN)
20 : 커맨드 레지스터 회로
21 : 파라미터 레지스터 회로

Claims (14)

  1. 차동 시리얼 데이터 채널을 1개 갖는 제1 고속 시리얼 인터페이스 회로와, 차동 시리얼 데이터 채널을 복수개 갖는 제2 고속 시리얼 인터페이스 회로와, 외부로부터 상기 제1 고속 시리얼 인터페이스 회로에 입력되는 제어 정보에 따라서 내부 동작을 제어하는 제어 회로와, 외부로부터 상기 제1 고속 시리얼 인터페이스 회로에 입력되는 데이터 정보 및 상기 제2 고속 시리얼 인터페이스 회로에 입력되는 데이터 정보가 공급 가능하게 되는 RAM과, 상기 RAM으로부터 판독되는 데이터 정보에 기초하여 표시 구동 신호를 생성하는 표시 드라이버 회로를 갖고, 상기 제어 회로는, 상기 RAM에 공급할 데이터 정보를 받기 위해 상기 제1 고속 시리얼 인터페이스 회로 또는 상기 제2 고속 시리얼 인터페이스 회로 중 어느 것을 이용할지를, 상기 제1 고속 시리얼 인터페이스 회로에 입력되는 제어 정보에 따라서 결정하는 반도체 집적 회로.
  2. 제1항에 있어서,
    상기 제어 회로는, 상기 제1 고속 시리얼 인터페이스 회로에 입력되는 데이터 정보에 대한 RAM 오퍼레이션에는 외부 단자로부터 입력되는 제1 프레임 동기 신호를 이용하고, 상기 제2 고속 시리얼 인터페이스 회로에 입력되는 데이터 정보에 대한 RAM 오퍼레이션에는 그 인터페이스 회로로부터 입력되는 스트로브 정보로부터 재생되는 제2 프레임 동기 신호를 이용하는 반도체 집적 회로.
  3. 제2항에 있어서,
    상기 제1 고속 시리얼 인터페이스 회로는 차동 스트로브 신호에 동기하여 데이터 정보 및 제어 정보의 입력을 행하는 모바일 디지털 데이터 인터페이스 회로인 반도체 집적 회로.
  4. 제3항에 있어서,
    상기 제2 고속 시리얼 인터페이스 회로는 클럭 신호에 동기하여 상기 데이터 정보 및 스트로브 정보의 입력을 행하는 모바일 비디오 인터페이스 회로인 반도체 집적 회로.
  5. 제2항에 있어서,
    상기 제어 회로는, 상기 제1 고속 시리얼 인터페이스 회로가 입력하는 데이터 정보를 RAM에 공급하고 있을 때, 상기 제어 정보에 의한 절환 지시에 응답하여, 상기 제2 프레임 동기 신호의 재생을 개시함과 함께, 상기 제1 프레임 동기 신호에 의한 1 프레임분의 기입을 완결하고 나서, 상기 제2 고속 시리얼 인터페이스 회로가 입력하는 데이터 정보를 상기 제2 프레임 동기 신호에 동기하여 RAM에 기입하는 동작을 개시하는 반도체 집적 회로.
  6. 제5항에 있어서,
    상기 제어 회로는, 상기 제2 고속 시리얼 인터페이스 회로가 입력하는 데이터 정보를 RAM에 공급하고 있을 때, 상기 제어 정보에 의한 절환 지시에 응답하여, 상기 제2 프레임 동기 신호에 의한 1 프레임분의 기입을 완결하고 나서, 상기 제1 고속 시리얼 인터페이스 회로가 입력하는 데이터 정보를 상기 제1 프레임 동기 신호에 동기하여 RAM에 기입하는 동작을 개시하는 반도체 집적 회로.
  7. 호스트 프로세서와, 상기 호스트 프로세서에 접속된 액셀러레이터와, 상기 호스트 프로세서 및 상기 액셀러레이터에 접속된 표시 구동 제어 장치와, 상기 표시 구동 제어 장치에 접속된 표시 장치를 갖는 데이터 처리 시스템으로서,
    상기 표시 구동 제어 장치는, 상기 호스트 프로세서에 접속되며 차동 시리얼 데이터 채널을 1개 갖는 제1 고속 시리얼 인터페이스 회로와, 상기 액셀러레이터에 접속되며 차동 시리얼 데이터 채널을 복수 갖는 제2 고속 시리얼 인터페이스 회로와, 상기 호스트 프로세서로부터 상기 제1 고속 시리얼 인터페이스 회로에 입력되는 제어 정보에 따라서 내부 동작을 제어하는 제어 회로와, 상기 호스트 장치로부터 상기 제1 고속 시리얼 인터페이스 회로에 입력되는 데이터 정보 및 상기 액셀러레이터로부터 상기 제2 고속 시리얼 인터페이스 회로에 입력되는 데이터 정보가 공급 가능하게 되는 RAM과, 상기 RAM으로부터 판독되는 데이터 정보에 기초하여 표시 구동 신호를 생성하여 상기 표시 장치에 출력하는 표시 드라이버 회로를 갖고, 상기 제어 회로는, 상기 RAM에 공급할 데이터 정보를 받기 위해 상기 제1 고속 시리얼 인터페이스 회로 또는 상기 제2 고속 시리얼 인터페이스 회로 중 어느 것을 이 용할지를, 상기 제1 고속 시리얼 인터페이스 회로에 입력되는 제어 정보에 따라서 결정하는 데이터 처리 시스템.
  8. 제7항에 있어서,
    상기 호스트 프로세서는 고주파 회로에 접속하는 베이스밴드 프로세서이며, 상기 액셀러레이터는 상기 베이스밴드 프로세서로부터 발행되는 커맨드를 실행하는 마이크로컴퓨터인 데이터 처리 시스템.
  9. 제8항에 있어서,
    휴대 통신 단말 장치에 탑재된 데이터 처리 시스템.
  10. 제7항에 있어서,
    상기 제어 회로는, 상기 제1 고속 시리얼 인터페이스 회로에 입력되는 데이터 정보에 대한 RAM 오퍼레이션에는 상기 호스트 장치로부터 입력되는 제1 프레임 동기 신호를 이용하고, 상기 제2 고속 시리얼 인터페이스 회로에 입력되는 데이터 정보에 대한 RAM 오퍼레이션에는 그 인터페이스 회로에 상기 액셀러레이터로부터 입력되는 스트로브 정보로부터 재생되는 제2 프레임 동기 신호를 이용하는 데이터 처리 시스템.
  11. 제10항에 있어서,
    상기 제1 고속 시리얼 인터페이스 회로는 차동 스트로브 신호에 동기하여 데이터 정보 및 제어 정보의 입력을 행하는 모바일 디지털 데이터 인터페이스 회로인 데이터 처리 시스템.
  12. 제11항에 있어서,
    상기 제2 고속 시리얼 인터페이스 회로는 클럭 신호에 동기하여 상기 데이터 정보 및 스트로브 정보의 입력을 행하는 모바일 비디오 인터페이스 회로인 데이터 처리 시스템.
  13. 제7항에 있어서,
    상기 제어 회로는, 상기 제1 고속 시리얼 인터페이스 회로가 입력하는 데이터 정보를 RAM에 공급하고 있을 때, 상기 제어 정보에 의한 절환 지시에 응답하여, 상기 제2 프레임 동기 신호의 재생을 개시함과 함께, 상기 제1 프레임 동기 신호에 의한 1 프레임분의 기입을 완결하고 나서, 상기 제2 고속 시리얼 인터페이스 회로가 입력하는 데이터 정보를 상기 제2 프레임 동기 신호에 동기하여 RAM에 기입하는 동작을 개시하는 데이터 처리 시스템.
  14. 제13항에 있어서,
    상기 제어 회로는, 상기 제2 고속 시리얼 인터페이스 회로가 입력하는 데이터 정보를 RAM에 공급하고 있을 때, 상기 제어 정보에 의한 절환 지시에 응답하여, 상기 제2 프레임 동기 신호에 의한 1 프레임분의 기입을 완결하고 나서, 상기 제1 고속 시리얼 인터페이스 회로가 입력하는 데이터 정보를 상기 제1 프레임 동기 신호에 동기하여 RAM에 기입하는 동작을 개시하는 데이터 처리 시스템.
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