JP2008197600A

JP2008197600A - 半導体集積回路及びデータ処理システム

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Publication number: JP2008197600A
Application number: JP2007035693A
Authority: JP
Inventors: Shusaku Miyata; 修作宮田; Hiroshi Sonoyama; 浩史園山
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2007-02-16
Filing date: 2007-02-16
Publication date: 2008-08-28
Also published as: TW200849213A; US20120044218A1; TWI442376B; CN101246677A; US8334860B2; KR101423336B1; US20080198148A1; KR20080076848A; CN101246677B; US8018447B2

Abstract

【課題】ＲＡＭと表示ドライバ回路を備えた半導体集積回路において組み込みシステムの信頼性向上と高性能化に寄与する、表示データの入力インタフェース技術を提供する。
【解決手段】半導体集積回路（７）は、一つの差動シリアルデータチャネルを有する第１の高速シリアルインタフェース回路（１０）と複数の差動シリアルデータチャネルを有する第２の高速シリアルインタフェース回路（１２）を備え、第１の高速シリアルインタフェース回路が外部との間で制御情報のインタフェースを行い、制御回路（１１）が前記制御情報に基づいて内部制御を行う。双方の高速シリアルインタフェース回路は表示データ情報の格納にＲＡＭ（１６）を共有する。制御回路は、ＲＡＭに供給すべきデータ情報を受けるのに第１又は第２の高速シリアルインタフェース回路の何れを利用するかを、第１の高速シリアルインタフェース回路に入力される制御情報に従って決定する。
【選択図】図１

Description

本発明は、フレームバッファに利用されるＲＡＭと表示ドライバ回路を備えた表示駆動制御装置若しくは半導体集積回路における表示データの入力インタフェース技術に関し、例えば携帯電話機などの携帯通信端末装置に適用して有効な技術に関する。

携帯電話機などの携帯通信端末装は、インターネット接続はもとより地上波ディジタルテレビ放送の受信にも対応され、増大する表示データに対してベースバンド部から表示駆動制御装置への高速データ転送を実現することが必要になる。特許文献１にはベースバンド部に接続する表示駆動制御装置のインタフェース回路に高速シリアルインタフェース回路を採用した携帯電話機が開示される。特許文献２にはパラレルインタフェース回路と共に高速シリアルインタフェース回路を備え、前者からの静止画データと後者からの動画データをＲＡＭに同時に書込み可能にする技術が記載される。

特開２００６−１４６２２０号公報特開２００１−２２２２４９号公報

本発明者は転送処理能力の異なる複数の高速シリアルインタフェース回路を表示駆動制御装置に採用することについて以下の検討を行った。ベースバンド部を搭載した本体ケースにヒンジ部を介して折りたたみ可能に設けられた蓋体ケースに表示駆動制御装置及び表示装置を搭載した構造においてヒンジ部を通る配線数を少なくすれば不所望な断線の虞を低減できる。高速シリアルインタフェース回路とパラレルインタフェース回路の双方を採用すると信号線本数が増えてしまう。また、表示画像データの入力を複数の高速シリアルインタフェース回路間で切り替えるとき、一方の高速シリアルインタフェース回路が入力する表示データをＲＡＭに供給するのを停止するタイミングと、他方の高速シリアルインタフェース回路が入力する表示データをＲＡＭに供給開始するタイミングとに、同期的制御を採用しなければ、切り替え時に画像表示が乱れてしまう。また、一方の高速シリアルインタフェース回路をホストプロセッサに、他方の高速シリアルインタフェース回路を前記ホストプロセッサのアクセラレータに接続することを考慮した場合には、何れにコマンドインタフェース機能を割り当てることがシステム全体のパフォーマンスを向上させるのに好都合であるかを見極めることが必要である。

本発明の目的は、ＲＡＭと表示ドライバ回路を備えた半導体集積回路においてそれを組み込むシステムの信頼性向上と高性能化の双方に寄与することができる、表示データの入力インタフェース技術を提供することにある。

本発明の別の目的は、ホストプロセッサとアクセラレータに別々の高速シリアルインタフェース回路を介して接続される表示駆動制御装置を備えたデータ処理システムにおいてシステムの信頼性向上と高性能化の双方に寄与することにある。

本発明の更に別の目的は、複数の高速シリアルインタフェース回路間で画像データの入力を切り替えたときに画像表示の乱れを防止することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

すなわち、半導体集積回路は、一つの差動シリアルデータチャネルを有する第１の高速シリアルインタフェース回路と複数の差動シリアルデータチャネルを有する第２の高速シリアルインタフェース回路を備え、第１の高速シリアルインタフェース回路が外部との間で制御情報によるコマンドインタフェースを行い、制御回路が前記制御情報に基づいて内部制御を行う。双方の高速シリアルインタフェース回路は表示データ情報の格納にＲＡＭを共有する。前記制御回路は、前記ＲＡＭに供給すべきデータ情報を受けるのに前記第１又は第２の高速シリアルインタフェース回路の何れを利用するかを、前記第１の高速シリアルインタフェース回路に入力される制御情報に従って決定する。

上記した手段によれば、表示データ情報の外部インタフェースに第１及び第２の高速シリアルインタフェースを採用するから、少ないインタフェース信号線本数によって半導体集積回路に表示データ情報を供給することができ、組み込み機器において半導体集積回路に接続するインタフェース信号線の不所望な断線の虞が低減する。この点においてシステムの信頼性が向上する。

制御情報及びデータ情報のインタフェースに高速シリアルインタフェースを採用するから少ない数のインタフェース信号線によって大きなデータ転送量を確保することが容易である。また、相対的にデータ転送能力の高い方の前記第２の高速シリアルインタフェース回路にはコマンドインタフェース機能を割り当てないから、ホストプロセッサの負担軽減のために特定データ処理に特化されたアクセラレータを前記第２の高速シリアルインタフェース回路に接続する利用形態においては、前記第２の高速シリアルインタフェース回路は特定データ処理の結果を受け取るのに専念できる。これらの点において、組み込みシステム全体としてデータ処理パフォーマンスを向上させることができる。

本願において開示される発明のうち代表的なものについて簡単に説明すれば下記のとおりである。

すなわち、ＲＡＭと表示ドライバ回路を備えた半導体集積回路においてこれを組み込むシステムの信頼性向上と高性能化の双方に寄与することができる

１．代表的な実施の形態
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕本発明の代表的な実施の形態に係る半導体集積回路（７）は、差動シリアルデータチャネルを一つ有する第１の高速シリアルインタフェース回路（１０）と、差動シリアルデータチャネルを複数個有する第２の高速シリアルインタフェース回路（１２）と、制御回路（１１）と、ＲＡＭ（１６）と、表示ドライバ回路（１７）とを有する。前記ＲＡＭは外部から前記第１の高速シリアルインタフェース回路に入力されるデータ情報及び前記第２の高速シリアルインタフェース回路に入力されるデータ情報が供給可能にされる。前記表示ドライバは前記ＲＡＭから読み出されるデータ情報に基づいて表示駆動信号を生成する。前記制御回路は外部から前記第１の高速シリアルインタフェース回路に入力される制御情報に従って内部動作を制御する。特に、前記制御回路は、前記ＲＡＭに供給すべきデータ情報を受けるのに前記第１の高速シリアルインタフェース回路又は前記第２の高速シリアルインタフェース回路の何れを利用するかを、前記第１の高速シリアルインタフェース回路に入力される制御情報に従って決定する。

上記した手段によれば、表示データ情報の外部インタフェースに第１及び第２の高速シリアルインタフェースを採用するから、少ないインタフェース信号線本数によって半導体集積回路に表示データ情報を供給することができ、組み込みシステムにおいて半導体集積回路に接続するインタフェース信号線の不所望な断線の虞が低減する。この点においてシステムの信頼性が向上する。

制御情報及びデータ情報のインタフェースに高速シリアルインタフェースを採用するから少ない数のインタフェース信号線によって大きなデータ転送量を確保することが容易である。また、相対的にデータ転送能力の高い方の前記第２の高速シリアルインタフェース回路には前記制御情報によるコマンドインタフェース機能を割り当てないから、ホストプロセッサの負担軽減のために特定データ処理に特化されたアクセラレータを前記第２の高速シリアルインタフェース回路に接続する利用形態においては、前記第２の高速シリアルインタフェース回路は特定データ処理の結果を受け取るのに専念できる。これらの点において、半導体集積回路が組み込まれるシステムの全体としてデータ処理パフォーマンスを向上させることができる。

本発明の一つの具体的な形態として、前記制御回路は、前記第１の高速シリアルインタフェース回路に入力されるデータ情報に対するＲＡＭオペレーションには外部端子から入力される第１のフレーム同期信号（ＶＳＹＮＣ）を用い、前記第２の高速シリアルインタフェース回路に入力されるデータ情報に対するＲＡＭオペレーションには当該インタフェース回路から入力されるストローブ情報から再生される第２のフレーム同期信号（ＶＳ）を用いる。前記第１の高速シリアルインタフェース回路は、例えば差動ストローブ信号に同期してデータ情報及び制御情報の入力を行うモバイル・ディジタル・データ・インタフェース（以下単にＭＤＤＩとも称する）回路である。前記第２の高速シリアルインタフェース回路は、例えばクロック信号に同期して前記データ情報およびストローブ情報の入力を行うモバイル・ビデオ・インタフェース（以下単にＭＶＩとも称する）回路である。

本発明の更に具体的な形態として、前記制御回路は、前記第１の高速シリアルインタフェース回路が入力するデータ情報をＲＡＭに供給しているとき、前記制御制御情報による切り替え指示に応答して、前記第２のフレーム同期信号の再生を開始すると共に、前記第１のフレーム同期信号による１フレーム分の書込みを完結してから、前記第２の高速シリアルインタフェース回路が入力するデータ情報を前記第２のフレーム同期信号に同期してＲＡＭに書込む動作を開始する。同様に前記制御回路は、前記第２の高速シリアルインタフェース回路が入力するデータ情報をＲＡＭに供給しているとき、前記制御制御情報による切り替え指示に応答して、前記第２のフレーム同期信号による１フレーム分の書込みを完結してから、前記第１の高速シリアルインタフェース回路が入力するデータ情報を前記第１のフレーム同期信号に同期してＲＡＭに書込む動作を開始する。これによれば、一方の高速シリアルインタフェース回路が入力するデータ情報をＲＡＭに供給する動作を停止するタイミングと、他方の高速シリアルインタフェース回路が入力するデータ情報をＲＡＭに供給開始するタイミングとは、１フレームの途中では発生しないから、ＲＡＭに格納するデータ情報の入力を切り替えても、画像表示に乱れを生じない。

〔２〕本発明の代表的な実施の形態に係るデータ処理システムは、ホストプロセッサ（２）と、前記ホストプロセッサに接続されたアクセラレータ（３）と、前記ホストプロセッサ及び前記アクセラレータに接続された表示駆動制御装置（７）と、前記表示駆動制御装置に接続された表示装置（８）とを有する。前記表示駆動制御装置は、前記ホストプロセッサに接続され差動シリアルデータチャネルを一つ有する第１の高速シリアルインタフェース回路（１０）と、前記アクセラレータに接続され差動シリアルデータチャネルを複数有する及び第２の高速シリアルインタフェース回路（１２）と、制御回路（１１）と、ＲＡＭ（１６）と、表示ドライバ回路（１７）とを有する。前記ＲＡＭは前記ホスト装置から前記第１の高速シリアルインタフェース回路に入力されるデータ情報及び前記アクセラレータから前記第２の高速シリアルインタフェース回路に入力されるデータ情報が供給可能にされる。前記表示ドライバ回路は前記ＲＡＭから読み出されるデータ情報に基づいて表示駆動信号を生成して前記表示装置に出力する。前記制御回路は前記ホストプロセッサから前記第１の高速シリアルインタフェース回路に入力される制御情報に従って内部動作を制御する。特に、前記制御回路は、前記ＲＡＭに供給すべきデータ情報を受けるのに前記第１の高速シリアルインタフェース回路又は前記第２の高速シリアルインタフェース回路の何れを利用するかを、前記第１の高速シリアルインタフェース回路に入力される制御情報に従って決定する。

上記した手段によれば、表示データ情報の外部インタフェースに第１及び第２の高速シリアルインタフェースを採用するから、少ないインタフェース信号線本数によって表示駆動制御装置に表示データ情報を供給することができ、組み込みシステムにおいて表示駆動制御装置に接続するインタフェース信号線の不所望な断線の虞が低減する。この点においてデータシステムの信頼性が向上する。

制御情報及びデータ情報のインタフェースに高速シリアルインタフェースを採用するから少ない数のインタフェース信号線によって大きなデータ転送量を確保することが容易である。また、相対的にデータ転送能力の高い方の前記第２の高速シリアルインタフェース回路には前記制御情報によるコマンドインタフェース機能を割り当てないから、ホストプロセッサの負担軽減のために特定データ処理に特化されたアクセラレータが前記第２の高速シリアルインタフェース回路に接続されていても、前記第２の高速シリアルインタフェース回路は特定データ処理の結果を受け取るのに専念できる。これらの点において、データ処理システムにおけるデータ処理能力を向上させることができる。

２．実施の形態の説明
次に、実施の形態について更に詳述する。

図１には本発明に係るデータ処理システムが例示される。このデータ処理システムは携帯電話機に適用される。同図には液晶表示制御モジュール（ＬＣＤＭＤＬ）１、ベースバンドプロセッサ（ＢＢＰ）２、アプリケーションプロセッサ（ＡＰＰＬＰ）３、高周波インタフェース部（ＲＦ）４、及びアンテナ５が代表的に示される。ＲＦインタフェース部４は送受信信号の変復調や周波数アップコンバージョンや周波数ダウンコンバージョン等のアナログ処理を行なう。ベースバンドプロセッサ２は、携帯電話通信のためのチャネルコーデックや音声コーデック、更には地上ディジタル放送信号に対するＯＦＤＭ（Orthogonal Frequency Division Multiplexing）復調処理等のベースバンド処理を行なうと共に、オーディオポート（図示せず）からのオーディオデータの再生処理、カメラポート（図示せず）からの撮影データの画像処理等を行なうホストマイクロコンピュータとして構成される。特に制限されないが、ベースバンドプロセッサ２は図示しないその他のポートを介してキー入力部に接続され、Ａ／Ｄ・Ｄ／Ａコンバータを介してマイクロホンやスピーカに接続される。アプリケーションプロセッサ３は、ベースバンドプロセッサ２から発行されたコマンドに従ってデータ処理を行なうアクセラレータとして機能され、例えばベースバンドプロセッサ２でＯＦＤＭ復調処理されたトランスポートストリームデータに対してビデオデコード及びオーディオデコードを行ったりする。ベースバンドプロセッサ２及びアプリケーションプロセッサ３は夫々個別に半導体集積回路化されている。なお、ベースバンドプロセッサ２及びアプリケーションプロセッサ３は、１つの半導体基板（チップ）に集積化されて１つの半導体集積回路とされても良い。

前記ベースバンドプロセッサ２は液晶表示制御モジュール１とＭＤＤＩによってホストインタフェースを行ない、アプリケーションプロセッサ３は液晶表示制御モジュール１とＭＶＩにより動画データ等の高速インタフェースを行う。前記ベースバンドプロセッサ２は液晶表示制御モジュール１とＭＤＤＩにより、メール受信時のテキストデータのインターフェイスの実行も行う。

液晶表示制御モジュール１はベースバンドプロセッサ２及びアプリケーションプロセッサ３に接続された液晶表示駆動制御装置（ＬＣＤＤＲＶ）７と、液晶表示駆動制御装置７に接続された液晶ディスプレイ（ＬＣＤＰＮＬ）８とを有する。液晶表示駆動制御装置７は例えば単結晶シリコンのような１個の半導体基板に相補型ＭＯＳ集積回路製造技術等によって構成される。

液晶ディスプレイ８は、特に制限されないが、４８０×８６４画素のドットマトリクス型液晶パネルによって構成され、信号電極としての４８０個のソース電極と、走査電極としての８６４個のゲート電極を有する。走査電極の順次駆動に合わせて走査電極毎に４８０個の画素データによりソース電極を駆動することによって、画像の表示が行われる。

液晶表示駆動制御装置７は、ＭＤＤＩ回路（ＩＦ＿ＭＤＤＩ）１０、制御回路１１、ＭＶＩ回路（ＩＦ＿ＭＶＩ）１２、ＰＬＬ回路（ＰＬＬ）１３、内部データバス１４、アドレスカウンタ回路（ＡＣＵＮＴ）１５、ＲＡＭ１６、及び液晶ドライバ回路（ＤＩＳＰＤＲＶ）１７を有する。制御回路１１はシステムインタフェース回路（ＳＹＳＩＦ）１８及びタイミングジェネレータ（ＴＧＥＮ）１９から成る。ＲＡＭ１６はフレームバッファとして利用され、書き込みポートと読出しポートを別々に持つ。アドレスカウンタ回路１５はＲＡＭ１６に対する書込みアドレスカウンタと読出しアドレスカウンタを別々に持つ。

ＭＤＤＩ回路１０は単数の差動シリアルデータチャネルを用いてベースバンドプロセッサ２と高速シリアルインタフェースを行うための回路であり、２本の差動データ配線ｄａｔａ±と２本の差動ストローブ信号配線Ｓｔｂ±によってベースバンドプロセッサ２の対応インタフェース回路に接続される。画像データ等のデータ情報とコマンドやパラメータ等の制御情報は所定のフォーマットで差動データ配線ｄａｔａ±上に伝送される。差動データ配線ｄａｔａ±上での伝送は差動ストローブ信号配線Ｓｔｂ±上の差動クロックに同期される。ＭＤＤＩ回路１０が受信した制御情報はシステムインタフェース回路１８に与えられ、データ情報はタイミングジェネレータ１９の制御に従って内部データバス１４に与えられる。

システムインタフェース回路１８はコマンドレジスタ回路（ＣＲＥＧ）２０とパラメータレジスタ回路（ＰＲＥＧ）２１を有する。コマンドレジスタ回路２０は各種動作を規定するための制御コード毎に固有のアドレスが割り当てられていて対応する制御コードを保有する複数のコマンドレジスタを有する。コマンドレジスタは例えば不揮発性記憶素子によって制御コードを保持する。パラメータレジスタ回路２１はフレームバッファに設定するウインドウ領域を特定するためのパラメータ情報等がプログラマブルに設定可能にされる、固有のアドレスが割り当てられたレジスタ回路である。

ベースバンドプロセッサ２は液晶表示駆動制御装置７に動作を指示するとき、目的とするコマンドを指示するための制御情報としてアドレス情報をＭＤＤＩ回路１０に供給する。これによってコマンドレジスタ回路２０はそのアドレス情報で指定されたコマンドレジスタが保有する制御コードをタイミングジェネレータ１９に供給する。タイミングジェネレータ１９はその制御コードに従って内部制御信号を生成し、ＲＡＭ１６に対するアクセスタイミングや液晶ドライバ回路１７に対する表示タイミング等の内部動作タイミングを制御する。

ベースバンドプロセッサ２はフレームバッファにウインドウの領域を指定するときその領域を指定するデータ情報、並びにそれを格納するパラメータレジスタ回路２１のアドレス情報をＭＤＤＩ回路１０に供給する。これによってパラメータレジスタ回路２１ではそのアドレス情報で指定されたレジスタにウインドウ領域指定情報が設定される。ＲＡＭ１６のウインドウ領域に対する書込みアクセスでは、パラメータレジスタ回路２１に設定されたウインドウ領域指定情報に従ってアドレスカウンタ回路１５の書込みアドレスカウンタにその始点アドレスがプリセットされ、終点アドレス及び領域幅に従って書込みアドレスカウンタのアドレスインクリメント動作が制御される。ＲＡＭ１６のフレームバッファ全体に対する書込みアクセス及び読出しアクセスではアドレスカウンタ回路１５は初期値からインクリメント動作される。

システムインタフェース回路１８はリセット信号ＲＥＳＥＴ、垂直同期信号ＶＳＹＮＣ、及びドットクロック信号ＤＯＴＣＫ等を入力し、フレームマーク信号ＦＭＡＲＫを出力する。垂直同期信号ＶＳＹＮＣはＭＤＤＩ回路１０に供給される画像データの表示フレーム同期信号とみなされる信号である。図２に例示されるようにＭＤＤＩ回路１０はベースバンドプロセッサ２より垂直同期信号ＶＳＹＮＣの２サイクルの期間で１フレーム分の画像データを受信する。制御回路１１は、ＭＤＤＩ回路１０が受信した１フレームバッファ分の画像データを垂直同期信号ＶＳＹＮＣの２サイクルの期間でフレームバッファに書き込み（例えば図２の時刻ｔ０〜ｔ２）、フレームバッファに書き込まれた画像データを垂直同期信号ＶＳＹＮＣの２サイクルで２回読み出して（例えば時刻ｔ１〜ｔ２、ｔ３〜ｔ４）、２回表示する。ここでは、１フレームの１表示期間は６０Ｈｚのサイクルによって規定される１周期とする。特に制限されないが、このときの書込み及び読出し動作におけるアドレスカウンタ１５のインクリメント動作はdata±及びStb±の変化点から生成される内部ドットクロックＤＯＴＣＫに同期される。液晶表示駆動制御装置７がフレームマーク信号ＦＭＡＲＫをベースバンドプロセッサ２に出力する場合、ベースバンドプロセッサ２はフレームマーク信号ＦＭＡＲＫのサイクルに同期して画像データを出力する。この場合にはベースバンドプロセッサ２は垂直同期信号ＶＳＹＮＣを出力することを要しない。

ＭＶＩ回路１２は複数の差動シリアルデータチャネルを用いてアプリケーションプロセッサ３との間で高速シリアルインタフェースを行うための回路である。このＭＶＩ回路１２は、例えば第１差動データチャネルの２本の差動データ配線Ｄ０±、第２差動データチャネルの２本の差動データ配線Ｄ１±、及びクロック配線ＰＣＬＫによってアプリケーションプロセッサ３の対応インタフェース回路に接続される。動画像データ等のデータ情報及びフレーム同期等のためのストローブ情報は所定のフォーマットで差動データ配線Ｄ０±、Ｄｏ±上に伝送される。差動データ配線Ｄ０±、Ｄｏ±上での伝送はクロック配線ＰＣＬＫ上のピクセルクロック信号に同期される。ＭＶＩ回路１２が受信したストローブ情報はタイミングジェネレータ１９に与えられ、データ情報はタイミングジェネレータ１９の制御に従って内部データバス１４に与えられる。ＰＬＬ回路１３はクロック配線ＰＣＬＫによって伝達されるピクセルクロック信号を入力し、これに位相同期する内部クロックを生成する。生成された内部クロックはアドレスカウンタ回路１５のインクリメントに用いるドットクロック等とされる。

ＭＶＩ回路１２によるデータ情報とストローブ情報の１画素分の伝送フォーマットは図３に例示される。図３には１画素のＲＧＢデータが１６ビット、１８ビット及び２４ビットの場合を例示する。Ｘは不定、Ｒｉは赤の色素データ、Ｇは緑の色素データ、Ｂは青の色素データ、ＶＳは垂直同期ストローブデータビット、ＨＳは水平同期ストローブデータビット、ＤＥはデータイネーブルビット、ＣＰはパリティーエラービット、ｒｅｓ、ＲＥＳはリセットビットである。ＭＶＩ回路１２は上記所定の伝送フォーマットで供給されたデータ情報およびストローブ情報をパラレルデータに変換し、パラレル変換されたストローブ情報はタイミングジェネレータ１９に供給される。パラレル変換された垂直同期ストローブデータビットＶＳはフレーム同期信号（以下垂直同期信号ＶＳとも称する）とされる。パラレル変換されたデータ情報はタイミングジェネレータ１の制御に従って内部データバス１４に供給され、ＲＡＭ１６に書き込まれる。このときのＲＡＭ１６への書込みは垂直同期信号ＶＳに同期制御され、書き込まれたデータ情報の読出しは垂直同期信号ＶＳに同期される。ＭＶＩ回路１２は差動シリアルデータチャネルを２個有するので、アプリケーションプロセッサ３より垂直同期信号ＶＳの１サイクルの期間で１フレーム分の画像データを受信する。制御回路１１は、ＭＶＩ回路１２が受信した１フレームバッファ分の画像データを垂直同期信号ＶＳの１サイクルの期間でフレームバッファに書き込み（例えば図２の時刻ｔ７〜ｔ９）、フレームバッファに書き込まれた画像データを同じサイクルの垂直同期信号ＶＳの１サイクルで１回読み出して（例えば時刻ｔ８〜ｔ１０）、１回表示する。

このようにＭＶＩ回路１２はＭＤＤＩ回路１０に比べて高いデータ伝送レートを実現することができる。これに着目すれば、静止画、或いは時間や受信ステータス等のシステム情報のウインドウ表示のための画像データの供給にはＭＤＤＩ回路１０を用い、地上ディジタル放送等による動画表示のための画像データの供給にはＭＶＩ回路１２を用いることが当然考えられる。このときの入力画像データの切り替えに際して制御回路１１は表示画像の乱れを抑制して切り替えを行う。その切り替え制御について説明する。

図２にはＭＤＤＩ回路１０で受け取った画像データによって文字Ａを表示しているとき、ＭＶＩ回路１２からの画像データに表示に切り替えて文字Ｂを表示するときのタイミングチャートが示される。図においてＤＩＳＰは表示期間、ＦＰはフロントポーチ（Vsyncより前面のブランク期間）、ＢＰはバックポーチ（Vsyncより後部のブランク期間）である。

画像表示に用いる画像データをＭＤＤＩ回路１０から受信するのかＭＶＩ回路１２で受信するかは、ＭＤＤＩ回路１０を介してコマンドレジスタ回路２０に与えられる制御情報によって決定される。要するに、ＭＤＤＩ回路１０がホストとのコマンドインタフェースを行う。

ベースバンドプロセッサ２は垂直同期信号ＶＳＹＮＣを変化させ、垂直同期信号ＶＳＹＮＣの２サイクル毎に１フレームの画像データをＭＤＤＩ回路１０に出力している。制御回路１１は垂直同期信号ＶＳＹＮＣの２サイクルで１フレーム分の画像データをＲＡＭ１６に書込み、書き込まれた１フレームの画像データを垂直同期信号ＶＳＹＮＣ毎にＲＡＭ１６から読み出して、液晶ディスプレイ８に表示している。ＭＶＩ回路１２からの画像データの表示に切り替えるとき、先ず、ベースバンドプロセッサ２はＭＤＤＩ回路１０にＭＶＩ回路１２からの画像データの表示に切り替えるためのコマンドを指定する制御情報を出力し、これによって制御情報で指定されるコマンドレジスタからコマンドコードがタイミングジェネレータ１９に出力される。これに応答してタイミングジェネレータ１９は制御信号Ｓ１によってＰＬＬ回路１３とＭＶＩ回路１２を起動する（時刻ｔ５）。ＭＶＩ回路１２はアプリケーションプロセッサ３から供給されるストローブ情報から得られる垂直同期信号ＶＳをタイミングジェネレータ１９に供給する。タイミングジェネレータ１９は、制御信号Ｓ１による起動指示のときに既に実行しているＭＤＤＩ回路１０側からの画像データに対する表示制御を継続し、当該１フレーム分の画像データの表示を完結する（時刻ｔ６）。これと共に、タイミングジェネレータ１９は、供給された垂直同期信号ＶＳの１サイクル経過を検出したとき（時刻ｔ７）、ＭＶＩ回路１２に制御信号Ｓ２を与え、ＭＶＩ回路１２がアプリケーションプロセッサ３から受信したデータ情報をＲＡＭ１６のフレームバッファに書込む制御とフレームバッファに書き込んだ画像データを読み出して表示させる制御を開始する。書込みは垂直同期信号ＶＳのサイクル先頭に同期して開始し、読出しはバックポーチBPの後から開始する。これ以降、垂直同期信号ＶＳのサイクル毎に画像データを書き換えて表示することができる。画像データの切り替えに際して先に表示されている画像データＡの表示が１フレーム分完了された後に、画像データの表示に切り替わるので、その途中で画像表示が乱れることは無い。

特にタイミングチャートは図示しないが、ＭＶＩ回路１２で受け取った画像データを表示しているとき、ＭＤＤＩ回路１０からの画像データの表示に切り替えて表示するときも、同様に制御が行われる。すなわち、アプリケーションプロセッサ３からＭＶＩ回路１２が画像データを受信し、垂直同期信号ＶＳのサイクル毎に１フレーム分の画像データをフレームバッファに書込み、書き込んだ画像データを１フレーム分読み出して表示する動作を行っている。このとき、ベースバンドプロセッサ２がＭＤＤＩ回路１０にＭＤＤＩ回路１０からの画像データの表示に切り替えるためのコマンドを指定する制御情報を出力し、これによって制御情報で指定されるコマンドレジスタからコマンドコードがタイミングジェネレータ１９に出力される。このとき、タイミングジェネレータ１９は既に実行しているＭＶＩ回路１２側からの画像データに対する表示制御を継続し、当該１フレーム分の画像データの表示を完結する。完結したとき、タイミングジェネレータ１９は、ベースバンドプロセッサ２から供給される垂直同期信号ＶＳＹＮＣの１サイクル経過を検出した後、ＭＤＤＩ回路１０に制御信号Ｓ３を与え、ＭＤＤＩ回路１０がベースバンドプロセッサ２から受信したデータ情報をＲＡＭ１６のフレームバッファに書込む制御とフレームバッファに書き込んだ画像データを読み出して表示させる制御を開始する。この場合も、画像データの切り替えに際して先に表示されている画像データの表示が１フレーム分完了された後に、画像データの表示に切り替わるので、その途中で画像表示が乱れることは無い。

以上説明したデータ処理システムによれば以下の作用効果がある。

〔１〕表示データ情報の外部インタフェースに差動シリアルデータチャネルを有するＭＤＤＩ回路１０とＭＶＩ回路１２を採用するから、少ないインタフェース信号線本数によってベースバンドプロセッサ２及びアプリケーションプロセッサ３から液晶表示駆動制御装置７に表示データ情報を供給することができ、液晶表示駆動制御装置７が組み込まれる携帯電話機等のデータ処理システムにおいて液晶表示駆動制御装置７に接続するインタフェース信号線の不所望な断線の虞を低減することができる。この点においてデータ処理システムの信頼性を向上させることができる。

〔２〕制御情報及びデータ情報のインタフェースに差動シリアルデータチャネルを有するＭＤＤＩ回路１０及びＭＶＩ回路１２を採用するから、少ない数のインタフェース信号線によって大きなデータ転送量を確保することが容易である。また、相対的にデータ転送能力の高い方のＭＶＩ回路１２には前記制御情報によるコマンドインタフェース機能を割り当てないから、ベースバンドプロセッサ２の負担軽減のために地上ディジタル放送信号のデコード処理に特化されたアクセラレータとしてのアプリケーションプロセッサ３を前記ＭＶＩ回路１２に接続する利用形態において、前記ＭＶＩ回路１２はそれによるデコード処理の結果を受け取るのに専念できる。これらの点において、液晶表示駆動制御装置７が組み込まれるデータ処理システムの全体としてデータ処理パフォーマンスを向上させることができる。

〔３〕ＭＤＤＩ回路１０とＭＶＩ回路との間で
フレームバッファに格納すべき画像データの入力をＭＤＤＩ回路１０とＭＶＩ回路１２との間で切り替えるとき、切り替えに際して先に表示されている画像データの表示が１フレーム分完了された後に、フレームバッファに格納する画像データを切り替えるので、その途中で画像表示が乱れることは無い。特に、先に表示処理されている画像データの表示を１フレーム分完結したとき、新たに表示対象とするフレーム同期信号に同期して切り替えを行うという制御手法を採用するから、その制御論理を比較的簡単に実現することができる。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、ＭＶＩ回路は差動シリアルデータチャネルを２チャンネル以上備えても良い。例えば３チャンネル有するときの１画素当たりの情報伝送フォーマットは図４に例示されるようになる。図４においても図３同様に１画素のＲＧＢデータが１６ビット、１８ビット、及び２４ビットの場合を例示する。ホスト装置とのコマンドインタフェースはコマンドレジスタ回路２０のようにアドレス情報にて選択したコマンドレジスタからコマンドコードを出力させる構成に限定されず、ホスト装置が直接コマンドコードを発行する構成であってもよい。差動シリアルデータチャネルを有する高速シリアルインタフェース回路はＭＤＤＩ回路とＭＤＩ回路に限定されず、その他の称呼を有する高速シリアルインタフェース回路であってよい。液晶表示駆動制御装置が表示制御するディスプレイサイズは適宜変更可能である。本発明は携帯電話機に限らず、ＰＤＡのようなその他の携帯情報端末装置、更にはその他の電子機器に広く適用することができる。

携帯電話機に適用された本発明に係るデータ処理システムを例示するブロック図である。ＭＤＤＩ回路で受け取った画像データを表示しているときＭＶＩ回路からの画像データの表示に切り替えるときのタイミングチャートである。差動シリアルデータチャンネルを２チャンネル有するＭＶＩ回路によるデータ情報とストローブ情報の１画素分の伝送フォーマットを例示するフォーマット図である。差動シリアルデータチャンネルを３チャンネル有するＭＶＩ回路によるデータ情報とストローブ情報の１画素分の伝送フォーマットを例示するフォーマット図である。

符号の説明

１液晶表示制御モジュール（ＬＣＤＭＤＬ）
２ベースバンドプロセッサ（ＢＢＰ）
３アプリケーションプロセッサ（ＡＰＰＬＰ）
４高周波インタフェース部（ＲＦ）
５アンテナ
７液晶表示駆動制御装置（ＬＣＤＤＲＶ）
８液晶ディスプレイ（ＬＣＤＰＮＬ）
１０ＭＤＤＩ回路（ＩＦ＿ＭＤＤＩ）
１１制御回路
１２ＭＶＩ回路（ＩＦ＿ＭＶＩ）
１３ＰＬＬ回路（ＰＬＬ）
１４内部データバス
１５アドレスカウンタ回路（ＡＣＵＮＴ）
１６ＲＡＭ
１７液晶ドライバ回路（ＤＩＳＰＤＲＶ）
１８システムインタフェース回路（ＳＹＳＩＦ）
１９タイミングジェネレータ（ＴＧＥＮ）
２０コマンドレジスタ回路
２１パラメータレジスタ回路

Claims

差動シリアルデータチャネルを一つ有する第１の高速シリアルインタフェース回路と、
差動シリアルデータチャネルを複数個有する第２の高速シリアルインタフェース回路と、
外部から前記第１の高速シリアルインタフェース回路に入力される制御情報に従って内部動作を制御する制御回路と、
外部から前記第１の高速シリアルインタフェース回路に入力されるデータ情報及び前記第２の高速シリアルインタフェース回路に入力されるデータ情報が供給可能にされるＲＡＭと、
前記ＲＡＭから読み出されるデータ情報に基づいて表示駆動信号を生成する表示ドライバ回路と、を有し、
前記制御回路は、前記ＲＡＭに供給すべきデータ情報を受けるのに前記第１の高速シリアルインタフェース回路又は前記第２の高速シリアルインタフェース回路の何れを利用するかを、前記第１の高速シリアルインタフェース回路に入力される制御情報に従って決定する、半導体集積回路。
前記制御回路は、前記第１の高速シリアルインタフェース回路に入力されるデータ情報に対するＲＡＭオペレーションには外部端子から入力される第１のフレーム同期信号を用い、前記第２の高速シリアルインタフェース回路に入力されるデータ情報に対するＲＡＭオペレーションには当該インタフェース回路から入力されるストローブ情報から再生される第２のフレーム同期信号を用いる、請求項１記載の半導体集積回路。
前記第１の高速シリアルインタフェース回路は差動ストローブ信号に同期してデータ情報及び制御情報の入力を行うモバイル・ディジタル・データ・インタフェース回路である、請求項２記載の半導体集積回路。
前記第２の高速シリアルインタフェース回路はクロック信号に同期して前記データ情報およびストローブ情報の入力を行うモバイル・ビデオ・インタフェース回路である、請求項３記載の半導体集積回路。
前記制御回路は、前記第１の高速シリアルインタフェース回路が入力するデータ情報をＲＡＭに供給しているとき、前記制御制御情報による切り替え指示に応答して、前記第２のフレーム同期信号の再生を開始すると共に、前記第１のフレーム同期信号による１フレーム分の書込みを完結してから、前記第２の高速シリアルインタフェース回路が入力するデータ情報を前記第２のフレーム同期信号に同期してＲＡＭに書込む動作を開始する、請求項２記載の半導体集積回路。
前記制御回路は、前記第２の高速シリアルインタフェース回路が入力するデータ情報をＲＡＭに供給しているとき、前記制御制御情報による切り替え指示に応答して、前記第２のフレーム同期信号による１フレーム分の書込みを完結してから、前記第１の高速シリアルインタフェース回路が入力するデータ情報を前記第１のフレーム同期信号に同期してＲＡＭに書込む動作を開始する、請求項５記載の半導体集積回路。
ホストプロセッサと、前記ホストプロセッサに接続されたアクセラレータと、前記ホストプロセッサ及び前記アクセラレータに接続された表示駆動制御装置と、前記表示駆動制御装置に接続された表示装置とを有するデータ処理システムであって、
前記表示駆動制御装置は、前記ホストプロセッサに接続され差動シリアルデータチャネルを一つ有する第１の高速シリアルインタフェース回路と、
前記アクセラレータに接続され差動シリアルデータチャネルを複数有する及び第２の高速シリアルインタフェース回路と、
前記ホストプロセッサから前記第１の高速シリアルインタフェース回路に入力される制御情報に従って内部動作を制御する制御回路と、
前記ホスト装置から前記第１の高速シリアルインタフェース回路に入力されるデータ情報及び前記アクセラレータから前記第２の高速シリアルインタフェース回路に入力されるデータ情報が供給可能にされるＲＡＭと、
前記ＲＡＭから読み出されるデータ情報に基づいて表示駆動信号を生成して前記表示装置に出力する表示ドライバ回路と、を有し、
前記制御回路は、前記ＲＡＭに供給すべきデータ情報を受けるのに前記第１の高速シリアルインタフェース回路又は前記第２の高速シリアルインタフェース回路の何れを利用するかを、前記第１の高速シリアルインタフェース回路に入力される制御情報に従って決定する、データ処理システム。
前記ホストプロセッサは高周波回路に接続するベースバンドプロセッサであり、
前記アクセラレータは前記ベースバンドプロセッサから発行されるコマンドを実行するマイクロコンピュータである、請求項７記載のデータ処理システム。
携帯通信端末装置に搭載された請求項８記載のデータ処理システム。
前記制御回路は、前記第１の高速シリアルインタフェース回路に入力されるデータ情報に対するＲＡＭオペレーションには前記ホスト装置から入力される第１のフレーム同期信号を用い、前記第２の高速シリアルインタフェース回路に入力されるデータ情報に対するＲＡＭオペレーションには当該インタフェース回路に前記アクセラレータから入力されるストローブ情報から再生される第２のフレーム同期信号を用いる、請求項７記載のデータ処理システム。
前記第１の高速シリアルインタフェース回路は差動ストローブ信号に同期してデータ情報及び制御情報の入力を行うモバイル・ディジタル・データ・インタフェース回路である、請求項１０記載のデータ処理システム。
前記第２の高速シリアルインタフェース回路はクロック信号に同期して前記データ情報およびストローブ情報の入力を行うモバイル・ビデオ・インタフェース回路である、請求項１１記載のデータ処理システム。
前記制御回路は、前記第１の高速シリアルインタフェース回路が入力するデータ情報をＲＡＭに供給しているとき、前記制御制御情報による切り替え指示に応答して、前記第２のフレーム同期信号の再生を開始すると共に、前記第１のフレーム同期信号による１フレーム分の書込みを完結してから、前記第２の高速シリアルインタフェース回路が入力するデータ情報を前記第２のフレーム同期信号に同期してＲＡＭに書込む動作を開始する、請求項７記載のデータ処理システム。
前記制御回路は、前記第２の高速シリアルインタフェース回路が入力するデータ情報をＲＡＭに供給しているとき、前記制御制御情報による切り替え指示に応答して、前記第２のフレーム同期信号による１フレーム分の書込みを完結してから、前記第１の高速シリアルインタフェース回路が入力するデータ情報を前記第１のフレーム同期信号に同期してＲＡＭに書込む動作を開始する、請求項１３記載のデータ処理システム。