TWI442376B - Semiconductor integrated circuit and data processing system - Google Patents

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TWI442376B
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Shusaku Miyata
Hirofumi Sonoyama
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Renesas Electronics Corp
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Description

半導體積體電路及資料處理系統
本發明關於具備利用於訊框緩衝器(frame buffer)的RAM及顯示驅動器電路的顯示驅動控制裝置，或半導體積體電路中之顯示資料之輸入介面技術，適用行動電話等行動通信終端裝置之技術。
行動電話等行動通信終端裝置，除網路連接之外亦能對應於地上波數位電視廣播之受信，對於增大之顯示資料需要實現基頻部對顯示驅動控制裝置之高速資料傳送。專利文獻1揭示：在基頻部連接之顯示驅動控制裝置之介面電路，使用高速序列介面電路的行動電話。專利文獻2揭示：具備並列介面電路與高速序列介面電路，可將前者之靜止畫資料與後者之動畫資料同時寫入RAM之技術。
專利文獻1：特開2006-146220號公報
專利文獻2：特開2001-222249號公報
本發明人針對傳送處理能力不同之多數高速序列介面電路利用於顯示驅動控制裝置一事進行以下之檢討。於搭載基頻部之本體殼體介由鉸鏈部設成可折疊之蓋體殼體，搭載顯示驅動控制裝置及顯示裝置而成的構造中，減少通 過鉸鏈部之配線數可以減少不必要之斷線之可能性。採用高速序列介面電路與並列介面電路雙方會增加信號線數目。另外，於多數高速序列介面電路間切換顯示影像資料時，停止對RAM供給一方之高速序列介面電路所輸入之顯示資料的時序，與開始對RAM供給另一方之高速序列介面電路所輸入之顯示資料的時序，若無法採用同步之控制時，切換時會導致影像顯示之紊亂。另外，將一方之高速序列介面電路連接於主處理器，將另一方之高速序列介面電路連接於上述主處理器之加速器時，需要看清楚對哪一個分配指令介面功能較適合提升系統全體之性能。
本發明目的在於提供顯示資料的輸入介面技術，其在具備RAM與顯示驅動器電路的半導體積體電路中，有助於組裝其之系統之信賴性提升及高性能化之雙方。
本發明另一目的在於，在具備顯示驅動控制裝置的資料處理系統中，有助於系統之信賴性提升及高性能化之雙方者，該顯示驅動控制裝置，係於主處理器與加速器介由個別之高速序列介面電路被連接者。
本發明再另一目的在於，在多數高速序列介面電路間切換影像資料之輸入時防止影像顯示之紊亂者。
本發明上述及其他目的及特徵可由本說明書及圖面之記載加以理解。
亦即，半導體積體電路，係具有：第1高速序列介面 電路，其具有1個差動序列資料通道(channel)；及第2高速序列介面電路，其具有多數個差動序列資料通道。第1高速序列介面電路，在其和外部之間藉由控制資訊而進行指令介面。控制電路依據上述控制資訊而進行內部控制。雙方之高速序列介面電路共有RAM作為顯示資料資訊之儲存。上述控制電路，係依據輸入至上述第1高速序列介面電路之控制資訊而決定，利用上述第1或第2高速序列介面電路之其中任一來接受應供給至上述RAM之資料資訊。
依據上述手段，於顯示資料資訊之外部介面採用第1與第2高速序列介面電路，可以較少數之介面信號線對半導體積體電路供給顯示資料資訊。
控制資訊及顯示資訊之介面係採用高速序列介面，因此，容易以較少數之介面信號線確保較大之資料傳送量。針對資料傳送能力相對大的上述第2高速序列介面電路，不分配指令介面功能，因此，為減輕主處理器之負擔而將特定資料處理專用的加速器，連接於上述第2高速序列介面電路的利用形態中，上述第2高速序列介面電路可以專作為接受特定資料處理之結果。關於此點，對於組裝之系統全體可以提升資料處理之性能。
1.代表之實施形態，首先說明本發明之代表之實施形態之概要。於代表之實施形態之概要說明中附加括弧被 參照之圖中之參照符號，僅為表示含於其被附加之構成要素之概念者。
(1)本發明之代表之實施形態之半導體積體電路7，係具有：第1高速序列介面電路10，其具有1個差動序列資料通道；第2高速序列介面電路12，其具有多數個差動序列資料通道；控制電路11；RAM16，及顯示驅動器電路17。上述RAM可被供給由外部輸入至上述第1高速序列介面電路之資料資訊及輸入至上述第2高速序列介面電路之資料資訊。上述顯示驅動器，係依據由上述RAM讀出之資料資訊而產生顯示驅動信號。上述控制電路，係依據由外部輸入至上述第1高速序列介面電路之控制資訊而控制內部動作。特別是，上述控制電路，係依據輸入至上述第1高速序列介面電路之控制資訊而決定，利用上述第1高速序列介面電路或上述第2高速序列介面電路之其中任一，來接受應供給至上述RAM之資料資訊。
依據上述手段，於顯示資料資訊之外部介面採用第1與第2高速序列介面電路，可以較少數之介面信號線對半導體積體電路供給顯示資料資訊。於組裝之系統中半導體積體電路連接之介面信號線之非預期之斷線之可能性可以減少，有助於提升系統之信賴性。
控制資訊及資料資訊之介面係採用高速序列介面，因此，容易以較少數之介面信號線確保較大之資料傳送量。針對資料傳送能力相對大的上述第2高速序列介面電路，不分配上述控制資訊之指令介面功能，因此，為減輕主處 理器之負擔而將特定資料處理專用的加速器連接於上述第2高速序列介面電路的利用形態中，上述第2高速序列介面電路可以專作為接受特定資料處理之結果。關於此點，對於組裝之系統全體可以提升資料處理之性能。
本發明之具體形態中，上述控制電路，在針對輸入至上述第1高速序列介面電路之資料資訊的RAM操作時，係使用由外部端子輸入之第1訊框同步信號VSYNC，在針對輸入至上述第2高速序列介面電路之資料資訊的RAM操作時，係使用由該介面電路輸入之選通資訊所再生之第2訊框同步信號VS。上述第1高速序列介面電路為，例如行動數位資料介面(mobile digital data interface，以下亦單稱為MDDI)電路，其和差動選通信號同步而進行資料資訊及控制資訊之輸入。上述第2高速序列介面電路為，例如行動視訊介面(mobile video interface，以下亦單稱為MVI)電路，其和時脈信號同步而進行上述資料資訊及選通資訊之輸入。
本發明之另一具體形態中，上述控制電路，在上述第1高速序列介面電路將輸入之資料資訊供給至RAM時，係響應於上述控制資訊之切換指示，而開始上述第2訊框同步信號之再生之同時，結束上述第1訊框同步信號之1訊框分之寫入之後，同步於上述第2訊框同步信號而開始將上述第2高速序列介面電路所輸入之資料資訊寫入RAM之動作。同樣，上述控制電路，在上述第2高速序列介面電路將輸入之資料資訊供給至RAM時，係響應於上述控 制資訊之切換指示，結束上述第2訊框同步信號之1訊框分之寫入之後，同步於上述第1訊框同步信號而開始將上述第1高速序列介面電路所輸入之資料資訊寫入RAM之動作。如此則，一方之高速序列介面電路將輸入之資料資訊供給至RAM的動作被停止的時序，和另一方之高速序列介面電路將輸入之資料資訊開始供給至RAM的時序，不會發生於1訊框之中途，即使切換RAM儲存之資料資訊之輸入時，於影像顯示亦不會產生紊亂。
(2)本發明之代表之實施形態之資料處理系統，係具有：主處理器(host processor)2；加速器(accelerator)3，連接於上述主處理器；顯示驅動控制裝置7，連接於上述主處理器與上述加速器；及顯示裝置8，連接於上述顯示驅動控制裝置。上述顯示驅動控制裝置具有：第1高速序列介面電路10，連接於上述主處理器，具有1個差動序列資料通道；第2高速序列介面電路12，連接於上述加速器，具有多數個差動序列資料通道；控制電路11；RAM16，及顯示驅動器電路17。上述RAM可被供給由上述主裝置輸入至上述第1高速序列介面電路之資料資訊及由上述加速器輸入至上述第2高速序列介面電路之資料資訊。上述顯示驅動器電路，係依據由上述RAM讀出之資料資訊而產生顯示驅動信號。上述控制電路，係依據由上述主處理器輸入至上述第1高速序列介面電路之控制資訊而控制內部動作。特別是，上述控制電路，係依據輸入至上述第1高速序列介面電路之控制資訊而決定，利用 上述第1高速序列介面電路或上述第2高速序列介面電路之其中任一，來接受應供給至上述RAM之資料資訊。
依據上述手段，於顯示資料資訊之外部介面採用第1與第2高速序列介面電路，可以較少數之介面信號線對顯示驅動控制裝置供給顯示資料資訊。於組裝之系統中，顯示驅動控制裝置連接之介面信號線之非預期之斷線之可能性可以減少，有助於提升系統之信賴性。
控制資訊及資料資訊之介面係採用高速序列介面，因此，容易以較少數之介面信號線確保較大之資料傳送量。針對資料傳送能力相對大的上述第2高速序列介面電路，不分配上述控制資訊之指令介面功能，因此，為減輕主處理器之負擔而將特定資料處理專用的加速器連接於上述第2高速序列介面電路的情況下，上述第2高速序列介面電路可以專作為接受特定資料處理之結果。關於此點，對於資料處理系統可以提升資料處理之性能。
2.實施形態之說明，以下更詳細說明實施形態。
圖1為本發明之資料處理系統之例。該資料處理系統適用於行動電話。於圖1代表性圖示：液晶顯示控制模組(LCDMDL)1，基頻處理器(BBP)2，應用處理器(APPLP)3，高頻介面部(RF)4，及天線5。RF介面部4，係進行送受信信號之調變/解調或頻率之上變頻(up conversion)、頻率之下變頻(down conversion)等類比處理。基頻處理器(BBP)2係構成為主微電腦(host microcomputer)，進行行動電話通信之通道編/解碼或聲 音編/解碼，以及對地上數位廣播信號之OFDM(Orthogonal Frequency Division Multiplexing)解調處理等之基頻處理之同時，進行來自聲音埠(未圖式)之聲音資料之再生處理、來自相機埠(未圖式)之攝影資料之影像處理等。雖未特別限定，基頻處理器(BBP)2，係介由其他之埠(未圖式)連接於鍵輸入部，介由A/D(類比/數位)．D/A(數位/類比)轉換器連接於麥克風或揚升器。應用處理器(APPLP)3，係作為加速器之功能，依據基頻處理器(BBP)2發出之指令進行資料處理，例如針對基頻處理器(BBP)2所進行之OFDM解調處理後之傳輸埠串流資料進行視訊解碼或聲音解碼。基頻處理器(BBP)2及應用處理器(APPLP)3分別被半導體積體電路化。又，基頻處理器(BBP)2及應用處理器(APPLP)3，亦可被集積於1個半導體基板(晶片)而構成1個半導體積體電路。
基頻處理器(BBP)2，係和液晶顯示控制模組(LCDMDL)1之間藉由MDDI進行主介面(host interface)，應用處理器(APPLP)3，係和液晶顯示控制模組(LCDMDL)1之間藉由MVI進行動畫資料等之高速介面。基頻處理器(BBP)2，亦和液晶顯示控制模組(LCDMDL)1之間藉由MDDI進行郵件受信時之文書資料(text data)之介面。
液晶顯示控制模組(LCDMDL)1具有：連接於基頻處理器(BBP)2及應用處理器(APPLP)3的液晶顯示驅 動控制裝置(LCDDRV)7；及連接於液晶顯示驅動控制裝置(LCDDRV)7的液晶顯示器(LCDPNL)8。液晶顯示驅動控制裝置7可藉由互補型MOS機體電路製造技術等構成於例如單晶矽等之1個半導體基板。
雖未特別限定，液晶顯示器(LCDPNL)8可由480×864畫素之點矩陣型液晶面板構成。具有信號電極之480個源極，及掃描電極之864個閘極。配合掃描電極之依序驅動，依每一個掃描電極藉由480個畫素資料來驅動源極，而進行影像顯示。
液晶顯示驅動控制裝置7，係具有：MDDI電路(IF_MDDDI)10，控制電路11，MVI電路(IF_MVI)12，PLL電路(PLL)13，內部資料匯流排14，位址計數器電路(ACUNT)15，RAM16，及液晶驅動電路(DISPDRV)17。控制電路11，係由系統介面電路(SYSIF)18，及時序產生器(TGEN)19構成。RAM16係作為訊框緩衝器使用，分別具有寫入埠及讀出埠。位址計數器電路(ACUNT)15，係分別具有對RAM16之寫入位址計數器及讀出位址計數器。
MDDI電路10，係使用單數之差動序列資料通道進行和基頻處理器(BBP)2之間的高速序列介面的電路，藉由2條差動資料配線data±及2條差動選通信號配線Stb±，連接於基頻處理器(BBP)2之對應之介面電路。影像資料等之資料資訊及指令、參數等之控制資訊，係以特定格式被傳送至差動資料配線data±上。差動資料配線data± 上之傳送，係和差動選通信號配線Stb±上之差動時脈同步。MDDI電路10受信(接收)之控制資訊係被供給至系統介面電路(SYSIF)18，資料資訊則依時序產生器(TGEN)19之控制被供給至內部資料匯流排14。
系統介面電路18，係具有：指令暫存器電路(CREG)20，及參數暫存器電路(PREG)21。指令暫存器電路(CREG)20，係具有：依界定各種動作之每一個控制碼被分配固有之位址，而保有對應之控制碼的多數個指令暫存器。指令暫存器，係藉由例如非揮發性記憶元件來保持控制碼。參數暫存器電路(PREG)21為固有位址被分配之暫存器電路，該固有位址係指，設為訊框緩衝器之視窗區域之特定用參數資訊被設為可程式化的固有位址。
基頻處理器(BBP)2，在對液晶顯示驅動控制裝置7指示動作時，係作為指示目的指令之控制資訊而將位址資訊供給至MDDI電路10。如此則，指令暫存器電路20將該位址資訊所指定之指令暫存器保有之控制碼供給至時序產生器(TGEN)19。時序產生器(TGEN)19則依該控制碼產生內部控制信號，而控制對RAM16之存取時序或對液晶驅動電路(DISPDRV)17之顯示時序等之內部動作時序。
基頻處理器(BBP)2，在訊框緩衝器指視窗區域時，係將該區域之指定用資訊、以及儲存其之參數暫存器電路21之位址資訊，供給至MDDI電路10。如此則，於參數暫存器電路21，於該位址資訊指定之暫存器被設定視窗區 域指定資訊。在對RAM16之視窗區域之寫入存取中，依據參數暫存器電路21被設定之視窗區域指定資訊，於位址計數器電路15之寫入位址計數器重置其之始點位址，依據終點位址及區域寬來控制寫入位址計數器之位址升順計數(address increment)動作。對RAM16之訊框緩衝器全體之寫入存取及讀出存取中，位址計數器電路15係由初期值開始進行升順計數(increment)動作。
系統介面電路18，係輸入重置信號RESET、垂直同步信號VSYNC及點時脈信號DOTCK等，輸出訊框標記信號FMARK。垂直同步信號VSYNC可視為，供給至MDDI電路10之影像資料的顯示訊框同步信號。如圖2所示，MDDI電路10，係由基頻處理器2，於垂直同步信號VSYNC之2週期期間受信1訊框分之影像資料。控制電路11，係將MDDI電路10受信之1訊框分之影像資料，於垂直同步信號VSYNC之2週期期間，寫入訊框緩衝器(例如圖2之時刻t0~t2)，使寫入訊框緩衝器之影像資料，於垂直同步信號VSYNC之2週期期間讀出2次(例如時刻t1~t2、t3~t4)而進行2次顯示。其中，1訊框之1顯示期間設為以60 Hz週期界定之1週期。雖未特別限定，此時之寫入動作及讀出動作中之位址計數器電路15之升順計數(increment)動作，係和由差動資料配線data±及差動選通信號配線Stb±之變化點產生之點時脈信號DOTCK同步。液晶顯示驅動控制裝置7對基頻處理器2輸出訊框標記信號FMARK時，基頻處理器2係和訊框 標記信號FMARK之週期同步輸出影像資料。此情況下，基頻處理器2不需要輸出垂直同步信號VSYNC。
MVI電路(IF_MVI)12，係使用多數之差動序列資料通道進行和應用處理器(APPLP)3之間的高速序列介面的。該MVI電路12，係藉由例如第1差動資料通道之2條差動資料配線D0±、第2差動資料通道之2條差動資料配線D1±、及時脈配線PCLK，連接於應用處理器3之對應之介面電路。動畫像資料等之資料資訊及訊框同步等之選通資訊，係以特定格式被傳送至差動資料配線D0±、D1±上。差動資料配線D0±、D1±上之傳送，係和時脈配線PCLK上之像素時脈信號同步。MVI電路12受信(接收)之選通資訊係被供給至時序產生器19，資料資訊則依時序產生器19之控制被供給至內部資料匯流排14。PLL電路13，係輸入經由時脈配線PCLK傳送之像素時脈信號，而產生相位和其同步之內部時脈。產生之內部時脈，被設為位址計數器電路15之升順計數使用之點時脈。
如圖3所示為MVI電路12之資料資訊及選通資訊之1畫素分之傳送格式。於圖3表示1畫素之RGB資料為16位元、18位元、及24位元之情況。X表示不確定、Ri表示紅之畫素資料、G表示綠之畫素資料、B表示藍之畫素資料、VS表示垂直同步選通資料位元、HS表示水平同步選通資料位元、DE表示資料致能位元、CP表示奇偶錯誤位元、res、RES表示重置位元。MVI電路12，係將以上述特定傳送格式被供給之資料資訊及選通資訊，轉換 為並列資料，並列轉換後之資料被供給至時序產生器19。並列轉換後之垂直同步選通資料位元VS被設為訊框同步信號(以下亦稱垂直同步信號VS)供給至時序產生器19。並列轉換後之資料資訊，係依據時序產生器19之控制被供給至內部資料匯流排14，被寫入RAM16。此時，對RAM16之寫入被控制為和垂直同步信號VS同步，寫入之資料資訊的讀出，係和垂直同步信號VS同步。MVI電路12具有2個，可於垂直同步信號VS之1週期期間，由應用處理器3受信1訊框分之影像資料。控制電路11，係將MVI電路12受信之1訊框緩衝器分之影像資料，於垂直同步信號VS之1週期期間，寫入訊框緩衝器(例如圖2之時刻t7~t9)，使寫入訊框緩衝器之影像資料，於同一週期之垂直同步信號VS之1週期讀出1次(例如時刻t8~t10)而進行2次顯示。
和MDDI電路10比較，MVI電路12可實現較高之資料傳送速度。著眼於此，靜止畫資料或時間或受信狀態等之系統資訊之視窗顯示用的影像資料之供給，係使用MDDI電路10，地上數位廣播信號等動畫顯示用的影像資料之供給，係使用MVI電路12，此乃當然之考量。此時之輸入影像資料之切換時，控制電路11係抑制顯示畫像之紊亂而進行切換。以下說明該切換。
圖2為藉由MDDI電路10受取之影像資料而顯示文字A時，切換為來自MVI電路12之影像資料而顯示文字B時的時序圖。圖中DISP為顯示期間，FP為前邊緣(較 Vsync更前面之遮沒期間)，BP為後邊緣(較Vsync更後面之遮沒期間)。
影像顯示使用之影像資料，係依據介由MDDI電路10供給至指令暫存器電路20之控制資訊，來決定由MDDI電路10受信或由MVI電路12受信。簡要言之，MDDI電路10進行和主機間之指令介面。
基頻處理器2係變化垂直同步信號VSYNC，依垂直同步信號VSYNC之每2個週期將1訊框分影像資料輸出至MDDI電路10。控制電路11，係於垂直同步信號VSYNC之2個週期將1訊框分影像資料寫入RAM16，將寫入之1訊框分影像資料依每一個垂直同步信號VSYNC由RAM16讀出，顯示於液晶顯示器8。切換為來自MVI電路12之影像資料顯示時，首先，基頻處理器2對MDDI電路10輸出用於指定指令的控制資訊，而切換為來自MVI電路12之影像資料顯示，如此則，由控制資訊所指定之指令暫存器將指令碼輸出至時序產生器19。時序產生器19，則響應於此而藉由控制信號S1啟動PLL電路13與MVI電路12(時刻t5)。MVI電路12將由應用處理器3供給之選通資訊所獲得之垂直同步信號VS供給至時序產生器19。時序產生器19，在來自控制信號S1之起動指示時，係繼續對已進行之MDDI電路10側之影像資料之顯示控制，結束該1訊框分之影像資料之顯示(時刻t6)。與此同時，時序產生器19，在檢測出所供給之垂直同步信號VS之1週期經過後(時刻t7)，係對MVI電路12 供給控制信號S2，MVI電路12開始進行將由應用處理器3受信之資料資訊寫入RAM16之訊框緩衝器之控制及讀出被寫入訊框緩衝器之影像資料的控制。寫入係和垂直同步信號VS之週期之先頭同步而開始，讀出係由後邊緣BP之後開始。之後，於垂直同步信號VS之每一週期可以改寫影像資料加以顯示。影像資料之切換時，先前被顯示之影像資料A之顯示係於1訊框分結束後，被切換為影像資料之顯示，因此中途之影像顯示不會紊亂。
時序圖雖未特別圖示，在顯示MVI電路12受信之影像資料，而切換為來自MDDI電路10之影像資料顯示時亦進行同樣控制。亦即，MVI電路12，係進行由應用處理器3受信影像資料，於垂直同步信號VS之每一週期將1訊框分之影像資料寫入訊框緩衝器，讀出被寫入之1訊框分之影像資料而加以顯示的動作。此時，基頻處理器2對MDDI電路10輸出用於指定指令的控制資訊，使切換為來自MDDI電路10之影像資料顯示，如此則，由控制資訊所指定之指令暫存器將指令碼輸出至時序產生器19。此時，時序產生器19，係繼續對已進行之MVI電路12側之影像資料之顯示控制，結束該1訊框分之影像資料之顯示。結束後，時序產生器19，在檢測出基頻處理器(BBP)2供給之垂直同步信號VS之1週期經過時，係對MDDI電路10供給控制信號S3，MDDI電路10開始進行將由基頻處理器(BBP)2受信之資料資訊寫入RAM16之訊框緩衝器之控制及讀出被寫入訊框緩衝器之影像資料加以顯示 的控制。此時，影像資料之切換時，先前被顯示之影像資料之顯示係於1訊框分結束後，被切換為影像資料之顯示，因此中途之影像顯示不會紊亂。
依據上述說明之資料處理系統可達成以下之作用效果。
(1)於顯示資料資訊之外部介面採用具有差動序列資料通道的MDDI電路10與MVI電路12，可以較少數之介面信號線由基頻處理器(BBP)2及應用處理器3對液晶顯示驅動控制裝置7供給顯示資料資訊。在組裝有液晶顯示驅動控制裝置7的行動電話等之資料處理系統中，可減少液晶顯示驅動控制裝置7連接之介面信號線之不必要之斷線。關於此點，可以提升資料處理系統之信賴性。
(2)於控制資訊及顯示資訊之介面採用具有差動序列資料通道的MDDI電路10與MVI電路12，容易以較少數之介面信號線確保較大之資料傳送量。針對資料傳送能力相對高的MVI電路12，不分配上述控制資訊之指令介面功能，因此，為減輕基頻處理器2之負擔而使專用為地上數位廣播信號之解碼處理的加速器、亦即應用處理器3連接於上述MVI電路12的利用形態中，上述MVI電路12可以專作為接受解碼處理之結果。關於此點，對於組裝有液晶顯示驅動控制裝置7之資料處理系統全體可以提升資料處理之性能。
(3)在MDDI電路10與MVI電路12之間，應儲存於訊框緩衝器之影像資料之輸入可於MDDI電路10與 MVI電路12之間進行切換，切換時先前被顯示之影像資料之顯示係於1訊框分結束後，被切換為儲存於訊框緩衝器之影像資料，因此中途之影像顯示不會紊亂。特別是採用：先前被顯示處理之影像資料之顯示於1訊框分結束後，和設為新的顯示對象之訊框同步信號同步進行切換的控制手法，因此可以較簡單邏輯實現其之控制邏輯。
以上依據實施形態說明本發明，但本發明不限定於上述實施形態，在不脫離其要旨情況下可做各種變更實施。
例如MVI電路亦可具備2通道以上之差動序列資料通道。例如具備3通道時之1畫素相當之資訊傳送格式如圖4所示。於圖4，係和圖3同樣，表示1畫素之RGB資料為16位元、18位元、及24位元之情況。和主裝置間之指令介面之構成，不限定於如指令暫存器電路20所示由位址資訊所選擇之指令暫存器輸出指令碼，亦可構成為直接由主裝置發出指令碼。具備差動序列資料通道之高速序列介面電路不限定於MDDI電路與MVI電路，亦可為具有其他稱呼之高速序列介面電路。液晶顯示驅動控制裝置7進行顯示控制之顯示器尺寸可適當變更。本發明不限定於行動電話，可以廣泛適用於PDA等之其他行動資訊終端裝置，或其他電子機器。
(發明效果)
本發明之代表性效果簡單說明如下。
亦即，於具備RAM與顯示驅動器電路的半導體積體 電路中，可以實現組裝其之系統的信賴性提升及高性能化之雙方。
1‧‧‧液晶顯示控制模組(LCDMDL)
2‧‧‧基頻處理器(BBP)
3‧‧‧應用處理器(APPLP)
4‧‧‧高頻介面部(RF)
5‧‧‧天線
7‧‧‧液晶顯示驅動控制裝置(LCDDRV)
8‧‧‧液晶顯示器(LCDPNL)
10‧‧‧MDDI電路(IF_MDDDI)
11‧‧‧控制電路
12‧‧‧MVI電路(IF_MVI)
13‧‧‧PLL電路(PLL)
14‧‧‧內部資料匯流排
15‧‧‧位址計數器電路(ACUNT)
16‧‧‧RAM
17‧‧‧液晶驅動電路(DISPDRV)
18‧‧‧系統介面電路(SYSIF)
19‧‧‧時序產生器(TGEN)
20‧‧‧指令暫存器電路
21‧‧‧參數暫存器電路
圖1為行動電話適用的本發明之資料處理系統之方塊圖之例。
圖2為將MDDI電路受取之影像資料予以顯示時，切換為來自MVI電路之影像資料顯示時的時序圖。
圖3為將差動序列資料通道表示為具有2通道之MVI電路之資料資訊及選通資訊之1畫素分的傳送格式的格式圖。
圖4為將差動序列資料通道表示為具有3通道之MVI電路之資料資訊及選通資訊之1畫素分的傳送格式的格式圖。
1‧‧‧液晶顯示控制模組(LCDMDL)
2‧‧‧基頻處理器(BBP)
3‧‧‧應用處理器(APPLP)
4‧‧‧高頻介面部(RF)
5‧‧‧天線
7‧‧‧液晶顯示驅動控制裝置(LCDDRV)
8‧‧‧液晶顯示器(LCDPNL)
10‧‧‧MDDI電路(IF_MDDDI)
11‧‧‧控制電路
12‧‧‧MVI電路(IF_MVI)
13‧‧‧PLL電路(PLL)
14‧‧‧內部資料匯流排
15‧‧‧位址計數器電路(ACUNT)
16‧‧‧RAM
17‧‧‧液晶驅動電路(DISPDRV)
18‧‧‧系統介面電路(SYSIF)
19‧‧‧時序產生器(TGEN)
20‧‧‧指令暫存器電路
21‧‧‧參數暫存器電路
D0±：D1±：data±‧‧‧差動資料配線
PCLK‧‧‧時脈配線
Stb±‧‧‧差動選通信號配線
RESET‧‧‧重置信號
FMARK‧‧‧訊框標記信號
VSYNC‧‧‧垂直同步信號
DOTCK‧‧‧點時脈信號

Claims (14)

  1. 一種半導體積體電路，其特徵為具有：第1高速序列介面電路，具有1個差動序列資料通道；第2高速序列介面電路，具有多數個差動序列資料通道；控制電路，依據由外部輸入至上述第1高速序列介面電路之控制資訊而控制內部動作；RAM，設為可被供給由外部輸入至上述第1高速序列介面電路之資料資訊及輸入至上述第2高速序列介面電路之資料資訊；及顯示驅動器電路，依據由上述RAM讀出之資料資訊而產生顯示驅動信號；上述控制電路，係依據輸入至上述第1高速序列介面電路之控制資訊而決定：接收應供給至上述RAM之資料資訊，要利用上述第1高速序列介面電路或上述第2高速序列介面電路。
  2. 如申請專利範圍第1項之半導體積體電路，其中上述控制電路，在針對輸入至上述第1高速序列介面電路之資料資訊的RAM操作時，係使用由外部端子輸入之第1訊框同步信號；在針對輸入至上述第2高速序列介面電路之資料資訊的RAM操作時，係使用由該介面電路輸入之選通資訊所再生之第2訊框同步信號。
  3. 如申請專利範圍第2項之半導體積體電路，其中上述第1高速序列介面電路為行動數位資料介面電路，其和差動選通信號同步而進行資料資訊及控制資訊之輸入。
  4. 如申請專利範圍第3項之半導體積體電路，其中 上述第2高速序列介面電路為行動視訊介面電路，其和時脈信號同步而進行上述資料資訊及選通資訊之輸入。
  5. 如申請專利範圍第2項之半導體積體電路，其中上述控制電路，在上述第1高速序列介面電路將輸入之資料資訊供給至RAM時，係響應於上述控制資訊之切換指示，而開始上述第2訊框同步信號之再生之同時，結束上述第1訊框同步信號之1訊框分之寫入之後，同步於上述第2訊框同步信號而開始將上述第2高速序列介面電路所輸入之資料資訊寫入RAM之動作。
  6. 如申請專利範圍第5項之半導體積體電路，其中上述控制電路，在上述第2高速序列介面電路將輸入之資料資訊供給至RAM時，係響應於上述控制資訊之切換指示，結束上述第2訊框同步信號之1訊框分之寫入之後，同步於上述第1訊框同步信號而開始將上述第1高速序列介面電路所輸入之資料資訊寫入RAM之動作。
  7. 一種資料處理系統，其特徵為：具有：主處理器；加速器，連接於上述主處理器；顯示驅動控制裝置，連接於上述主處理器與上述加速器；及顯示裝置，連接於上述顯示驅動控制裝置；上述顯示驅動控制裝置具有：第1高速序列介面電路，連接於上述主處理器，具有1個差動序列資料通道；第2高速序列介面電路，連接於上述加速器，具有多數個差動序列資料通道；控制電路，依據由上述主處理器輸入上述第1高速序列介面電路之控制資訊而控制內部動作；RAM，設為可被供給由上述主裝置輸入 至上述第1高速序列介面電路之資料資訊及由上述加速器輸入至上述第2高速序列介面電路之資料資訊；及顯示驅動器電路，依據由上述RAM讀出之資料資訊而產生顯示驅動信號輸出至上述顯示裝置；上述控制電路，係依據輸入至上述第1高速序列介面電路之控制資訊而決定：接受應供給至上述RAM之資料資訊，要利用上述第1高速序列介面電路或上述第2高速序列介面電路。
  8. 如申請專利範圍第7項之資料處理系統，其中上述主處理器係連接於高頻電路之基頻處理器，上述加速器係執行由上述基頻處理器發出之指令的微電腦(microcomputer)。
  9. 如申請專利範圍第8項之資料處理系統，其被搭載於行動通信終端裝置。
  10. 如申請專利範圍第7項之資料處理系統，其中上述控制電路，在針對輸入至上述第1高速序列介面電路之資料資訊的RAM操作時，係使用由上述主裝置輸入之第1訊框同步信號；在針對輸入至上述第2高速序列介面電路之資料資訊的RAM操作時，係使用由上述加速器輸入至該介面電路的選通資訊所再生之第2訊框同步信號。
  11. 如申請專利範圍第10項之資料處理系統，其中上述第1高速序列介面電路為行動數位資料介面電路，其和差動選通信號同步而進行資料資訊及控制資訊之輸入。
  12. 如申請專利範圍第11項之資料處理系統，其中上述第2高速序列介面電路為行動視訊介面電路，其和時脈信號同步而進行上述資料資訊及選通資訊之輸入。
  13. 如申請專利範圍第7項之資料處理系統，其中上述控制電路，在上述第1高速序列介面電路將輸入之資料資訊供給至RAM時，係響應於上述控制資訊之切換指示，而開始上述第2訊框同步信號之再生之同時，結束上述第1訊框同步信號之1訊框分之寫入之後，同步於上述第2訊框同步信號而開始將上述第2高速序列介面電路所輸入之資料資訊寫入RAM之動作。
  14. 如申請專利範圍第13項之資料處理系統，其中上述控制電路，在上述第2高速序列介面電路將輸入之資料資訊供給至RAM時，係響應於上述控制資訊之切換指示，結束上述第2訊框同步信號之1訊框分之寫入之後，同步於上述第1訊框同步信號而開始將上述第1高速序列介面電路所輸入之資料資訊寫入RAM之動作。
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