KR100737000B1

KR100737000B1 - 데이터 전송 제어 장치 및 전자 기기

Info

Publication number: KR100737000B1
Application number: KR1020060026115A
Authority: KR
Inventors: 히로야스 혼다
Original assignee: 세이코 엡슨 가부시키가이샤
Priority date: 2005-03-23
Filing date: 2006-03-22
Publication date: 2007-07-09
Also published as: JP2006268260A; CN100442263C; US20060227710A1; CN1838102A; EP1705627A1; US7600061B2; DE602006001230D1; TW200705938A; TWI308448B; EP1705627B1; KR20060103148A

Abstract

본 발명은 시리얼 전송로에 실리는 노이즈에 의한 문제점 등을 방지할 수 있는 데이터 전송 제어 장치 및 이것을 포함하는 전자 기기를 제공하는 것을 목적으로 하는 것으로서, 데이터 전송 제어 장치는, 시리얼 버스를 통하여 수신한 패킷의 해석을 행하는 링크 컨트롤러(100)와, 인터페이스 신호를 생성하여 인터페이스 버스에 출력하는 인터페이스 회로(110)와, 리세트 신호 RST를 인터페이스 회로(110)에 출력하는 리세트 신호 출력 회로(312)를 포함한다. 링크 컨트롤러(100)는, 수신한 패킷을 해석하여, 동기 신호 생성 지시 정보(동기 신호 코드)를, 수신한 패킷이 포함하고 있는지의 여부를 판단한다. 리세트 신호 출력 회로(312)는, 수신한 패킷이 동기 신호 생성 지시 정보를 포함하고 있다고 판단된 경우에, 리세트 신호 RST를 인터페이스 회로(110)에 출력한다.

호스트 디바이스, 트랜시버, 인터페이스 회로, 데이터 포맷터, 수평 카운터, 내부 레지스터, 멀티플렉서, 타이밍 제너레이터

Description

데이터 전송 제어 장치 및 전자 기기{DATA TRANSFER CONTROL DEVICE AND ELECTRONIC INSTRUMENT}

도 1은 본 실시예의 데이터 전송 제어 장치 및 그 시스템 구성예.

도 2는 동기 신호 코드의 설명도.

도 3은 호스트 디바이스가 출력하는 RGB 인터페이스 신호의 설명도.

도 4의 (A), (B)는 패킷에 동기 신호 코드를 포함시키는 방법의 설명도.

도 5는 동기 신호 코드를 이용하여 타깃측이 동기 신호를 생성하는 방법의 설명도.

도 6의 (A), (B)는 RGB 인터페이스 신호의 신호 파형예.

도 7은 타이밍 정보의 설명도.

도 8의 (A), (B)는 시리얼 전송로에 실리는 노이즈의 설명도.

도 9는 본 실시예의 데이터 전송 제어 장치의 구성예.

도 10의 (A), (B)는 패킷의 포맷예.

도 11은 본 실시예의 제1 변형예.

도 12는 본 실시예의 제2 변형예.

도 13은 인터페이스 회로의 상세한 구성예.

도 14는 본 실시예의 시리얼 전송의 설명도.

도 15는 전자 기기의 구성예.

<도면의 주요 부분에 대한 부호의 설명>

5 : 호스트 디바이스

6 : 표시 드라이버

7 : 표시 패널

10 : 데이터 전송 제어 장치(호스트측)

20 : 트랜시버

30 : 데이터 전송 제어 장치(타깃측)

40 : 트랜시버

90, 100 : 링크 컨트롤러

92, 110 : 인터페이스 회로

111 : 일래스틱 버퍼

112 : 신호 제너레이터

114 : 데이터 포맷터

116 : 픽셀 카운터

118 : 수평 카운터

120 : 타이밍 제너레이터

250 : 내부 레지스터

301, 302, 303 : 패킷 버퍼

304 : 멀티플렉서

310 : 패킷 해석 회로

312 : 리세트 신호 출력 회로

320 : 패킷 생성 회로

330 : 트랜잭션 컨트롤러

340 : 전송 회로

350 : 내부 레지스터

[특허 문헌 1] 일본 특개 2001-222249호 공보

본 발명은, 데이터 전송 제어 장치 및 전자 기기에 관한 것이다.

최근, EMI 노이즈의 저감 등을 목적으로 한 인터페이스로서 LVDS(Low Voltage Differential Signaling) 등의 고속 시리얼 전송의 인터페이스가 각광을 받고 있다. 이 고속 시리얼 전송에서는, 트랜스미터 회로가 시리얼화된 데이터를 차동 신호(Differential Signals)에 의해 송신하고, 리시버 회로가 차동 신호를 차동 증폭함으로써 데이터 전송을 실현한다.

일반적인 휴대 전화는, 전화 번호 입력이나 문자 입력을 위한 버튼이 설치되는 제1 기기 부분과, 메인 LCD(Liquid Crystal Display)나 서브 LCD나 카메라가 설치되는 제2 기기 부분과, 제1, 제2 기기 부분을 접속하는 힌지 등의 접속 부분에 의해 구성된다. 따라서, 제1 기기 부분에 설치되는 제1 기판과, 제2 기기 부분에 설치되는 제2 기판 사이의 데이터 전송을, 차동 신호를 이용한 시리얼 전송에 의해 행하면, 접속 부분을 통과하는 배선의 개수를 줄일 수 있어, 바람직하다.

이러한 접속부에서의 시리얼 전송을 실현하는 방법으로서는 다음과 같은 방법이 고려된다. 즉, 제1 기기 부분에 설치된 호스트 디바이스(CPU, 베이스 밴드 엔진 등)가 RGB 인터페이스 신호 등의 인터페이스 신호를 호스트측의 데이터 전송 제어 장치에 출력한다. 그렇게 하면 호스트측의 데이터 전송 제어 장치는 이 인터페이스 신호를 패킷화하여, 제2 기기 부분에 설치된 타깃측의 데이터 전송 제어 장치에 송신한다. 그리고 타깃측의 데이터 전송 제어 장치는, 수신한 패킷에 기초하여 인터페이스 신호를 재생하여, 제2 기기 부분에 설치된 LCD에 출력한다.

그러나, 이러한 방법으로 시리얼 전송을 실현한 경우에, 시리얼 전송로에 임의의 노이즈가 실리면, 패킷 수신에 악영향을 미친다. 특히, 호스트 디바이스가 RGB 인터페이스용의 동기 신호(수직 동기 신호, 수평 동기 신호)를 출력하고, 이 동기 신호를 타깃측에서 재생하는 경우에는, 시리얼 전송로에 노이즈가 실림으로써, 표시 위치 어긋남 등의 문제가 발생하는 것이 판명되었다.

본 발명은, 이상과 같은 기술적 과제를 감안하여 이루어진 것으로, 그 목적으로 하는 바는, 시리얼 전송로에 실리는 노이즈에 의한 문제점 등을 방지할 수 있는 데이터 전송 제어 장치 및 이것을 포함하는 전자 기기를 제공하는 것에 있다.

본 발명은, 데이터 전송을 제어하는 데이터 전송 제어 장치로서, 시리얼 버스를 통하여 수신한 패킷의 해석을 행하는 링크 컨트롤러와, 동기 신호를 포함하는 인터페이스 신호를 생성하여, 인터페이스 버스에 출력하는 인터페이스 회로와, 상기 인터페이스 회로의 리세트 신호를 상기 인터페이스 회로에 출력하는 리세트 신호 출력 회로를 포함하고, 상기 링크 컨트롤러는, 상기 시리얼 버스를 통하여 수신한 패킷을 해석하여, 상기 동기 신호의 생성을 상기 인터페이스 회로에 지시하는 동기 신호 생성 지시 정보를, 수신한 패킷이 포함하고 있는지의 여부를 판단하고, 상기 리세트 신호 출력 회로는, 수신한 패킷이 상기 동기 신호 생성 지시 정보를 포함하고 있다고 판단된 경우에, 상기 리세트 신호를 상기 인터페이스 회로에 출력하는 데이터 전송 제어 장치에 관계된다.

본 발명에 따르면, 시리얼 버스를 통하여 수신한 패킷이, 동기 신호 생성 지시 정보를 포함하고 있다고 판단되면, 리세트 신호가 인터페이스 회로에 출력되고, 인터페이스 회로의 일부 또는 전부가 리세트(초기화)된다. 이와 같이 하면, 시리얼 전송로의 노이즈에 의한 문제점 등이 발생한 경우에도, 그 문제점이 계속되게 되는 사태를 방지할 수 있다.

또한 본 발명에서는, 상기 시리얼 버스를 통하여 수신한 패킷이, 상기 동기 신호 생성 지시 정보인 동기 신호 코드를 설정하기 위한 동기 신호 코드 필드를 포함하고, 상기 링크 컨트롤러는, 상기 시리얼 버스를 통하여 수신한 패킷의 상기 동기 신호 코드 필드를 해석하여, 상기 동기 신호 코드 필드에, 동기 신호의 생성을 지시하는 동기 신호 코드가 설정되어 있는지의 여부를 판단하고, 상기 리세트 신호 출력 회로는, 수신한 패킷의 상기 동기 신호 코드 필드에, 동기 신호의 생성을 지시하는 동기 신호 코드가 설정되어 있다고 판단된 경우에, 상기 리세트 신호를 상기 인터페이스 회로에 출력하도록 해도 된다.

이와 같이, 동기 신호 코드 필드에 동기 신호가 설정된 패킷을 이용하면, 이 동기 신호 코드에 기초하여, 인터페이스 신호에 포함되는 동기 신호를 생성할 수 있게 된다. 따라서, 동기 신호를 간소한 처리로 재생하는 것이 가능하게 된다.

또한 본 발명에서는, 상기 링크 컨트롤러는, 표시 기간에는, 데이터 필드에 데이터가 설정된 표시 기간용의 패킷을 상기 시리얼 버스를 통하여 수신하고, 비표시 기간에는, 데이터 필드에 데이터가 설정되어 있지 않은 비표시 기간용의 패킷을 상기 시리얼 버스를 통하여 수신하도록 해도 된다.

이와 같이 하면, 비표시 기간에는, 데이터 필드에 데이터가 설정되어 있지 않은 적은 데이터량의 패킷이, 시리얼 버스를 통하여 전송되게 되어, 데이터 전송을 효율화할 수 있다.

또한 본 발명에서는, 상기 링크 컨트롤러는, 데이터 필드에 데이터가 설정된 상기 표시 기간용의 패킷을 수신한 경우에는, 패킷에 설정된 상기 동기 신호 코드를 포함하는 헤더와, 패킷에 설정된 데이터를 상기 인터페이스 회로에 출력하고, 데이터 필드에 데이터가 설정되어 있지 않은 상기 비표시 기간용의 패킷을 수신한 경우에는, 패킷에 설정된 상기 동기 신호 코드를 포함하는 헤더를 상기 인터페이스 회로에 출력하도록 해도 된다.

이와 같이 하면, 링크 컨트롤러와 인터페이스 회로 사이에서의 데이터 전송 도 효율화할 수 있다.

또한 본 발명에서는, 상기 인터페이스 회로로부터 출력되는 인터페이스 신호의 신호 레벨이 변화하는 타이밍을 특정하기 위한 타이밍 정보가 설정되는 내부 레지스터를 포함하고, 상기 인터페이스 회로는, 상기 내부 레지스터에 설정된 상기 타이밍 정보에 기초하여, 상기 타이밍 정보에 따른 타이밍에서 신호 레벨이 변화하는 인터페이스 신호를 생성하도록 해도 된다.

이와 같이 하면, 시리얼 버스를 통하여 인터페이스 신호에 관한 상세한 정보를 차례차례 수신하지 않더라도, 적정한 타이밍에서 신호 레벨이 변화하는 인터페이스 신호를 타이밍 정보에 기초하여 생성할 수 있게 된다. 따라서 인터페이스 신호의 효율적인 생성이 가능하게 된다.

또한 본 발명에서는, 상기 시리얼 버스를 통하여 수신한 패킷에 기초하여, 상기 내부 레지스터에 상기 타이밍 정보가 설정되도록 해도 된다.

이와 같이 하면, 인터페이스 신호의 신호 레벨의 변화를 상세하게 규정하는 타이밍 정보를, 시리얼 버스를 통하여 효율적으로 수신하는 것이 가능하게 된다.

또한 본 발명에서는, 상기 링크 컨트롤러는, 상기 내부 레지스터에 상기 타이밍 정보가 설정된 후에, 데이터 필드에 데이터가 설정된 패킷을 상기 시리얼 버스를 통하여 수신하고, 상기 인터페이스 회로는, 상기 내부 레지스터에 설정된 상기 타이밍 정보에 따른 타이밍에서, 패킷에 설정된 데이터의 신호와 상기 동기 신호를 포함하는 상기 인터페이스 신호를 출력하도록 해도 된다.

이와 같이 하면, 데이터 전송에 앞서서 타이밍 정보가 전송되고, 그 후에, 데이터 필드에 데이터가 설정된 패킷이 전송되도록 된다. 따라서, 데이터 필드에 데이터가 설정된 패킷을 전송할 때의 전송 데이터량을 줄일 수 있어, 시리얼 버스를 통한 데이터 전송의 효율화를 도모할 수 있다.

또한 본 발명에서는, 상기 시리얼 버스를 통하여 수신한 패킷이 기입되고, N 비트의 신호와 1 비트의 신호를 출력하는 패킷 버퍼를 포함하고, 상기 패킷 버퍼는, 수신한 패킷이 상기 동기 신호 생성 지시 정보를 포함하고 있다고 판단된 경우에, 상기 1 비트의 신호로서 리세트 지시 신호를 출력하고, 상기 리세트 신호 출력 회로는, 상기 패킷 버퍼로부터 상기 리세트 지시 신호가 출력된 경우에, 상기 리세트 신호를 상기 인터페이스 회로에 출력하도록 해도 된다.

이와 같이 하면, 회로의 대규모화나 처리의 번잡화를 최소한으로 억제하면서, 시리얼 전송로의 노이즈에 의해 발생한 문제점이 계속되게 되는 사태를 방지할 수 있다.

또한 본 발명에서는, 상기 인터페이스 회로는, 상기 동기 신호를 생성하기 위한 카운터를 포함하고, 상기 리세트 신호에 의해 상기 카운터가 리세트되도록 해도 된다.

또한 본 발명에서는, 상기 인터페이스 회로는, RGB 인터페이스용의 인터페이스 신호를 출력하는 것이어도 된다.

또한 본 발명에서는, 상기 시리얼 버스의 차동 신호선을 이용하여, 호스트측 데이터 전송 제어 장치와의 사이에서 패킷의 송수신을 행하는 트랜시버를 포함하도록 해도 된다.

또한 본 발명은, 상기한 것 중 어느 하나에 기재된 데이터 전송 제어 장치와, 상기 인터페이스 버스를 통하여 상기 데이터 전송 제어 장치에 접속되는 표시 드라이버를 포함하는 전자 기기에 관계된다.

<실시예>

이하, 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다. 또 이하에 설명하는 본 실시예는 특허 청구의 범위에 기재된 본 발명의 내용을 부당하게 한정하는 것은 아니고, 본 실시예에서 설명되는 구성의 전부가 본 발명의 해결 수단으로서 필수라고는 할 수 없다.

1. 시스템 구성

도 1에 본 실시예의 데이터 전송 제어 장치(데이터 전송 제어 회로) 및 그 시스템 구성예를 도시한다. 본 실시예에서는 도 1의 호스트측, 타깃측의 데이터 전송 제어 장치(10, 30)를 이용함으로써, 소위 시스템 버스, 인터페이스 버스 사이의 브릿지 기능을 실현하고 있다.

또 데이터 전송 제어 장치(10, 30)는 도 1의 구성에 한정되지 않고, 도 1의 회로 블록의 일부를 생략하거나, 회로 블록간의 접속 형태를 변경하거나, 도 1과는 다른 회로 블록을 추가해도 된다. 예를 들면 호스트측 데이터 전송 제어 장치(10)에 있어서 트랜시버(20)의 구성을 생략하거나, 타깃측 데이터 전송 제어 장치(30)에 있어서 트랜시버(40)의 구성을 생략해도 된다. 또 데이터 전송 제어 장치(30)와 표시 드라이버(6)는 2 칩(반도체 칩)으로 구성해도 되지만, 1 칩으로 구성할 수 있다. 예를 들면 데이터 전송 제어 장치(30)를 IP(Intellectual Property) 코어로 서 이용하는 경우에는, 표시 드라이버(6)의 반도체 칩에 데이터 전송 제어 장치(30)를 내장할 수 있다. 호스트 디바이스(5)(시스템 디바이스)와 데이터 전송 제어 장치(10)에 대해서도 마찬가지로 1 칩으로 구성할 수 있다.

호스트(TX)측 데이터 전송 제어 장치(10)와 타깃(RX)측 데이터 전송 제어 장치(30)는, 차동 신호(differntial signals)의 시리얼 버스를 통하여 패킷 전송을 행한다. 보다 구체적으로는, 시리얼 버스의 차동 신호선(differntial signal lines)을 전류 구동 또는 전압 구동함으로써 패킷의 송수신을 행한다.

호스트측 데이터 전송 제어 장치(10)는, 호스트 디바이스(5)(CPU, 베이스 밴드 엔진, 표시 컨트롤러 등)와의 사이의 인터페이스 처리를 행하는 인터페이스 회로(92)를 포함한다. 이 인터페이스 회로(92)는 시스템 버스(호스트 버스)를 통하여 호스트 디바이스(5)에 접속된다. 시스템 버스는, RGB 인터페이스 버스로서 이용하거나, MPU(Micro Processor Unit) 인터페이스 버스로서 이용할 수 있다. RGB 인터페이스 버스로서 이용하는 경우에는, 시스템 버스는, 수평 동기 신호, 수직 동기 신호, 클럭 신호, 데이터 신호 등의 신호선을 포함할 수 있다. MPU 인터페이스 버스로서 이용하는 경우에는, 시스템 버스는, 데이터 신호, 리드 신호, 라이트 신호, 어드레스0 신호(커맨드/파라미터 식별 신호), 칩 셀렉트 신호 등의 신호선을 포함할 수 있다.

호스트측 데이터 전송 제어 장치(10)는, 링크층의 처리를 행하는 링크 컨트롤러(90)(링크층 회로)를 포함한다. 이 링크 컨트롤러(90)는, 시리얼 버스(LVDS)를 통하여 타깃측 데이터 전송 제어 장치(30)에 전송되는 패킷(리퀘스트 패킷, 스 트림 패킷 등)을 생성하고, 생성한 패킷을 송신하는 처리를 행한다. 구체적으로는, 송신 트랜잭션을 기동하여, 생성한 패킷의 송신을 트랜시버(20)에 지시한다.

호스트측 데이터 전송 제어 장치(10)는, 물리층의 처리 등을 행하는 트랜시버(20)(PHY)를 포함한다. 이 트랜시버(20)는, 링크 컨트롤러(90)에 의해 지시된 패킷을, 시리얼 버스를 통하여 타깃측 데이터 전송 제어 장치(30)에 송신한다. 또 트랜시버(20)는 타깃측 데이터 전송 제어 장치(30)로부터의 패킷의 수신도 행한다. 이 경우에는 링크 컨트롤러(90)가, 수신한 패킷을 해석하여, 링크층(트랜잭션층)의 처리를 행한다.

타깃측 데이터 전송 제어 장치(30)는, 물리층의 처리 등을 행하는 트랜시버(40)(PHY)를 포함한다. 이 트랜시버(40)는, 시리얼 버스를 통하여 호스트측 데이터 전송 제어 장치(10)로부터의 패킷을 수신한다. 또 트랜시버(40)는 호스트측 데이터 전송 제어 장치(10)로의 패킷의 송신도 행한다. 이 경우에는 링크 컨트롤러(100)가, 송신할 패킷을 생성하고, 생성한 패킷의 송신을 지시한다.

타깃측 데이터 전송 제어 장치(30)는 링크 컨트롤러(100)(링크층 회로)를 포함한다. 이 링크 컨트롤러(100)는, 호스트측 데이터 전송 제어 장치(10)로부터의 패킷의 수신 처리를 행하고, 수신한 패킷을 해석하는 링크층(트랜잭션층)의 처리를 행한다.

타깃측 데이터 전송 제어 장치(30)는, 표시 패널(7)(LCD 등)을 구동하는 표시 드라이버(6)(표시 드라이버 회로)와의 사이의 인터페이스 처리를 행하는 인터페이스 회로(110)를 포함한다. 이 인터페이스 회로(110)는, 각종 인터페이스 신호를 생성하여, 인터페이스 버스에 출력한다. 이 인터페이스 회로(110)는, RGB 인터페이스 회로, MPU 인터페이스 회로, 혹은 시리얼 인터페이스 회로(광의로는 제1∼제N 인터페이스 회로) 등을 포함할 수 있다. 또, 인터페이스 회로(110)가, 카메라 디바이스나 서브 LCD 사이의 인터페이스 처리를 행하도록 해도 된다.

또 이하에서는 설명의 간소화를 위해, 호스트측의 데이터 전송 제어 장치(10)가 타깃측의 데이터 전송 제어 장치(30)에 리퀘스트 패킷를 송신하는 경우의 본 실시예의 구성 및 동작을 설명하지만, 타깃측의 데이터 전송 제어 장치(30)가 호스트측의 데이터 전송 제어 장치(10)에 리퀘스트 패킷를 송신하는 경우의 구성 및 동작도 마찬가지이다.

2. 동기 신호 코드(동기 신호 생성 지시 정보)에 기초하는 동기 신호의 생성

본 실시예에서는, 차동 신호(싱글 엔드 전송이어도 된다)의 시리얼 버스를 통하여 호스트측으로부터 타깃측에 송신되는 패킷에 동기 신호 생성 지시 정보를 포함시키고 있다. 이 동기 신호 생성 지시 정보는, 동기 신호의 생성을 타깃측의 인터페이스 회로(110)에 지시하는 정보이다. 구체적으로는, 시리얼 버스를 통하여 타깃측이 수신하는 패킷이, 동기 신호 코드 필드를 포함한다. 그리고, 이 동기 신호 코드 필드에 설정된 동기 신호 코드(광의로는 동기 신호 생성 지시 정보)에 기초하여, 타깃측의 인터페이스 회로(110)가 동기 신호를 생성하여 인터페이스 버스에 출력한다.

도 2에 동기 신호 코드의 예를 도시한다. 「0」(VS=0, HS=0)의 동기 신호 코드는, 패킷이 동기 신호를 포함하지 않는 것을 의미한다. 즉, 호스트측에 있어서 동기 신호(수직 동기 신호, 수평 동기 신호)가 검출되지 않았기 때문에, 타깃측에 있어서 동기 신호를 출력할 필요가 없는 것을 나타내고 있다. 「1」(VS=1, HS=0)의 동기 신호 코드는, 패킷이 수직 동기 신호를 포함하는 것을 의미한다. 즉, 호스트측에 있어서 수직 동기 신호가 검출되었기 때문에, 타깃측에 있어서 수직 동기 신호를 출력할 필요가 있는 것을 나타내고 있다. 「2」(VS=0, HS=1)의 동기 신호 코드는, 패킷이 수평 동기 신호를 포함하는 것을 의미한다. 즉, 호스트측에 있어서 수평 동기 신호가 검출되었기 때문에, 타깃측에 있어서 수평 동기 신호를 출력할 필요가 있는 것을 나타내고 있다. 「3」(VS=1, HS=1)의 동기 신호 코드는, 패킷이 수직 동기 신호와 수평 동기 신호의 양쪽을 포함하는 것을 의미한다.

도 3에, 호스트 디바이스(5)가 출력하는 인터페이스 신호의 예를 도시한다. 도 3에 있어서, VSYNC는 수직 동기 신호이고, HSYNC는 수직 동기 신호이다. 또한, D[17:0]는 데이터 신호(RGB 데이터 신호, 화소 데이터 신호)이다.

도 4의 (A)에 도시하는 바와 같이, 호스트측의 인터페이스 회로(92)는, 호스트 디바이스(5)로부터, 도 3에 도시하는 바와 같은 동기 신호 VSYNC, HSYNC, 데이터 신호 D[17:0]를 받는다.

호스트 디바이스(5)로부터 VSYNC, HSYNC를 받은 호스트측의 인터페이스 회로(92)는, VSYNC, HSYNC의 검출 처리를 행한다. 그리고 호스트측의 링크 컨트롤러(90)는, 이 검출 결과에 기초하여, 호스트 디바이스(5)로부터 받은 동기 신호 VSYNC, HSYNC에 대응한 동기 신호 코드를, 도 4의 (A)에 도시하는 바와 같이 패킷( 헤더)의 동기 신호 코드 필드에 설정한다. 예를 들면 VSYNC이 검출된 경우에는, VSYNC이 검출된 것을 나타내는 동기 신호 코드(VS=1, HS=0)를 패킷에 설정한다. 또한 HSYNC가 검출된 경우에는, HSYNC가 검출된 것을 나타내는 동기 신호 코드(VS=0, HS=1)를 패킷에 설정한다. 또한 VSYNC, HSYNC의 양쪽이 검출된 경우에는, VSYNC, HSYNC의 양쪽이 검출된 것을 나타내는 동기 신호 코드(VS=1, HS=1)를 패킷에 설정한다. 또한, 데이터 신호 D[17:0]가 존재하는 표시기간에 있어서는, 패킷의 데이터 필드에 D[17:0]에 대응한 데이터를 설정한다. 그리고 이와 같이 하여 생성된 패킷을, 차동 신호의 시리얼 버스를 통하여 타깃측 데이터 전송 제어 장치(30)에 송신한다.

타깃측의 링크 컨트롤러(100)는, 호스트측으로부터 수신한 패킷을 해석하여, 패킷에 설정된 동기 신호 코드를 검출한다. 그리고 타깃측의 인터페이스 회로(110)는, 패킷에 설정된 동기 신호 코드가 검출되면, 검출된 동기 신호 코드에 기초하여, 동기 신호 FPFRAME, FPLINE를 생성하여 인터페이스 버스에 출력한다. 또 FPFRAME, FPLINE는, 각각 수직 동기 신호, 수평 동기 신호에 상당한다. 또한 인터페이스 회로(110)는, 패킷의 데이터 필드에 설정된 데이터에 대응한 데이터 신호 FPDAT[17:0]를, 인터페이스 버스에 출력한다.

보다 구체적으로는 도 5의 A1, A2에서는, 수신한 패킷 PK1, PK2이나 PK12, PK13에 포함되는 동기 신호 코드는 VS=1, HS=1로 되어 있다. 따라서, 이 경우에는 도 5의 A3, A4에 나타내는 바와 같이 신호 FPFRAME, FPLINE를 함께 액티브로 하여 출력한다. 또한 A5에서 수신한 패킷 PK3∼PK11에 포함되는 동기 신호 코드는 VS=0, HS=1로 되어 있다. 따라서 이 경우에는 A6에 나타내는 바와 같이, 신호 FPLINE만을, 패킷을 수신할 때마다 액티브로 하여 출력한다.

또 본 실시예에서는 도 4의 (A)에 도시하는 바와 같이 표시기간에 있어서는, 호스트측의 링크 컨트롤러(90)가, 동기 신호 코드 필드에 동기 신호 코드가 설정되고, 데이터 필드에 데이터가 설정된 표시 기간용의 패킷을 생성한다. 한편, 도 4의 (B)에 도시하는 바와 같이 비표시 기간에 있어서는, 호스트측의 링크 컨트롤러(90)가, 동기 신호 코드 필드에 동기 신호 코드가 설정되고, 데이터 필드에 데이터가 설정되어 있지 않은 비표시 기간용의 패킷을 생성한다.

그리고 타깃측은, 도 4의 (A)의 표시 기간에는, 데이터 필드에 데이터가 설정된 표시 기간용의 패킷을 호스트측 데이터 전송 장치(10)로부터 수신한다. 그리고 표시 기간용의 패킷을 수신한 링크 컨트롤러(100)는, 패킷에 설정된 동기 신호 코드를 포함하는 헤더와, 패킷에 설정된 데이터를 인터페이스 회로(110)에 출력한다.

한편, 타깃측은, 도 4의 (B)의 비표시 기간에는, 데이터 필드에 데이터가 설정되어 있지 않은 비표시 기간용의 패킷을 호스트측 데이터 전송 장치(10)로부터 수신한다. 그리고 비표시 기간용의 패킷을 수신한 링크 컨트롤러(100)는, 패킷에 설정된 동기 신호 코드를 포함하는 헤더를, 인터페이스 회로(110)에 출력한다.

이와 같이 하면, 비표시 기간에 있어서는, 데이터 필드에 데이터가 설정되어 있지 않은 패킷이 시리얼 버스를 통하여 호스트측으로부터 타깃측에 전송되도록 된다. 그리고 이러한 데이터 필드에 데이터가 설정되어 있지 않은 패킷은, 그 비트 수(바이트 수)가 적기 때문에, 비표시 기간에서의 시리얼 버스의 데이터 전송 효율을 향상시킬 수 있다. 따라서, 비표시 기간에 있어서도 동기 신호 코드를 포함하는 패킷을 전송하는 방법을 채용한 경우에도, 데이터 전송 효율의 저하를 최소한으로 억제할 수 있다.

3. 타이밍 정보에 기초하는 인터페이스 신호의 생성

본 실시예에서는, 타깃(RX)측의 인터페이스 회로(110)가, 미리 설정된 타이밍 정보에 기초하여, 인터페이스 신호(인터페이스 제어 신호, 데이터 신호)를 자동 생성할 수 있다.

구체적으로는, 타깃측의 데이터 전송 제어 장치(30)의 내부 레지스터(350)에는, 인터페이스 회로(110)로부터 출력되는 인터페이스 신호의 신호 형식(출력 포맷)을 규정하기 위한 인터페이스 정보 등이 기억된다. 즉, 내부 레지스터(350)에는, 인터페이스 신호의 신호 레벨이 변화하는 타이밍을 특정하기 위한 타이밍 정보 등이 기억된다. 이 경우, 호스트측의 데이터 전송 제어 장치(10)의 내부 레지스터(250)에 기억되는 정보 중 타깃측에 필요한 정보가, 시리얼 버스를 통하여 타깃측에 전송되어, 타깃측의 내부 레지스터(350)에 기입된다. 즉 타깃측의 내부 레지스터(350)는 호스트측의 내부 레지스터(250)의 서브세트(섀도우 레지스터)으로 되어 있다. 그리고 인터페이스 회로(110)는, 타깃측의 내부 레지스터(350)에 설정된 타이밍 정보에 기초하여, 이 타이밍 정보에 따른 타이밍에서 신호 레벨이 변화하는 인터페이스 신호(인터페이스 제어 신호, 데이터 신호)를 생성하여 출력한다.

더욱 구체적으로는, 호스트 디바이스(5)는, 데이터 전송에 앞서서, 초기 설 정으로서 인터페이스 신호의 타이밍 정보를 호스트측의 내부 레지스터(250)에 설정한다. 그리고 호스트 디바이스(5)는, 호스트측의 내부 레지스터(250)에 포함되는 레지스터 전송 스타트 레지스터를 이용하여, 레지스터 전송의 스타트를 지시한다. 그렇게 하면, 호스트측의 내부 레지스터(250)에 기입된 인터페이스 신호의 타이밍 정보가, 시리얼 버스를 통하여 호스트측 데이터 전송 제어 장치(10)로부터 타깃측 데이터 전송 제어 장치(30)에 패킷 전송된다. 그리고 전송된 타이밍 정보는, 타깃측의 내부 레지스터(350)에 기입된다.

이러한 초기 설정 후, 호스트 디바이스(5)는, 호스트측의 내부 레지스터(250)의 포트 라이트 레지스터에 데이터(커맨드, 파라미터)를 기입한다. 그렇게 하면, 시리얼 버스를 통하여 호스트측 데이터 전송 제어 장치(10)로부터 타깃측 데이터 전송 제어 장치(30)에 대하여, 데이터 필드에 데이터가 설정된 패킷이 송신된다. 그렇게 하면, 인터페이스 회로(110)는, 타깃측의 내부 레지스터(350)에 설정된 타이밍 정보에 따른 타이밍에서, 패킷에 설정된 데이터의 신호를 포함하는 인터페이스 신호를 인터페이스 버스에 출력한다.

예를 들면 비교예로서 다음과 같은 방법도 고려된다. 즉 호스트 디바이스(5)로부터의 인터페이스 신호 VSYNC, HSYNC, D[17:0]를, 호스트측 데이터 전송 제어 장치(10)가, 높은 주파수(예를 들면 픽셀 클럭의 2배의 주파수)의 샘플링 클럭으로 샘플링하고, 샘플링 결과 정보를 타깃측의 데이터 전송 제어 장치(30)에 송신한다. 그리고, 샘플링 결과 정보를 타깃측 데이터 전송 제어 장치(30)가 재생함으로써, VSYNC, HSYNC, D[17:0]와 마찬가지의 인터페이스 신호를 표시 드라이버(6)에 출력한다.

그러나, 이 비교예의 방법에 의하면, 호스트측 데이터 전송 제어 장치(10)에서의 샘플링 클럭의 주파수가 높아지기 때문에, 소비 전력이 커져 버린다. 또한 시리얼 버스를 통하여 전송되는 데이터의 양(트래픽량)도 많아져 버린다.

이에 대하여 본 실시예에서는, 데이터 전송에 앞서서 타이밍 정보를 미리 전송해 놓고, 이 타이밍 정보에 기초하여 인터페이스 회로(110)가 인터페이스 신호를 자동 생성한다. 따라서, 호스트 디바이스(5)로부터의 인터페이스 신호 VSYNC, HSYNC, D[17:0]를 높은 주파수의 샘플링 클럭으로 샘플링할 필요가 없어지기 때문에, 저소비 전력화를 도모할 수 있다. 또한, 호스트측으로부터 타깃측에 인터페이스 신호에 관한 상세한 정보를 차례차례 전송하지 않더라도, 적정한 타이밍에서 신호 레벨이 변화하는 인터페이스 신호를 생성할 수 있다. 따라서, 시리얼 버스를 통하여 전송되는 데이터의 양도 적게 할 수 있어, 효율적인 데이터 전송을 실현할 수 있다.

도 6의 (A), (B)에, 인터페이스 회로(110)(RGB 인터페이스 회로)에 의해 생성되는 RGB 인터페이스 신호의 신호 파형예를 도시한다. 도 6의 (A), (B)에 있어서, FPFRAME는 수직 동기 신호, FPLINE는 수평 동기 신호, FPDAT[17:0]는 RGB 데이터 신호, FPDRDY는 데이터 레디 신호, FPSHIFT는 클럭 신호(픽셀 클럭)이다.

도 6의 (A)에 도시하는 바와 같이, 신호 FPFRAME가 액티브로 되고, 신호 FPLINE가 소여의 횟수만큼 액티브로 되면, 비표시 기간(프론트 포치)으로부터 표시 기간으로 절환되어, 1 라인(1 주사 라인)째의 데이터 신호 FPDAT[17:0]가 출력된 다. 그리고 모든 라인의 데이터 신호가 출력되면, 표시 기간으로부터 비표시 기간(백 포치)으로 절환된다.

도 6의 (B)는, 1 라인분의 데이터 신호가 전송되는 모습을 확대하여 도시한 신호 파형도이다. 1 라인분의 데이터 신호 FPDATA[17:0]의 각 비트는, 신호 FPDRDY가 활성화된 후, 클럭 신호 FPSHIFT의 예를 들면 상승 엣지에 동기하여 출력된다.

본 실시예에서는, 도 6의 (A)에 있어서의 t1=VT, t2=VPW, t3=VDPS, t4=VDP가, 타이밍 정보로서 타깃측의 내부 레지스터(350)에 설정된다. 또한 도 6의 (B)에 있어서의 t2=HT, t3=HPW, t4=HDPS, t5=HDP가, 타이밍 정보로서 내부 레지스터(350)에 설정된다.

여기서 도 7에 도시하는 바와 같이, HT(Horizontal Total)은 수평 동기 기간의 길이이다. HDP(Horizontal Display Period)는 수평 동기 기간에 있어서의 표시 기간의 길이이다. HDPS(Horizontal Display Period Start position)는 수평 동기 기간에 있어서의 표시 기간의 개시 포지션이다. HPW(Horizontal Pulse Width)는 수평 동기 신호의 펄스 폭이다. VT(Vertical Total)는 수직 동기 기간의 길이이다. VDP(Vertical Display Period)는 수직 동기 기간에 있어서의 표시 기간의 길이이다. VDPS(Vertical Display Period Start position)는 수직 동기 기간에 있어서의 표시 기간의 개시 포지션이다. VPW(Vertical Pulse Width)는 수직 동기 신호의 펄스 폭이다.

본 실시예에서는 이들 타이밍 정보(HT, HDP, HDPS, HPW, VT, VDP, VDPS, VPW)가, 초기 설정 시에, 호스트 디바이스(5)에 의해 호스트측의 내부 레지스터(250)에 기입된다. 그 후, 이들 타이밍 정보가 시리얼 버스를 통하여 타깃측에 송신되고, 타깃측의 내부 레지스터(350)에 기입된다. 이러한 타이밍 정보를 이용하면, 도 6의 (A), (B)에 도시하는 바와 같은 RGB 인터페이스 신호의 자동 생성을 용이하게 실현할 수 있다. 여기서 HT, HDP, HDPS, HPW, VT, VDP, VDPS, VPW의 전부를, 임의의 값으로 설정 가능한 타이밍 정보로서 내부 레지스터(350)에 기억해 둘 필요는 없고, 이들의 일부를 고정값으로 해도 된다. 예를 들면 HPW나 VPW를 고정값으로 하여, 타이밍 정보로서 내부 레지스터(350)에 기억하지 않도록 해도 된다.

예를 들면 도 5에 있어서, VS=1, HS=1의 패킷 PK1을 수신하면, B1에 나타내는 바와 같이 FPFRAME를 액티브(로우 레벨)로 한다. 그리고, 소정 기간(도 6의 (B)의 t1) 경과 후에, B2에 나타내는 바와 같이 FPLINE를 액티브(로우 레벨)로 한다. 그 후, 타이밍 정보 HPW의 기간(도 6의 (B)의 t3)이 경과하면, B3에 나타내는 바와 같이 FPLINE를 비액티브(하이 레벨)로 한다.

다음으로, VS=1, HS=1의 패킷 PK2를 수신하고, 타이밍 정보 HT의 기간(도 6의 (B)의 t2)이 경과하면, B4에 나타내는 바와 같이 FPLINE를 액티브로 한다. 그 후, 타이밍 정보 HPW의 기간이 경과하면, B5에 나타내는 바와 같이 FPLINE를 비액티브로 한다.

다음으로, VS=0, HS=1의 패킷 PK3을 수신하고, B1의 타이밍으로부터 타이밍 정보 VPW의 기간(도 6의 (A)의 t2)이 경과하면, B6에 나타내는 바와 같이 FPFRAME를 비액티브(하이 레벨)로 한다. 또한 B2의 타이밍으로부터 타이밍 정보 VDPS의 기간(도 6의 (A)의 t3)이 경과하면, B7에 나타내는 바와 같이 FPLINE를 액티브로 한다. 다음으로, B7의 타이밍으로부터 타이밍 정보 HPW의 기간이 경과하면, B8에 나타내는 바와 같이 FPLINE를 비액티브로 한다. 또한 B7의 타이밍으로부터 타이밍 정보 HDPS(도 6의 (B)의 t4)의 기간이 경과하면, B9에 나타내는 바와 같이 1 라인째의 데이터 신호 FPDAT의 출력을 개시한다.

이와 같이 본 실시예에서는, FPFRAME, FPLINE, FPDAT의 신호 레벨의 정확한 변화 타이밍에 대해서는, 내부 레지스터(350)에 설정되는 타이밍 정보(HT, HDP, HDPS, HPW, VT, VDP, VDPS, VPW)에 기초하여 조정한다. 즉, 호스트측 데이터 전송 제어 장치(10)로부터, 어떤 동기 신호가 변화했는지를 알리는 정보(동기 신호 코드)만을 수신하고, 동기 신호나 데이터 신호를 변화시키는 실제의 타이밍에 대해서는, 데이터 전송에 앞서서 보내여져 온 타이밍 정보에 기초하여 미세 조정한다. 이와 같이 하면, 호스트측에 있어서, 호스트 디바이스(5)로부터의 인터페이스 신호를 높은 주파수의 클럭으로 샘플링할 필요가 없어지기 때문에, 저소비 전력화를 도모할 수 있다. 또한 시리얼 버스를 통하여 호스트측으로부터 타깃측에 전송되는 데이터의 양을 줄일 수 있기 때문에, 데이터 전송을 효율화할 수 있다.

4. 데이터 전송 제어 장치의 구성예

이상과 같은 방법을 이용하면, 예를 들면 휴대 전화에 있어서, 전화 번호 버튼 등이 설치된 제1 기기 부분과, LCD(표시 드라이버)가 설치된 제2 기기 부분 사이에서의 효율적인 시리얼 전송을 실현할 수 있다.

그런데, 시리얼 버스의 시리얼 전송로에 노이즈가 실리면, 문제점이 발생하 는 것이 판명되었다. 이 노이즈는, 휴대 전화에 다른 휴대 단말기를 가까이 하는 것 등에 의해 발생한다. 예를 들면 도 8의 (A)는, 다른 휴대 단말기를 가까이 하지 않는 경우의 시리얼 전송로의 신호 파형예이고, 도 8의 (B)는, 다른 휴대 단말기를 가까이 한 경우의 시리얼 전송로의 신호 파형예이다.

도 8의 (B)와 같이 노이즈가 실리면, 데이터 전송 제어 장치의 내부 회로(리시버 회로 등)가 오동작하여, 패킷을 정상적으로 수신할 수 없는 상태로 되어 버린다. 특히 도 4의 (A), (B)와 같이 시리얼 버스를 통하여 전송되는 패킷이 포함하는 동기 신호 코드에 기초하여 타깃측이 동기 신호를 생성하는 방법에서는, 노이즈에 의한 오동작은 심각한 문제로 된다. 즉 도 8의 (B)의 노이즈에 의해, 데이터 전송 제어 장치(30)의 리시버 회로 등이 오동작하고, 이에 의해, 동기 신호를 생성하는 인터페이스 회로(110)가 갖는 카운터의 오동작이나 행 업을 초래한다. 그리고 표시 위치 어긋남 등이 발생하여, 표시 패널의 표시에 악영향을 미치고, 최악의 경우에는 표시 불가능하게 된다.

이러한 문제를 해결하기 위해 본 실시예에서는, 특정한 주기로 인터페이스 회로(110)(RGB 인터페이스 회로)를 리세트(초기화)하는 방법을 채용하고 있다. 구체적으로는 동기 신호 코드(광의로는 동기 신호 생성 지시 정보)를 수신할 때마다, 인터페이스 회로(110)를 리세트한다.

이러한 본 실시예의 방법을 실현하는 데이터 전송 제어 장치의 구성예를 도 9에 도시한다. 또, 도 9의 회로 블록의 일부를 생략하거나, 회로 블록간의 접속 형태를 변경하거나, 도 9와는 상이한 다른 회로 블록을 추가해도 된다. 또 패킷 버퍼(301), 리세트 신호 출력 회로(312) 등은, 링크 컨트롤러(100)의 내부에 설치해도 되고, 외부에 설치해도 된다.

도 9에 있어서, 물리층의 아날로그 회로를 포함하는 트랜시버(40)는, 시리얼 버스의 차동 신호선을 통하여 호스트측의 데이터 전송 제어 장치(10)로부터 송신된 패킷(데이터)을 수신한다. 또한 시리얼 버스의 차동 신호선을 통하여 호스트측의 데이터 전송 제어 장치(10)에 대하여 패킷을 송신한다.

도 10의 (A), (B)에 시리얼 버스를 통하여 전송되는 패킷의 포맷예를 도시한다. 또한, 각 패킷의 필드의 구성이나 배치는 도 10의 (A), (B)의 예에 한정되지 않고, 여러 가지의 변형 실시가 가능하다.

도 10의 (A)의 리퀘스트 패킷(라이트 리퀘스트 패킷, 리드 리퀘스트 패킷)은, 데이터(파라미터) 등의 라이트나 리드를 요구하기 위한 패킷이다. 이 리퀘스트 패킷은, 응답 요구, 패킷 타입, 라벨, 리트라이, 어드레스 사이즈, 데이터 렝스, 어드레스/커맨드, CP(패킷 분할), A+(어드레스 자동 갱신), A+ 사이즈(갱신 횟수), 포트 번호, 데이터/파라미터, CRC(Cyclic Redundancy Check)의 필드를 갖는다. 또 리드 리퀘스트 패킷의 경우에는 데이터 필드를 갖지 않는다.

도 10의 (B)의 스트림 패킷은, 데이터(파라미터)의 스트림 전송을 행하기 위한 패킷이다. 이 스트림 전송은, 송신측과 수신측에서 등시성을 유지하면서, 고속이고 또한 연속된 전송을 실현하는 데이터 전송이다. 이 스트림 패킷은, 패킷 타입, 라벨, 데이터 렝스, 어드레스/커맨드, 동기 신호 코드, 포트 번호, 데이터/파라미터, CRC의 필드를 갖는다. 동기 신호 코드의 상세 내용은 도 2에 도시한 바와 같다.

패킷 버퍼(301)(RGB용 일래스틱 버퍼)는, 시리얼 버스를 통하여 수신한 패킷이 기입되는 수신용의 패킷 버퍼이다. 즉 시리얼 버스를 통하여 수신한 패킷은, 트랜시버(40)로부터 링크 컨트롤러(100)에 입력되어, 패킷 버퍼(301)에 기입된다. 이 패킷 버퍼(301)는 예를 들면 RAM이나 FIFO(First In First Out)에 의해 구성할 수 있다. 또 패킷 버퍼(301)를 링 버퍼 구조로 하거나 더블 버퍼 구성으로 하는 것도 가능하다.

패킷 해석 회로(310)는, 시리얼 버스를 통하여 수신한 패킷의 해석을 행한다. 구체적으로는 수신한 패킷의 헤더와 데이터를 분리하여, 헤더를 추출한다. 그리고 응답 요구 필드를 해석하여, 응답 요구가 필요한지의 여부를 판단하거나, 패킷 타입 필드를 해석하여, 수신한 패킷의 타입(라이트 리퀘스트 패킷, 리드 리퀘스트 패킷, 스트림 패킷 등)을 판단한다. 또한 어드레스 사이즈 필드를 해석하여, 어드레스/커맨드 필드에 설정되는 어드레스의 사이즈를 판단한다. 또, 동기 신호 코드 필드를 해석하여, 수신한 패킷이, 동기 신호(수직 동기 신호)의 생성을 인터페이스 회로(110)에 지시하는 동기 신호 코드(동기 신호 생성 지시 정보)를 포함하고 있는지의 여부를 판단한다. 즉 도 2의 동기 신호 코드의 값이 0인지, 혹은 1, 2, 3인지를 판단한다. 그리고 동기 신호 코드의 값이 0인 경우에는, 동기 신호의 생성을 지시하는 동기 신호 코드를 패킷이 포함하고 있지 않다고 판단한다. 한편, 동기 신호 코드의 값이 예를 들면 1, 2 또는 3(혹은 1 또는 3)인 경우에는, 동기 신호(수직 동기 신호)의 생성을 지시하는 동기 신호 코드를 패킷이 포함하고 있다 고 판단한다.

리세트 신호 출력 회로(312)(리세트 신호 출력 버퍼, 리세트 신호 출력 수단)는, 인터페이스 회로(110)의 리세트 신호 RST를 인터페이스 회로(110)에 출력하는 회로이다. 이 리세트 신호 출력 회로(312)는, 리세트 신호를 출력하기 위한 버퍼 회로 등에 의해 구성할 수 있다. 혹은, 리세트 신호의 펄스 신호를 발생하기 위한 펄스 발생 회로 등을 포함해도 된다.

본 실시예에서는, 리세트 신호 출력 회로(312)는, 수신한 패킷이 동기 신호 생성 지시 정보를 포함하고 있다고 판단된 경우에, 리세트 신호 RST를 인터페이스 회로(110)에 출력한다. 보다 구체적으로는, 수신한 패킷의 동기 신호 코드 필드에, 동기 신호의 생성을 지시하는 동기 신호 코드가 설정되어 있다고 판단된 경우에, 도 5의 C1에 나타내는 바와 같은 리세트 신호 RST를 인터페이스 회로(110)에 출력한다. 그리고 리세트 신호 RST가 입력되면, 인터페이스 회로(110)가 리세트(초기화)된다. 구체적으로는 인터페이스 회로(110)가 포함하는 카운터(픽셀 카운터, 수평 카운터) 등이 리세트된다.

또한, 수신한 패킷이 동기 신호 생성 정보(동기 신호 코드)를 포함하고 있는지의 여부는, 예를 들면 패킷 해석 회로(310)에 의한 패킷 해석 처리에 의해 판단할 수 있다.

또한 동기 신호의 생성을 인터페이스 회로(110)에 지시하는 동기 신호 생성 정보는, 도 2와 같은 동기 신호 코드에 한정되지 않는다. 예를 들면 패킷의 헤더의 동기 신호 코드 필드 이외의 필드에 설정된 정보를, 동기 신호 생성 정보로서 이용하여, 동기 신호의 생성 지시를 판단해도 된다. 혹은, 패킷의 데이터/파라미터 필드에 설정된 데이터/파라미터(리세트 코드)에 기초하여, 동기 신호의 생성 지시를 판단해도 된다.

또한 리세트 신호 RST는, 도 5의 C1에 나타내는 바와 같이 수직 동기 신호의 코드(수직 동기 신호 생성 지시 정보)를 포함한 패킷을 수신한 경우(VS=1)에 출력하는 것이 바람직하다. 그러나, 수평 동기 신호의 코드(수평 동기 신호 생성 지시 정보)를 포함한 패킷을 수신한 경우(VH=1)에 RST를 출력하도록 해도 된다.

또한 리세트 신호 RST는 1 비트의 신호이어도 되지만, 2 비트 이상의 신호이어도 된다. 예를 들면 리세트 신호 출력 회로(312)는, 수직 동기 신호의 코드를 포함한 패킷을 수신한 경우에 액티브로 되는 제1 리세트 신호와, 수평 동기 신호의 코드를 포함한 패킷을 수신한 경우에 액티브로 되는 제2 리세트 신호를 출력하도록 해도 된다. 혹은 리세트 신호 RST는 N 비트(예를 들면 8 비트)의 리세트 코드이어도 된다. 이 경우에는 인터페이스 회로(110)가 리세트 코드를 디코드함으로써, 리세트를 행할지의 여부를 판단하게 된다.

트랜잭션 컨트롤러(330)는, 데이터 전송의 트랜잭션층에 관한 처리를 행한다. 구체적으로는, 리퀘스트 패킷, 스트림 패킷, 레스펀스 패킷, 애크놀리지 패킷 등의 패킷의 전송 제어를 행하고, 복수의 패킷에 의해 구성되는 트랜잭션을 제어한다. 또한 트랜잭션 컨트롤러(330)는, 링크 컨트롤러(100) 내의 각 회로 블록의 전체적인 제어를 행한다.

인터페이스 회로(110)가 포함하는 일래스틱 버퍼(111)는, 링크 컨트롤러 (100)로부터 입력되는 데이터(RGB 데이터)의 FIFO로서 기능하는 버퍼이다. 인터페이스 회로(110)가 포함하는 신호 제너레이터(112)는, 링크 컨트롤러(100)로부터의 데이터(RGB 데이터)나, 인터페이스 정보(타이밍 정보) 등에 기초하여, 인터페이스 신호(예를 들면 RGB 인터페이스 신호)를 생성한다. 그리고 생성된 인터페이스 신호는 인터페이스 버스를 통하여 표시 드라이버(6)에 출력된다.

시리얼 전송로의 노이즈에 의해 후단의 타깃측의 내부 회로에 문제점이 발생한 경우, 그 문제는 의식적으로 수정하지 않는 한 지속되어 버린다. 특히 도 10의 (B)와 같은 스트림 패킷을 이용한 스트림 전송에서는, 후단의 타깃측으로부터 전단의 호스트측에 대하여, 문제점 발생이 일어난 것을 전달하는 수단이 없다. 즉 스트림 전송에서는 타깃측으로부터 호스트측에 애크놀리지 패킷은 회신되지 않고, 호스트측은 스트림 패킷을 끊임없이 타깃측에 송신한다. 따라서, 후단의 타깃측은, 시리얼 전송로의 노이즈에 의한 문제점의 발생을 의식적으로 또한 주기적으로 체크할 필요가 있다.

그러나, 이러한 문제점 발생을 의식적으로 체크하려고 하면, 회로의 대규모화나 처리의 번잡화 등의 문제를 초래한다.

이 점, 본 실시예에 따르면, 후단의 타깃측은 문제점의 발생을 의식할 필요는 없고, 리세트 신호 출력 회로(312)로부터의 리세트 신호 RST에 의해 인터페이스 회로(110)가 자동적으로 또한 주기적으로 리세트된다. 즉, 동기 신호의 생성을 지시하는 동기 신호 코드(수직 동기 신호의 코드)를 수신할 때마다, 인터페이스 회로(110)가 리세트된다. 따라서 본 실시예에 따르면, 회로의 대규모화나 처리의 번잡 화를 최소한으로 억제하면서, 시리얼 전송로의 노이즈에 의해 발생한 문제점이 계속되게 되는 사태를 방지할 수 있다. 따라서, 시리얼 전송로에 실린 노이즈에 의해, 표시 패널의 표시에 표시 위치 어긋남 등의 일순간적인 문제점이 발생했다고 해도, 그 일순간적인 문제점 후, 정상적인 표시 동작으로 자율적으로 복귀할 수 있게 된다.

5. 제1 변형예

도 11에 본 실시예의 제1 변형예를 도시한다. 이 제1 변형예에서는, 도 9의 구성에 비하여, 패킷 버퍼(301)의 구성이 다르다.

도 11의 패킷 버퍼(301)는, 8 비트(광의로는 N 비트. N은 정수 또는 2의 누승으로 나타내어지는 정수)의 신호(데이터 신호)와, 1 비트의 신호를 출력한다. 즉 도 9의 패킷 버퍼(301)는 8 비트(N 비트)의 신호(데이터 신호)만을 출력하고 있었지만, 도 11의 패킷 버퍼(301)는, 이 8 비트의 신호에 부가하여 1 비트의 신호를 출력한다. 달리 말하면, 도 9의 패킷 버퍼(301)는 8 비트(N 비트)로 구성되어 있지만, 도 11의 패킷 버퍼(301)는 9 비트(N+1 비트)로 구성되어 있다.

그리고, 도 11의 패킷 버퍼(301)는, 수신한 패킷이, 동기 신호의 생성을 지시하는 동기 신호 코드(동기 신호 생성 지시 정보)를 포함하고 있다고 판단된 경우에, 이 1 비트의 신호로서 리세트 지시 신호 RDS를 출력한다. 그리고 리세트 신호 출력 회로(312)는, 패킷 버퍼(301)로부터 리세트 지시 신호 RDS가 출력된 경우에, 리세트 신호 RST를 인터페이스 회로(110)에 출력한다. 즉 신호 RDS를 리세트 신호 RST로서 인터페이스 회로(110)에 출력한다. 즉 이 경우에는 리세트 신호 출력 회 로(312)는 버퍼 회로에 의해 구성되고, 신호 RDS를 버퍼링하여 리세트 신호 RST로서 출력한다.

여기서, 신호 RDS는 예를 들면 패킷 해석 회로(310)에 의해 세트할 수 있다. 즉 패킷 해석 회로(310)는, 수신한 패킷을 해석하여, 동기 신호 코드(VS=1)가 검출되면, 패킷 버퍼(301)의 9 비트째에 신호 RDS를 세트한다. 구체적으로는 예를 들면 RDS=1로 세트한다. 이에 의해 도 5의 C1에 나타내는 바와 같은 리세트 신호 RST를 인터페이스 회로(110)에 출력할 수 있도록 된다.

도 11의 제1 변형예에 따르면, 패킷 버퍼(301)의 비트 수를 늘리는 것만으로, 리세트 신호 RST를 인터페이스 회로(110)에 출력할 수 있다. 따라서 이 제1 변형예에 따르면, 회로의 대규모화나 처리의 번잡화를 최소한으로 억제하면서, 시리얼 전송로의 노이즈에 의해 발생한 문제점이 계속되게 되는 사태를 방지할 수 있게 된다.

또 도 11의 제1 변형예와는 달리, 패킷 버퍼(301)의 출력을 8 비트(N 비트) 구성으로 하여, 8 비트의 리세트 코드를 리세트 신호 RST로서 인터페이스 회로(110)에 출력하도록 해도 된다.

6. 제2 변형예

도 12에 본 실시예의 제2 변형예를 도시한다. 이 제2 변형예에서는, 도 9의 구성에 부가하여, 패킷 버퍼(302, 303), 패킷 생성 회로(320), 전송 회로(340), 내부 레지스터(350)가 설치되어 있다. 또 패킷 버퍼(302, 303), 전송 회로(340), 내부 레지스터(350)는, 링크 컨트롤러(100)의 내부에 설치해도 되고, 외부에 설치해 도 된다.

도 12에 있어서 패킷 버퍼(301)는, RGB 인터페이스용(RGB 데이터)의 수신용 패킷 버퍼로서 이용된다. 한편, 패킷 버퍼(302)는, MPU 인터페이스용이나 시리얼 인터페이스용 등의 수신용 패킷 버퍼로서 이용된다. 또한 패킷 버퍼(303)는, MPU 인터페이스용이나 시리얼 인터페이스용 등의 송신용 패킷 버퍼로서 이용된다.

그리고, 트랜시버(40)로부터 멀티플렉서(304)(디멀티플렉서)를 통하여 받은 패킷의 정보 중 RGB 인터페이스 신호의 정보(RGB 데이터, 헤더)는, FIFO로서 기능하는 패킷 버퍼(301)(RGB용 일래스틱 버퍼)에 입력되어, 인터페이스 회로(110)(RGB 인터페이스 회로)에 전송된다. 또한 트랜시버(40)로부터 멀티플렉서(304)를 통하여 받은 MPU 인터페이스 신호나 시리얼 인터페이스 신호 등의 정보는, 패킷 버퍼(302)에 입력되어, 인터페이스 회로(110)(MPU 인터페이스 회로, 시리얼 인터페이스 회로)나 내부 레지스터(350)에 전송된다. 또 인터페이스 회로(110)나 내부 레지스터(350)로부터 받은 패킷의 정보는, 패킷 버퍼(303)에 입력되어, 멀티플렉서(304)를 통하여 트랜시버(40)에 전송된다.

패킷 생성 회로(320)는, 시리얼 버스를 통하여 송신할 패킷(헤더)의 생성을 행한다. 구체적으로는, 송신할 패킷의 헤더를 생성하고, 헤더와 데이터를 결합하여 패킷을 조립한다. 그리고 생성된 패킷은 송신용의 패킷 버퍼(303)에 기입되어, 멀티플렉서(304)를 통하여 트랜시버(40)에 전송된다.

전송 회로(340)는 링크 컨트롤러(100) 내에서의 정보의 전송을 제어한다. 구체적으로는 패킷 버퍼(302)에 기입된 정보를, 인터페이스 회로(110)에 전송하거 나, 내부 레지스터(350)에 전송한다. 또한 인터페이스 회로(110)로부터의 정보나, 내부 레지스터(350)로부터의 정보를, 패킷 버퍼(303)에 전송한다.

내부 레지스터(350)는 각종 제어 레지스터나 스테이터스 레지스터를 포함한다. 또한 내부 레지스터(350)는, 인터페이스 회로(110)로부터 출력되는 인터페이스 신호의 신호 형식(출력 포맷)을 규정하기 위한 인터페이스 정보 등을 기억한다. 구체적으로는, 인터페이스 신호의 신호 레벨의 변화 타이밍을 특정하기 위한 타이밍 정보를 기억한다.

이 제2 변형예에서는, 데이터 전송에 앞서서, 타이밍 정보가 내부 레지스터(350)에 기입된다. 즉 타이밍 정보를 포함하는 패킷을 호스트측이 송신하고, 그 패킷을 트랜시버(40)가 수신한다. 그리고 수신한 패킷은 멀티플렉서(304)를 통하여 패킷 버퍼(302)에 기입된다. 그리고 패킷 버퍼(302)에 기입된 패킷에 포함되는 타이밍 정보는, 전송 회로(304)에 의해 내부 레지스터(350)에 전송되어, 내부 레지스터(350)에 기입된다. 그리고 이 내부 레지스터(350)에 기입된 타이밍 정보에 기초하여, 인터페이스 회로(110)가 인터페이스 신호를 자동 생성한다. 따라서, 호스트측 데이터 전송 제어 장치(10)는, 호스트 디바이스(5)로부터의 인터페이스 신호를 높은 주파수의 샘플링 클럭으로 샘플링할 필요가 없어지기 때문에, 저소비 전력화를 도모할 수 있다. 또한, 호스트측으로부터 타깃측에 인터페이스 신호에 관한 상세한 정보를 차례차례 전송하지 않더라도, 적정한 타이밍에서 신호 레벨이 변화하는 인터페이스 신호를 생성할 수 있다. 따라서, 시리얼 버스를 통하여 전송되는 데이터의 양도 적게 할 수 있어, 효율적인 데이터 전송을 실현할 수 있다.

7. 인터페이스 회로의 상세한 구성예

도 13에 인터페이스 회로(110)의 상세한 구성예를 도시한다. 링크 컨트롤러(100)로부터 출력된 RGB 인터페이스 신호의 정보(RGB 데이터, 헤더)는, 인터페이스 회로(110)에 입력된다. 그리고 RGB 데이터는, FIFO로서 기능하는 일래스틱 버퍼(111)에 일시적으로 저장된다. 또한 신호 제너레이터(112)에 의해, 수직 동기 신호, 수평 동기 신호, 레디 신호, 클럭 신호, 데이터 신호 등의 RGB 인터페이스 신호가 생성되어, FPFRAME, FPLINE, FPDRDY, FPSHIFT, FPDAT[17:0]로서 표시 드라이버(6)에 출력된다.

도 13에 도시하는 바와 같이 신호 제너레이터(112)는, 데이터 포맷터(114), 픽셀 카운터(116), 수평 카운터(118), 타이밍 제너레이터(120)를 포함한다. 또 이들의 일부를 생략하는 구성으로 해도 된다.

데이터 포맷터(114)(타이밍 제너레이터)는, 링크 컨트롤러(100)로부터 일래스틱 버퍼(111)를 통하여 RGB 데이터의 정보를 받고, 내부 레지스터(350)로부터 타이밍 정보(HDPS, HDP 등)를 받는다. 그리고 픽셀 카운터(116)에서의 카운트값에 기초하여, 도 6의 (B)에 도시하는 바와 같이, 픽셀 클럭 신호인 FPSHIFT에 동기한 데이터 신호 FPDAT[17:0]를 생성하여 출력한다. 또 픽셀 카운터(116)는, RGB 데이터의 각 화소 데이터를 샘플링하기 위한 픽셀 클럭 신호를 카운트하는 카운터이다. 또한 수평 카운터(118)(라인 카운터, H 카운터)는, 수평 동기 신호를 카운트하는 카운터이다.

타이밍 제너레이터(120)는, 링크 컨트롤러(100)로부터 동기 신호 코드를 포 함한 헤더 정보를 받고, 내부 레지스터(350)로부터 타이밍 정보(VT, VPW, VDPS, VDP, HT, HPW 등)를 받는다. 그리고 픽셀 카운터(116)에서의 카운트값과 수평 카운터(118)에서의 카운트값에 기초하여, 도 6의 (A), (B)에 도시하는 바와 같은 타이밍의 수직 동기 신호 FPFRAME, 수평 동기 신호 FPLINE 등을 생성하여 출력한다. 즉 이들 카운트값이나 타이밍 정보에 기초하는 디코드 처리를 행하여, FPFRAME, FPLINE 등을 생성한다.

본 실시예에서는 도 13에 도시하는 바와 같이, 동기 신호 FPFRAME, FPLINE를 생성하기 위한 픽셀 카운터(116), 수평 카운터(118)가, 리세트 신호 출력 회로(312)로부터의 리세트 신호 RST에 의해 리세트된다. 또한 데이터 포맷터(114), 타이밍 제너레이터(120)도 리세트 신호 RST에 의해 리세트된다. 또 픽셀 카운터(116), 수평 카운터(118)만을 RST에 의해 리세트하도록 해도 된다.

예를 들면 픽셀 카운터(116), 수평 카운터(118)는 수직 동기 신호의 주기나 수평 동기 신호의 주기로 순회하고 있다. 따라서, 동기 신호 코드(수직 동기 신호 코드)가 검출되었을 때에 이들 카운터를 리세트해도 문제는 발생하지 않는다.

그리고, 시리얼 전송로의 노이즈에 의해 문제점이 발생했다고 해도, 동기 신호 코드가 검출되었을 때에 픽셀 카운터(116), 수평 카운터(118)를 리세트하면, 상기 문제점이 계속되게 되는 사태를 방지할 수 있다. 따라서, 시리얼 전송로에 실리는 노이즈에 의해, 표시 패널의 표시에 표시 위치 어긋남 등의 일순간적인 문제점이 발생했다고 해도, 그 일순간적인 문제점 후, 정상적인 표시 동작으로 자율적으로 복귀할 수 있게 된다.

8. 차동 신호에 의한 데이터 전송 방식

다음에 도 14를 이용하여 본 실시예의 시리얼 전송 방법에 대하여 설명한다. 도 14에 있어서 DTO+, DTO-는 호스트측(데이터 전송 제어 장치(10))이 타깃측(데이터 전송 제어 장치(30))에 출력하는 데이터(OUT 데이터)이다. CLK+, CLK-는, 호스트측이 타깃측에 공급하는 클럭이다. 호스트측은 CLK+/-의 엣지(예를 들면 상승 엣지. 하강 엣지이어도 된다)에 동기하여 DTO+/-를 출력한다. 따라서 타깃측은, CLK+/-을 이용하여 DTO+/-를 샘플링하여 받아들일 수 있다. 또, 도 14에서는, 타깃측은 호스트측으로부터 공급된 클럭 CLK+/-에 기초하여 동작한다. 즉 CLK+/-는 타깃측의 시스템 클럭으로 된다. 이 때문에 PLL(Phase Locked Loop) 회로(12)(광의로는 클럭 생성 회로)는 호스트측에 설치되고, 타깃측에는 설치되어 있지 않다.

DTI+, DTI-는 타깃측이 호스트측에 출력하는 데이터(IN 데이터)이다. STB+, STB-는, 타깃측이 호스트측에 공급하는 스트로브(광의로는 클럭)이다. 타깃측은 호스트측으로부터 공급된 CLK+/-에 기초하여 STB+/-를 생성하여 출력한다. 그리고 타깃측은 STB+/-의 엣지(예를 들면 상승 엣지. 하강 엣지이어도 된다)에 동기하여 DTI+/-를 출력한다. 따라서 호스트측은, STB+/-를 이용하여 DTI+/-를 샘플링하여 받아들일 수 있다.

DTO+/-, CLK+/-, DTI+/-, STB+/-의 각각은, 트랜스미터 회로(드라이버 회로)가 이들의 각각에 대응하는 차동 신호선(Differential Signal Lines)을 예를 들면 전류 구동(또는 전압 구동)함으로써 송신된다. 또한, 보다 고속의 전송을 실현하기 위해서는, DTO+/-, DTI+/-의 각 차동 신호선을 2쌍 이상 설치하면 된다.

호스트측의 트랜시버(20)는, OUT 전송용(광의로는 데이터 전송용), 클럭 전송용의 트랜스미터 회로(22, 24)나, IN 전송용(광의로는 데이터 전송용), 스트로브 전송용(광의로는 클럭 전송용)의 리시버 회로(26, 28)를 포함한다. 타깃측의 트랜시버(40)는, OUT 전송용, 클럭 전송용의 리시버 회로(42, 44)나, IN 전송용, 스트로브 전송용의 트랜스미터 회로(46, 48)를 포함한다. 또 이들의 회로 블록의 일부를 포함하지 않는 구성으로 해도 된다.

OUT 전송용, 클럭 전송용의 트랜스미터 회로(22, 24)는, 각각, DTO+/-, CLK+/-의 차동 신호선을 전류 구동함으로써 DTO+/-, CLK+/-를 송신한다. OUT 전송용, 클럭 전송용의 리시버 회로(42, 44)는, 각각 DTO+/-, CLK+/-의 차동 신호선에 흐르는 전류에 기초하여 전류·전압 변환을 행하고, 전류·전압 변환에 의해 얻어진 차동 전압 신호(제1, 제2 전압 신호)의 비교 처리(차동 증폭 처리)를 행함으로써, DTO+/-, CLK+/-를 수신한다.

IN 전송용, 클럭 전송용의 트랜스미터 회로(46, 48)는, 각각, DTI+/-, STB+/-의 차동 신호선을 전류 구동함으로써 DTI+/-, STB+/-를 송신한다. IN 전송용, 스트로브 전송용의 리시버 회로(26, 28)는, 각각 DTI+/-, STB+/-의 차동 신호선에 흐르는 전류에 기초하여 전류·전압 변환을 행하고, 전류·전압 변환에 의해 얻어진 차동 전압 신호(제1, 제2 전압 신호)의 비교 처리(차동 증폭 처리)를 행함으로써, DTI+/-, STB+/-를 수신한다.

9. 전자 기기

도 15에 본 실시예의 전자 기기의 구성예를 도시한다. 이 전자 기기는 본 실시예에서 설명한 데이터 전송 제어 장치(502, 512, 514, 520, 530)를 포함한다. 또한 베이스 밴드 엔진(500)(광의로는 통신 디바이스), 어플리케이션 엔진(510)(광의로는 프로세서), 카메라(540)(광의로는 촬상 디바이스), 혹은 LCD(550)(광의로는 표시 디바이스)를 포함한다. 또 이들의 일부를 생략하는 구성으로 해도 된다. 이 구성에 따르면, 카메라 기능과 LCD(Liquid Crystal Display)의 표시 기능을 갖는 휴대 전화 등을 실현할 수 있다. 단, 본 실시예의 전자 기기는 휴대 전화에는 한정되지 않고, 디지털 카메라, PDA, 전자수첩, 전자 사전, 혹은 휴대형 정보 단말기 등 여러 가지의 전자 기기에 적용할 수 있다.

도 15에 도시하는 바와 같이 베이스 밴드 엔진(500)에 설치된 호스트측의 데이터 전송 제어 장치(502)와, 어플리케이션 엔진(510)(그래픽 엔진)에 설치된 타깃측의 데이터 전송 제어 장치(512) 사이에서, 본 실시예에서 설명한 시리얼 전송이 행해진다. 또한 어플리케이션 엔진(510)에 설치된 호스트측의 데이터 전송 제어 장치(514)와, 카메라 인터페이스 회로(522)를 포함하는 데이터 전송 제어 장치(520)나, LCD 인터페이스 회로(532)를 포함하는 데이터 전송 제어 장치(530) 사이에서도, 본 실시예에서 설명한 시리얼 전송이 행해진다. 또 베이스 밴드 엔진(500)과 어플리케이션 엔진(510)을 동일한 하드웨어(CPU 등)로 실현해도 된다.

도 15의 구성에 따르면, 종래의 전자 기기에 비하여, EMI 노이즈를 저감할 수 있다. 또한 데이터 전송 제어 장치의 소규모화, 전력 절약화를 실현함으로써, 전자 기기의 또 다른 전력 절약화를 도모할 수 있다. 또한 전자 기기가 휴대 전화인 경우에는, 휴대 전화의 접속 부분(힌지 부분)에 통과하는 신호선을 시리얼 신호 선으로 할 수 있게 되어, 실장의 용이화를 도모할 수 있다.

또한, 상기한 바와 같이 본 실시예에 대하여 상세하게 설명했지만, 본 발명의 신규 사항 및 효과로부터 실체적으로 일탈하지 않는 많은 변형이 가능한 것은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 이러한 변형예는 전부 본 발명의 범위에 포함되는 것으로 한다. 예를 들면, 명세서 또는 도면에 있어서, 적어도 한번, 보다 광의 또는 동의인 서로 다른 용어(디바이스, 동기 신호 생성 지시 정보 등)와 함께 기재된 용어(표시 드라이버, 동기 신호 코드 등)는, 명세서 또는 도면의 어떠한 개소에 있어서도, 그 서로 다른 용어로 치환할 수 있다.

또한 데이터 전송 제어 장치나 전자 기기의 구성이나 동작도 본 실시예에서 설명한 구성이나 동작에 한정되지 않고, 여러 가지의 변형 실시가 가능하다. 예를 들면 동기 신호 생성 지시 정보의 양태 또는 그 검출 방법이나, 리세트 신호의 출력 방법도, 본 실시예에서 설명한 것에 한정되지 않는다.

본 발명에 따르면, 시리얼 전송로에 실리는 노이즈에 의한 문제점 등을 방지할 수 있는 데이터 전송 제어 장치 및 이것을 포함하는 전자 기기를 제공할 수 있다.

Claims

데이터 전송을 제어하는 데이터 전송 제어 장치로서,

시리얼 버스를 통하여 수신한 패킷의 해석을 행하는 링크 컨트롤러와,

동기 신호를 포함하는 인터페이스 신호를 생성하여, 인터페이스 버스에 출력하는 인터페이스 회로와,

상기 인터페이스 회로의 리세트 신호를 상기 인터페이스 회로에 출력하는 리세트 신호 출력 회로를 포함하고,

상기 링크 컨트롤러는,

상기 시리얼 버스를 통하여 수신한 패킷을 해석하여, 상기 동기 신호의 생성을 상기 인터페이스 회로에 지시하는 동기 신호 생성 지시 정보를, 수신한 패킷이 포함하고 있는지의 여부를 판단하고,

상기 리세트 신호 출력 회로는,

수신한 패킷이 상기 동기 신호 생성 지시 정보를 포함하고 있다고 판단된 경우에, 상기 리세트 신호를 상기 인터페이스 회로에 출력하는 것을 특징으로 하는 데이터 전송 제어 장치.
제1항에 있어서,

상기 시리얼 버스를 통하여 수신한 패킷이, 상기 동기 신호 생성 지시 정보인 동기 신호 코드를 설정하기 위한 동기 신호 코드 필드를 포함하고,

상기 링크 컨트롤러는,

상기 시리얼 버스를 통하여 수신한 패킷의 상기 동기 신호 코드 필드를 해석하여, 상기 동기 신호 코드 필드에, 동기 신호의 생성을 지시하는 동기 신호 코드가 설정되어 있는지의 여부를 판단하고,

상기 리세트 신호 출력 회로는,

수신한 패킷의 상기 동기 신호 코드 필드에, 동기 신호의 생성을 지시하는 동기 신호 코드가 설정되어 있다고 판단된 경우에, 상기 리세트 신호를 상기 인터페이스 회로에 출력하는 것을 특징으로 하는 데이터 전송 제어 장치.
제2항에 있어서,

상기 링크 컨트롤러는,

표시 기간에는, 데이터 필드에 데이터가 설정된 표시 기간용의 패킷을 상기 시리얼 버스를 통하여 수신하고, 비표시 기간에는, 데이터 필드에 데이터가 설정되어 있지 않은 비표시 기간용의 패킷을 상기 시리얼 버스를 통하여 수신하는 것을 특징으로 하는 데이터 전송 제어 장치.
제3항에 있어서,

상기 링크 컨트롤러는,

데이터 필드에 데이터가 설정된 상기 표시 기간용의 패킷을 수신한 경우에는, 패킷에 설정된 상기 동기 신호 코드를 포함하는 헤더와, 패킷에 설정된 데이터 를 상기 인터페이스 회로에 출력하고,

데이터 필드에 데이터가 설정되어 있지 않은 상기 비표시 기간용의 패킷을 수신한 경우에는, 패킷에 설정된 상기 동기 신호 코드를 포함하는 헤더를 상기 인터페이스 회로에 출력하는 것을 특징으로 하는 데이터 전송 제어 장치.
제1항 내지 제4항 중 어느 한 항에 있어서,

상기 인터페이스 회로로부터 출력되는 인터페이스 신호의 신호 레벨이 변화하는 타이밍을 특정하기 위한 타이밍 정보가 설정되는 내부 레지스터를 포함하고,

상기 인터페이스 회로는,

상기 내부 레지스터에 설정된 상기 타이밍 정보에 기초하여, 상기 타이밍 정보에 따른 타이밍에서 신호 레벨이 변화하는 인터페이스 신호를 생성하는 것을 특징으로 하는 데이터 전송 제어 장치.
제5항에 있어서,

상기 시리얼 버스를 통하여 수신한 패킷에 기초하여, 상기 내부 레지스터에 상기 타이밍 정보가 설정되는 것을 특징으로 하는 데이터 전송 제어 장치.
제6항에 있어서,

상기 링크 컨트롤러는,

상기 내부 레지스터에 상기 타이밍 정보가 설정된 후에, 데이터 필드에 데이 터가 설정된 패킷을 상기 시리얼 버스를 통하여 수신하고,

상기 인터페이스 회로는,

상기 내부 레지스터에 설정된 상기 타이밍 정보에 따른 타이밍에서, 패킷에 설정된 데이터의 신호와 상기 동기 신호를 포함하는 상기 인터페이스 신호를 출력하는 것을 특징으로 하는 데이터 전송 제어 장치.
제1항 내지 제4항 중 어느 한 항에 있어서,

상기 시리얼 버스를 통하여 수신한 패킷이 기입되고, N 비트의 신호와 1 비트의 신호를 출력하는 패킷 버퍼를 포함하고,

상기 패킷 버퍼는,

수신한 패킷이 상기 동기 신호 생성 지시 정보를 포함하고 있다고 판단된 경우에, 상기 1 비트의 신호로서 리세트 지시 신호를 출력하고,

상기 리세트 신호 출력 회로는,

상기 패킷 버퍼로부터 상기 리세트 지시 신호가 출력된 경우에, 상기 리세트 신호를 상기 인터페이스 회로에 출력하는 것을 특징으로 하는 데이터 전송 제어 장치.
제1항 내지 제4항 중 어느 한 항에 있어서,

상기 인터페이스 회로는, 상기 동기 신호를 생성하기 위한 카운터를 포함하고,

상기 리세트 신호에 의해 상기 카운터가 리세트되는 것을 특징으로 하는 데이터 전송 제어 장치.
제1항 내지 제4항 중 어느 한 항에 있어서,

상기 인터페이스 회로는,

RGB 인터페이스용의 인터페이스 신호를 출력하는 것을 특징으로 하는 데이터 전송 제어 장치.
제1항 내지 제4항 중 어느 한 항에 있어서,

상기 시리얼 버스의 차동 신호선을 이용하여, 호스트측 데이터 전송 제어 장치와의 사이에서 패킷의 송수신을 행하는 트랜시버를 포함하는 것을 특징으로 하는 데이터 전송 제어 장치.
제1항 내지 제4항 중 어느 한 항의 데이터 전송 제어 장치와,

상기 인터페이스 버스를 통하여 상기 데이터 전송 제어 장치에 접속되는 표시 드라이버를 포함하는 것을 특징으로 하는 전자 기기.