JP2000068820A - 集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 リセットが解除される以前に、既に互いに同
期するクロックを生成する位相同期技術を提供する。 【解決手段】 マスタチップ１０１の分周器１７及びス
レーブチップ２０１の分周器２７は、いずれもクロック
ＣＫを分周してそれ分周クロック３３，４３を生成す
る。分周器１７はキャリー信号ＣＹを、トライステート
バッファ１３を介して自身のリセット端Ｒへ、またトラ
イステートバッファ１３，１４、入出力ポート３１，４
１、トライステートバッファ２５をこの順に介して分周
器２７のリセット端Ｒへ、それぞれ出力する。分周器１
７がリセットされる内部状態よりもクロックＣＫの一周
期前の内部状態でキャリー信号ＣＹが活性化するので、
分周器１７，２７の分周の割合を損なうことなく、キャ
リー信号ＣＹにより分周器１７，２７の両方のリセット
を行うことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は一対の集積回路の
動作が基づくクロックを初期化する技術に関し、特にク
ロックの分周技術に関する。

【０００２】

【従来の技術】図１０は従来のマスタチップ９１及びス
レーブチップ９２の構造及び相互の接続関係を示す回路
図である。マスタチップ９１及びスレーブチップ９２の
構造自体は同一であり、それぞれのモード端子に与えら
れる電位によってマスタチップ９１として機能するか、
スレーブチップ９２として機能するかが決定される。

【０００３】マスタチップ９１は、クロックＣＫを分周
して得られる分周クロック３３に基づいて動作する内部
回路１０、クロックＣＫを分周して分周クロック３３を
内部回路１０に与える分周器１１、リセット信号バーＲ
Ｓの立ち上がりを検出してリセット解除パルスを発生す
るリセットエッジ検出回路１２、モード端子３２に与え
られた電位を入力するインバータ１６、モード端子３２
に与えられた電位で制御されるスリーステートバッファ
１３，１４、インバータ１６の出力で制御されるスリー
ステートバッファ１５、及び入出力ポート３１を備えて
いる。

【０００４】スリーステートバッファ１３の入力端はリ
セットエッジ検出回路１２が出力するリセット解除パル
スを入力し、出力端はスリーステートバッファ１４の入
力端に接続される。分周器１１のリセット端Ｒはスリー
ステートバッファ１３，１５のいずれの出力端にも共通
して接続されている。また入出力ポート３１はスリース
テートバッファ１４の出力端及びスリーステートバッフ
ァ１５の入力端に共通して接続されている。

【０００５】マスタチップ９１においてはモード端子３
２には正電位が与えられているので、スリーステートバ
ッファ１３，１４はいずれもイネーブルとなり、スリー
ステートバッファ１５はディスエーブルとなる。従っ
て、リセットエッジ検出回路１２が出力するリセット解
除パルスは分周器１１のリセット信号として与えられ、
入出力ポート３１はリセット解除パルスを出力する出力
ポートとして機能する。

【０００６】スレーブチップ９２は、クロックＣＫを分
周して得られる分周クロック４３に基づいて動作する内
部回路２０、クロックＣＫを分周して分周クロック４３
を内部回路２０に与える分周器２１、リセット信号バー
ＲＳの立ち上がりを検出してリセット解除パルスを発生
するリセットエッジ検出回路２２、モード端子４２に与
えられた電位を入力するインバータ２６、モード端子４
２に与えられた電位で制御されるスリーステートバッフ
ァ２３，２４、インバータ２６の出力で制御されるスリ
ーステートバッファ２５、及び入出力ポート４１を備え
ている。

【０００７】スリーステートバッファ２３の入力端はリ
セットエッジ検出回路２２が出力するリセット解除パル
スを入力し、出力端はスリーステートバッファ２４の入
力端に接続される。分周器２１のリセット端Ｒはスリー
ステートバッファ２３，２５のいずれの出力端にも共通
して接続されている。また入出力ポート４１はスリース
テートバッファ２４の出力端及びスリーステートバッフ
ァ２５の入力端に共通して接続されている。

【０００８】スレーブチップ９２においてはモード端子
４２は接地されているので、スリーステートバッファ２
３，２４はいずれもディスエーブルとなり、スリーステ
ートバッファ２５はイネーブルとなる。従って、リセッ
トエッジ検出回路２２が出力するリセット解除パルスは
どこにも与えられず、マスタチップ９１の入出力ポート
３１に接続されたスレーブチップ９２の入出力ポート４
１から得られる、リセットエッジ検出回路１２が出力す
るリセット解除パルスが分周器２１のリセット端Ｒに供
給されることになる。つまり、入出力ポート４１は入力
ポートとして機能する。

【０００９】図１１は分周器１１，２１の構成を例示す
る回路図である。この構成ではクロック端Ｃに入力する
信号、例えばクロックＣＫを、４分周して出力端Ｋから
出力し、リセット端Ｒに入力する信号によってリセット
される。

【００１０】図１２はリセットエッジ検出回路１２，２
２の構成を例示する回路図である。この構成ではリセッ
ト入力端ＲＩに入力する信号、例えばリセット信号バー
ＲＳの立ち上がりを検出後、クロック端Ｃに入力する信
号、例えばクロックＣＫの最初の一周期においてのみ
“Ｈ”を出力端ＲＥへ出力する。

【００１１】

【発明が解決しようとする課題】以上のように構成され
た一対のマスタチップ９１、スレーブチップ９２を有す
る集積回路に対して電源を投入すると、その当初はリセ
ット信号バーＲＳが“Ｌ”のままでありながら、クロッ
クＣＫが“Ｈ”，“Ｌ”間で遷移を行う。そしてクロッ
クＣＫの数十から数千周期が経過してからリセット信号
バーＲＳが“Ｈ”となり、マスタチップ９１、スレーブ
チップ９２のリセットが解除される。

【００１２】このリセットが解除されるまでの間はマス
タチップ９１のリセットエッジ検出回路１２はリセット
解除パルスを出力せず、したがってマスタチップ９１の
分周器１１とスレーブチップ９２の分周器２１とはそれ
ぞれ異なる位相で分周を行っている。そのため、電源の
投入後、リセットが解除されるまでの間、内部回路１０
と内部回路２０とは分周クロック３３，４３の位相が合
わないまま動作している。

【００１３】しかし、内部回路１０と内部回路２０の種
類によっては、例えばＲＡＭやＲＯＭ等の記憶素子のよ
うに、リセットが解除される以前に既に互いに同期して
動作していることが要求される場合がある。そして上記
の従来の技術ではかかる要求に応えることができないと
いう問題点があった。

【００１４】本発明はこのような問題点を解決するため
になされたもので、上記の要求に対応することができる
位相同期技術を提供することを目的としている。

【００１５】

【課題を解決するための手段】この発明のうち請求項１
にかかるものは、入力クロックを分周し、分周クロック
と、前記分周クロックの周期で前記入力クロックの一周
期分活性化する所定の信号とを生成し、初期化信号を受
けて初期化される分周器と、第１の動作モードにおいて
前記所定の信号を外部へ出力し、かつ前記所定の信号を
前記初期化信号として前記分周器へ与え、第２の動作モ
ードにおいて前記初期化信号を前記外部から入力する入
出力部とを備える集積回路である。

【００１６】この発明のうち請求項２にかかるものは、
請求項１記載の集積回路であって、前記入出力部は、前
記第１の動作モードにおいて前記所定の信号を一旦ラッ
チして前記外部へと出力する第１のラッチと、前記第２
の動作モードにおいて前記外部から入力した前記初期化
信号を一旦ラッチして前記分周器に与える第２のラッチ
とを有する。

【００１７】この発明のうち請求項３にかかるものは、
請求項２記載の集積回路であって、前記入出力部は、前
記第１の動作モードにおいて前記所定の信号を前記第１
及び第２のラッチにおいてラッチに要する期間の合計だ
け遅延させて前記所定の信号を前記分周器に与える遅延
素子を更に備える。

【００１８】この発明のうち請求項４にかかるものは、
請求項３記載の集積回路であって、前記第１及び第２の
ラッチは前記入力クロックに基づいて動作するＤラッチ
であり、前記遅延素子は前記入力クロックに基づいて動
作するフリップフロップであり、前記分周器は、前記初
期化信号を受けて、前記所定の信号を生成する時点より
も前記遅延素子の遅延量と前記入力クロックの１周期分
だけ遅延した時点の内部状態に初期化される。

【００１９】この発明のうち請求項５にかかるものは、
請求項１記載の集積回路であって、前記分周器は、前記
初期化信号を受けて、前記所定の信号を生成する時点よ
りも前記入力クロックの１周期分だけ遅延した時点の内
部状態に初期化される。

【００２０】

【発明の実施の形態】実施の形態１．図１は本実施の形
態にかかるマスタチップ１０１及びスレーブチップ２０
１の構成と、それら相互の接続関係を示す回路図であ
る。マスタチップ１０１及びスレーブチップ２０１の構
造自体は同一であり、それぞれのモード端子３２，４２
に与えられる電位によってマスタチップ１０１として機
能するか、スレーブチップ２０１として機能するかが決
定される。

【００２１】マスタチップ１０１の構成は、従来の技術
として図１０に示されたマスタチップ９１の構成に対し
て、分周器１１及びリセットエッジ検出回路１２の代わ
りに分周器１７を設けて得られる。

【００２２】具体的には、マスタチップ１０１は内部回
路１０、分周器１７、スリーステートバッファ１３，１
４，１５、インバータ１６、モード端子３２、入出力ポ
ート３１を備えている。

【００２３】分周器１７はクロックＣＫをそのクロック
端Ｃに入力し、クロックＣＫを分周して得られる分周ク
ロック３３を出力端Ｋ１へ出力する。この分周クロック
３３は、分周器１７のリセット端Ｒに与えられる信号が
“Ｈ”である状態で、分周器１７のクロック端Ｃに与え
られる信号（即ちクロックＣＫ）が立ち上がった際にリ
セットされる。

【００２４】図２は分周器１７に採用される分周回路７
ａの回路図であり、ここでは４分周の場合の構成を例示
している。分周回路７ａの構成は、従来の技術として図
１１に示された分周器１１の構成に対して、ＡＮＤゲー
トＧ３を追加して得られる。

【００２５】具体的には、分周回路７ａはインバータＩ
１，Ｉ２、ＡＮＤゲートＧ１，Ｇ２，Ｇ３、ＸＯＲゲー
トＸ１、ＤフリップフロップＦ１，Ｆ２を備えている。
ＤフリップフロップＦ１，Ｆ２はいずれも、クロック端
Ｃに与えられた信号、即ちクロックＣＫの立ち上がりに
よって各々の入力端Ｄにおけるレベルを出力端Ｑへと伝
達する。ＤフリップフロップＦ１，Ｆ２のそれぞれの出
力Ｑ１，Ｑ２はそれぞれインバータＩ１、ＸＯＲゲート
Ｘ１に一方の入力端に与えられる。ＸＯＲゲートＸ１の
他方の入力端には出力Ｑ１が与えられる。

【００２６】インバータＩ２にはリセット端Ｒに与えら
れた信号、即ちリセット信号バーＲＳが与えられ、その
論理反転がインバータＩ２から出力される。このインバ
ータＩ２の出力は、インバータＩ１の出力と共にＡＮＤ
ゲートＧ１に入力し、両者の論理積がＤフリップフロッ
プＦ１の入力端Ｄに与えられる。またインバータＩ２の
出力は、ＸＯＲゲートＸ１の出力と共にＡＮＤゲートＧ
２に入力し、両者の論理積がＤフリップフロップＦ２の
入力端Ｄに与えられる。

【００２７】出力Ｑ２はそのまま出力端Ｋ１から分周ク
ロック３３として出力され、出力Ｑ１，Ｑ２の論理積が
ＡＮＤゲートＧ３から得られてキャリー信号ＣＹとして
出力端Ｋ２から出力される。出力Ｑ１，Ｑ２の周期はク
ロックＣＫの周期のそれぞれ２倍、４倍となり、キャリ
ー信号ＣＹは分周回路７ａの内部状態、即ち出力Ｑ１，
Ｑ２が共に“Ｈ”となるクロックＣＫの１周期分“Ｈ”
となる。

【００２８】図１に戻り、マスタチップ１０１内の構成
の説明を続ける。内部回路１０は分周クロック３３に同
期して動作し、リセット信号バーＲＳによってリセット
される。スリーステートバッファ１３，１４はいずれも
モード端子３２に与えられた電位が“Ｈ”に対応する場
合にイネーブルとなる。一方、インバータ１６はモード
端子３２に与えられた電位が対応する論理を反転してス
リーステートバッファ１５の制御端に与えており、スリ
ーステートバッファ１５はモード端子３２に与えられた
電位が“Ｈ”に対応する場合にはディスエーブルとな
る。

【００２９】入出力ポート３１にはスリーステートバッ
ファ１４の出力端及びスリーステートバッファ１５の入
力端が接続されている。またスリーステートバッファ１
３の出力端と、スリーステートバッファ１４の入力端
と、スリーステートバッファ１５の出力端とは、共通し
て分周器１７のリセット端Ｒに接続されている。

【００３０】マスタチップ１０１においてはモード端子
３２に正電位が与えられており、その対応する論理値は
“Ｈ”である。よって分周器１７のリセット端Ｒにはス
リーステートバッファ１３を介して、入出力ポート３１
にはスリーステートバッファ１３，１４を介して、いず
れにもキャリー信号ＣＹが与えられる。入出力ポート３
１はキャリー信号ＣＹを外部へ出力する出力ポートとし
て機能する。

【００３１】スレーブチップ２０１は、内部回路２０、
分周器２７、スリーステートバッファ２３，２４，２
５、インバータ２６、モード端子４２、入出力ポート４
１を備えており、それぞれマスタチップ１０１の内部回
路１０、分周器１７、スリーステートバッファ１３，１
４，１５、インバータ１６、モード端子３２、入出力ポ
ート３１に対応している。

【００３２】但し、スレーブチップ２０１においてはモ
ード端子４２が接地されており、その対応する論理値は
“Ｌ”である。よって分周器２７のリセット端Ｒにはス
リーステートバッファ２５を介して、入出力ポート４１
に与えられた信号が伝達される。入出力ポート４１は外
部から分周器２７のリセットの為の信号を受ける入力ポ
ートとして機能する。分周器２７の出力端Ｋ２から得ら
れる信号はいずれにも伝達されない。

【００３３】スレーブチップ２０１の入出力ポート４１
はマスタチップ１０１の入出力ポート３１に接続されて
いるので、分周器２７のリセットと分周器１７のリセッ
トとは共通して、分周器１７の出力するキャリー信号Ｃ
Ｙによって行われることになる。

【００３４】図３は本実施の形態の動作を示すタイミン
グチャートである。クロックＣＫを基準として、マスタ
チップ１０１の分周器１７の動作及びスレーブチップ２
０１の分周器２７の動作に分けて示している。ここでは
分周器１７，２７として図２に示された構成を採用して
いる場合を例に採る。分周器１７，２７のそれぞれの出
力Ｑ１の上の数字は論理値“Ｈ”，“Ｌ”をそれぞれ数
値“１”，“０”とした場合の、２・Ｑ２＋Ｑ１の値を
示している。

【００３５】電源投入直後は、分周器１７，２７はそれ
ぞれ独立した初期値で動作を開始する。図３では、電源
投入直後のクロックＣＫの立ち上がり時刻ｔ０以前にお
いて、分周器１７は初期値Ｑ１，Ｑ２共に“Ｌ”で、分
周器２７は初期値Ｑ１，Ｑ２共に“Ｈ”であった場合を
例示している。時刻ｔ１において分周器１７の出力Ｑ
１，Ｑ２が共に“Ｈ”となると、キャリー信号ＣＹは
“Ｈ”となる。

【００３６】分周器１７のフリップフロップＦ１，Ｆ２
は、キャリー信号ＣＹをスリーステートバッファ１３を
介して受ける。一方、分周器１７から得られたキャリー
信号ＣＹはスリーステートバッファ１３，１４、入出力
ポート３１及び入出力ポート４１、スリーステートバッ
ファ２５を経由して、分周器２７のリセット端Ｒに伝達
される。

【００３７】この際、キャリー信号ＣＹの伝達には遅延
が生じ、分周器１７，２７のリセット端Ｒにおいてそれ
ぞれ遅延量Δ１，Δ２だけの遅延が生じる。しかし、こ
の遅延量Δ１，Δ２がクロックＣＫの１周期分内に収ま
る限り、時刻ｔ２のクロックＣＫの立ち上がり時には分
周器１７，２７のリセット端Ｒの論理値は“Ｈ”にあ
る。従って分周器２７のフリップフロップＦ１，Ｆ２の
リセットは、分周器１７のフリップフロップＦ１，Ｆ２
のリセットと同期して時刻ｔ２において行われ、いずれ
の出力Ｑ１，Ｑ２も全て“Ｌ”となる。

【００３８】時刻ｔ２以降は分周器１７，２７のそれぞ
れの出力Ｑ１，Ｑ２の値が一致するので、分周器１７の
出力Ｑ２である分周クロック３３と、分周器２７の出力
Ｑ２である分周クロック４３とは同期することになる。
しかも、分周器１７，２７がリセットされる内部状態
は、キャリー信号ＣＹが活性化する時点よりもクロック
ＣＫの一周期分だけ後の状態であるので、リセットによ
って分周の割合が損なわれることもない。

【００３９】以上のように本実施の形態によれば、一対
の集積回路の分周器のリセットが、それぞれの集積回路
においてリセット信号バーＲＳから生成されるリセット
解除パルスに基づくのではなく、一方の分周器１７のキ
ャリー信号に共通して基づく。従って、電源投入後、リ
セット信号バーＲＳの遷移を待つことなく、多くても分
周クロック３３の１周期分が経過するまでには一対の分
周器が共にリセットされるので、分周クロック３３，４
３の位相が互いに揃うことになる。

【００４０】なお、このような分周器のリセットは、ク
ロックＣＫをＮ分周（Ｎ＞１）する分周器において、ク
ロックＣＫのＮ周期分毎にクロックＣＫの１周期分だけ
活性化する信号を、分周器の出力を初期化するための信
号として採用することで実現できる。

【００４１】図４は分周器１７，２７として採用できる
分周回路７ｂの構成を示す回路図である。分周回路７ｂ
は図２に示された分周回路７ａの構成に対し、ＡＮＤゲ
ートＧ１，Ｇ２をＯＲゲートＧ１０，Ｇ２０にそれぞれ
置換し、かつインバータＩ２を除去してリセット端Ｒを
ＯＲゲートＧ１０，Ｇ２０の入力端にそれぞれ直接に接
続し、ＡＮＤゲートＧ３には出力Ｑ１の代わりに、イン
バータＩ３によって得られる出力Ｑ１の論理反転が入力
された構成となっている。

【００４２】分周回路７ｂにおいては、ＡＮＤゲートＧ
３の出力は、出力Ｑ１，Ｑ２がそれぞれ“Ｌ”，“Ｈ”
となった場合のみ“Ｈ”となる信号ＣＢである。従っ
て、これはキャリー信号とは言えないが、リセット端Ｒ
に入力することにより、ＤフリップフロップＦ１，Ｆ２
の入力端Ｄの値をいずれも“Ｈ”に初期化する。出力Ｑ
１，Ｑ２が“Ｌ”，“Ｈ”となった直後のクロックＣＫ
の立ち上がりによって得られるべき出力Ｑ１，Ｑ２は、
いずれもそれぞれ“Ｈ”である。従って分周回路７ｂを
分周器１７，２７として採用し、分周器１７の出力端Ｋ
２から得られた信号を分周器２７のリセット端Ｒに与え
ることにより、分周の割合を損なうことなく、分周器１
７，２７は互いに位相の揃った分周クロック３３，３４
をそれぞれ出力することができる。

【００４３】実施の形態２．クロックＣＫの周波数が高
くなると、上記遅延量Δ１，Δ２がクロックＣＫの１周
期分内に収まり切れない可能性が生じる。本実施の形態
は遅延量Δ１，Δ２の上限を緩和する技術を提示する。

【００４４】図５は本実施の形態にかかるマスタチップ
１０２及びスレーブチップ２０２の構成と、それら相互
の接続関係を示す回路図である。マスタチップ１０２の
構成は実施の形態１において図１で示されたマスタチッ
プ１０１の構成に対し、分周器１７を分周器１８で置換
し、スリーステートバッファ１３，１４，１５の前段に
それぞれＤフリップフロップ３８、Ｄラッチ３５、Ｄラ
ッチ３６を設け、クロックＣＫの論理反転をＤラッチ３
５に供給するインバータ３７を追加して得られる。

【００４５】分周器１８はクロックＣＫを分周して分周
クロック３３を出力端Ｋ１から内部回路１０へ供給する
点で、分周器１７と共通するが、出力端Ｋ２から得られ
る信号はキャリー信号ＣＹではなく、フルカウントする
よりもクロックＣＫの１周期分だけ前において活性化す
る信号ＣＢである。

【００４６】Ｄフリップフロップ３８の入力端Ｄは分周
器１８の出力端Ｋ２に接続され、クロックＣＫの立ち上
がりによって信号ＣＢが出力端Ｑへと伝達される。Ｄラ
ッチ３５はゲート端Ｇにインバータ３７の出力を受け、
クロックＣＫが“Ｌ”の場合には入力端Ｄの論理状態を
素通しし、“Ｈ”の場合にはその直前の入力端Ｄの論理
状態を保持する。Ｄラッチ３６はゲート端Ｇにクロック
ＣＫを受け、クロックＣＫが“Ｈ”の場合には入力端Ｄ
の論理状態を素通しし、“Ｌ”の場合にはその直前の入
力端Ｄの論理状態を保持する。

【００４７】スレーブチップ２０２の構成はマスタチッ
プ２０１と同様であり、具体的には内部回路２０、内部
回路２０に分周クロック３４を供給する分周器２８、ス
リーステートバッファ２３，２４，２５、モード端子４
２、入出力ポート４１、Ｄラッチ４５，４６、Ｄフリッ
プフロップ４８、インバータ２６，４７を備えている。
これらはそれぞれマスタチップ２０１の内部回路１０、
分周器１８、スリーステートバッファ１３，１４，１
５、モード端子３２、入出力ポート３１、Ｄラッチ３
５，３６、Ｄフリップフロップ３８、インバータ１６，
３７にそれぞれ対応している。実施の形態１と同様に、
マスタチップ１０２とスレーブチップ２０２の相違は、
モード端子３２に正電位が与えられているのに対して、
モード端子４２が接地されている点にある。

【００４８】図６は分周器１８，２８に採用される分周
回路８ａの回路図であり、ここでは４分周の場合の構成
を例示している。分周回路８ａは図２に示された分周回
路７ａの構成に対し、ＡＮＤゲートＧ３には出力Ｑ１の
代わりに、インバータＩ３によって得られる出力Ｑ１の
論理反転が入力された構成となっている。このようにし
て、フルカウントするよりもクロックＣＫの１周期分だ
け前において活性化する信号ＣＢをＡＮＤゲートＧ３の
出力として得ることができる。

【００４９】図７は本実施の形態の動作を示すタイミン
グチャートである。クロックＣＫを基準として、マスタ
チップ１０２の分周器１８の動作及びスレーブチップ２
０２の分周器２８のリセット端Ｒの直前までの構成要素
の出力に分けて示している。ここでは分周器１８，２８
として図６に示された分周回路８ａを採用している場合
を例に採る。クロックＣＫの上の数字は、論理値
“Ｈ”，“Ｌ”をそれぞれ数値“１”，“０”とした場
合の、分周器１８における２・Ｑ２＋Ｑ１の値を示して
いる。また、時刻ｔ１１，ｔ１２，ｔ１３，ｔ１４，ｔ
１５はクロックＣＫの半周期間隔で設定されている。

【００５０】分周器１８において、時刻ｔ１１にクロッ
クＣＫが立ち上がり、これに対応して出力Ｑ１，Ｑ２が
それぞれ“Ｌ”，“Ｈ”となると、信号ＣＢは立ち上が
る。Ｄラッチ３５はクロックＣＫが“Ｈ”である時刻ｔ
１１〜ｔ１２においては時刻ｔ１１の直前の信号ＣＢの
値“Ｌ”を保持し、クロックＣＫが“Ｌ”である時刻ｔ
１２〜ｔ１３においてはその期間中の信号ＣＢの値を出
力する。

【００５１】信号ＣＢはクロックＣＫの１周期分活性化
するので、時刻ｔ１１よりも後で時刻ｔ１３までであれ
ば、信号ＣＢの立ち上がりがＤラッチ３５の入力端Ｄに
いくら遅延して伝達されても、Ｄラッチ３５の出力は時
刻ｔ１１，ｔ１２において“Ｌ”であり、時刻ｔ１３，
ｔ１４を含みクロックＣＫの半周期よりも長い期間で
“Ｈ”となる。

【００５２】Ｄラッチ３５の出力はスリーステートバッ
ファ１４、入出力ポート３１，４１を介してＤラッチ４
６に入力する。Ｄラッチ４６はクロックＣＫが“Ｌ”で
ある時刻ｔ１２〜ｔ１３においては時刻ｔ１２の直前の
入力端Ｄの値“Ｌ”を保持し、クロックＣＫが“Ｈ”で
ある時刻ｔ１３〜ｔ１４においてはその期間中の入力端
Ｄの値を出力する。

【００５３】上述のように、Ｄラッチ３５の出力はクロ
ック半周期分よりも長く“Ｈ”となるので、時刻ｔ１３
よりも後で時刻ｔ１５までであれば、スリーステートバ
ッファ１４の信号がＤラッチ４６の入力端Ｄにいくら遅
延して伝達されても、Ｄラッチ４６の出力は時刻ｔ１
２，ｔ１３において必ず“Ｌ”であり、時刻ｔ１４，ｔ
１５において必ず“Ｈ”となる。

【００５４】更にＤラッチ４６の出力はスリーステート
バッファ２５を介して分周器２８のリセット端Ｒへと伝
達されるが、分周器２８のリセット端Ｒでの信号の立ち
上がりは時刻ｔ１５まで遅延してもよい。リセットの契
機となるクロックＣＫの立ち上がりは時刻ｔ１５におい
て生じるからである。

【００５５】そして分周器２８は分周器１８と同様にし
て、そのリセット端Ｒに伝達された信号が“Ｈ”である
期間のクロックＣＫの立ち上がりにより、出力Ｑ１，Ｑ
２が共に“Ｌ”となる。

【００５６】以上のように、マスタチップ１０２のＤラ
ッチ３５とスレーブチップ２０２のＤラッチ４６が、信
号ＣＢについてのクロックＣＫの一周期分の遅延を許
す。但し、分周器２８は時刻ｔ１３におけるクロックＣ
Ｋの立ち上がりでリセットされることはない。上述のＤ
ラッチ３５の動作の故にＤラッチ４６の入力は必ず時刻
ｔ１２において“Ｌ”であり、これを受けたＤラッチ４
６の動作の故に分周器２８のリセット端Ｒの論理値は必
ず時刻ｔ１３において“Ｌ”となるからである。よって
遅延量を制限する時間を緩和する為にＤラッチ３５，３
６が設けられた故に、これらにおいて遅延される合計の
遅延量、即ちクロックＣＫの１周期分だけキャリー信号
ＣＹよりも前に、信号ＣＢが活性化する必要がある。

【００５７】分周クロック３３，４３の相互の同期を採
るため、分周器１８についてもＤラッチ３５，３６にお
いて遅延される合計の遅延量だけ信号ＣＢを遅延させる
必要がある。このため、Ｄフリップフロップ３８が分周
器１８の出力端Ｋ２と分周器１８のリセット端Ｒとの間
に設けられている。よって本実施の形態では分周クロッ
ク３３，４３の相互の同期を得つつも、実施の形態１の
場合と比較して遅延量を制限する期間を２倍に緩和する
ことができる。

【００５８】しかし、信号ＣＢは分周器２７，２８の出
力を所定の値に初期化することができれば、クロックＣ
ＫをＮ分周（Ｎ＞１）する分周器において、クロックＣ
ＫのＮ周期分毎にクロックＣＫの１周期分だけ活性化す
る信号を採用することができる。

【００５９】図８は分周器１８，２８として採用できる
分周回路８ｂの構成を示す回路図である。分周回路８ｂ
は図２に示された分周回路７ａの構成に対し、ＡＮＤゲ
ートＧ１をＯＲゲートＧ１０に置換し、ＯＲゲートＧ１
０の入力端にはインバータＩ２の出力の代わりにリセッ
ト端Ｒを直接接続した構成となっている。

【００６０】分周回路８ｂでは出力端Ｋ２からはキャリ
ー信号ＣＹが出力されるが、リセット端Ｒに与えられる
論理値が“Ｈ”となることによって初期化される出力Ｑ
１，Ｑ２は、“Ｈ”，“Ｌ”となっている。出力Ｑ１，
Ｑ２はキャリー信号ＣＹが出力される時の状態（Ｑ１＝
Ｑ２＝“Ｈ”）からクロックＣＫの２周期分経過する
と、上記の初期化の状態に移行するので、４分周の機能
を保ちつつ、分周器１８，２８は互いに位相の揃った分
周クロック３３，３４をそれぞれ出力することができ
る。

【００６１】なお、本実施の形態では、クロックＣＫの
Ｎ周期分毎にクロックＣＫの１周期分だけ活性化する信
号を分周器１８から得て、これをＤラッチ３５，４５で
遅延させて分周器２８の初期化に供する。よってＤラッ
チ３５，４６を統合してＤフリップフロップとし、いず
れか一方のチップに設けることもできる。しかし、マス
タチップ１０２及びスレーブチップ２０２のいずれも同
じ構成で得ることができるという点において、それぞれ
にＤラッチを設けることが望ましい。

【００６２】図９は本実施の形態の変形を示す回路図で
あり、マスタチップ１０３及びスレーブチップ２０３の
構成が示されている。図５ではマスタチップ１０２及び
スレーブチップ２０２において、それぞれＤフリップフ
ロップ３８，４８を設けているが、図９ではこれに替え
てＤラッチ３５と共にＤフリップフロップを構成するＤ
ラッチ３９、Ｄラッチ４５と共にＤフリップフロップを
構成するＤラッチ４９を設けている。但し、Ｄラッチ３
９の入力端Ｄはスリーステートバッファ１４の入力端、
出力端のいずれに接続してもよく、Ｄラッチ４９の入力
端Ｄはスリーステートバッファ２４の入力端、出力端の
いずれに接続してもよい。かかる構成においても、本実
施の形態の効果を得ることができる。

【００６３】

【発明の効果】この発明のうち請求項１にかかる集積回
路を複数用意し、一の集積回路を第１の動作モードで動
作させ、他の集積回路を第２の動作モードで動作させ、
両方の集積回路の入出力部を結合することにより、一の
集積回路の分周器が生成する所定の信号を以て両方の集
積回路の初期化信号とすることができるので、別個にリ
セット信号を必要とすることなく、両方の集積回路の分
周クロックの位相を整合させることができる。

【００６４】この発明のうち請求項２にかかる集積回路
によれば、一の集積回路の分周器が生成する所定の信号
を他の集積回路の分周器の初期化信号として伝達する際
の遅延量の上限を緩和することができる。

【００６５】この発明のうち請求項３にかかる集積回路
によれば、一の集積回路の分周器が生成する所定の信号
を一の集積回路の分周器自身の初期化信号として採用す
る際、一の集積回路の遅延素子が所定の信号を、一の集
積回路の第１のラッチにおける遅延量と他の集積回路の
第２のラッチにおける遅延量との合計だけ遅延するの
で、両方の集積回路の分周器に与えられる初期化信号の
位相を揃えることができる。

【００６６】この発明のうち請求項４及び５にかかる集
積回路によれば、分周器の初期化によって分周の割合が
変化することがない。

【図面の簡単な説明】

【図１】 本発明の実施の形態１の構成を示す回路図で
ある。

【図２】 本発明の実施の形態１の構成を示す回路図で
ある。

【図３】 本発明の実施の形態１の動作を示すタイミン
グチャートである。

【図４】 本発明の実施の形態１の変形の構成を示す回
路図である。

【図５】 本発明の実施の形態２の構成を示す回路図で
ある。

【図６】 本発明の実施の形態２の構成を示す回路図で
ある。

【図７】 本発明の実施の形態２の動作を示すタイミン
グチャートである。

【図８】 本発明の実施の形態２の変形の構成を示す回
路図である。

【図９】 本発明の実施の形態２の他の変形の構成を示
す回路図である。

【図１０】 従来の技術の構成を示す回路図である。

【図１１】 従来の技術の構成を示す回路図である。

【図１２】 従来の技術の構成を示す回路図である。

【符号の説明】

７ａ，７ｂ，８ａ，８ｂ 分周回路、１３〜１５，２３
〜２５ スリーステートバッファ、１７，１８，２７，
２８ 分周器、３１，４１ 入出力ポート、３２，４２
モード端子、３３，４３ 分周クロック、３５，３
６，３９，４５，４６，４９ Ｄラッチ、３８，４８
Ｄフリップフロップ、１０１〜１０３ マスタチップ、
２０１〜２０３ スレーブチップ、Ｃ クロック端、Ｒ
リセット端、ＣＹ キャリー信号、ＣＫ クロック、
Ｋ１，Ｋ２ 出力端。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 入力クロックを分周し、分周クロック
   と、前記分周クロックの周期で前記入力クロックの一周
   期分活性化する所定の信号とを生成し、初期化信号を受
   けて初期化される分周器と、 第１の動作モードにおいて前記所定の信号を外部へ出力
   し、かつ前記所定の信号を前記初期化信号として前記分
   周器へ与え、第２の動作モードにおいて前記初期化信号
   を前記外部から入力する入出力部とを備える集積回路。
2. 【請求項２】 前記入出力部は、 前記第１の動作モードにおいて前記所定の信号を一旦ラ
   ッチして前記外部へと出力する第１のラッチと、 前記第２の動作モードにおいて前記外部から入力した前
   記初期化信号を一旦ラッチして前記分周器に与える第２
   のラッチとを有する、請求項１記載の集積回路。
3. 【請求項３】 前記入出力部は、 前記第１の動作モードにおいて前記所定の信号を前記第
   １及び第２のラッチにおいてラッチに要する期間の合計
   だけ遅延させて前記所定の信号を前記分周器に与える遅
   延素子を更に備える、請求項２記載の集積回路。
4. 【請求項４】 前記第１及び第２のラッチは前記入力ク
   ロックに基づいて動作するＤラッチであり、前記遅延素
   子は前記入力クロックに基づいて動作するフリップフロ
   ップであり、 前記分周器は、前記初期化信号を受けて、前記所定の信
   号を生成する時点よりも前記遅延素子の遅延量と前記入
   力クロックの１周期分だけ遅延した時点の内部状態に初
   期化される、請求項３記載の集積回路。
5. 【請求項５】 前記分周器は、前記初期化信号を受け
   て、前記所定の信号を生成する時点よりも前記入力クロ
   ックの１周期分だけ遅延した時点の内部状態に初期化さ
   れる、請求項１記載の集積回路。