KR910005647A - 동기 보상 회로 - Google Patents

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KR910005647A
KR910005647A KR1019900013463A KR900013463A KR910005647A KR 910005647 A KR910005647 A KR 910005647A KR 1019900013463 A KR1019900013463 A KR 1019900013463A KR 900013463 A KR900013463 A KR 900013463A KR 910005647 A KR910005647 A KR 910005647A
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세끼모또 다다히로
니뽄 덴끼 가부시끼가이샤
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    • H04N5/00—Details of television systems
    • H04N5/04—Synchronising
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    • H—ELECTRICITY
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Abstract

내용 없음

Description

동기 보상 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 주사형 디스플레이 회로에 이용하기 위한 본 발명에 따른 보상 회로의 한 실시예에 대한 블록도.

Claims (3)

  1. 주사형 디스플레이 회로에 이용되는 동기 보상 회로로서, T/(K+1) 지연 시간을 각각 제공하는 제1내지 K번째 까지의 직렬 접속된 지연단으로 구성되며 T의 주기를 갖고 있는 기본 클럭을 수신하는 제1지연 회로; 제1지연회로의 제1단의 출력을 수신하며 T/L(여기서 2L=K+1)의 지연시간을 각각 제고하는 K+1번째에서 K+L번째까지의 직렬 접속된 지연단으로 구성되는 제2지연 회로;래치 신호를 발생시키기 위해 수평 동기 신호를 수신하는 타이밍 신호 발생 회로;제1지연 회로의 제1내지 (K-1)/2번째 지연단으로부터 출력된 기본 클럭 및 지연된 클럭을 각각 수신하는 L입력부를 갖고 있는 것으로서, 래치 신호에 응답하여 수신된 클럭을 래치하는 제1선택 신호 발생회로, 이 제1선택 신호 발생 회로는 수신된 클럭에 대응하는 제1내지 (K+1)/2번째 선택 신호를 발생하며, 제1내지 (K+1)/2번째 선택 신호중 N번째 선택 신호는 래치된 N번째 입력이 로우(Low) 레벨이고 래치된 N-1번째 입력이 하이 레벨일때 활성화되고, 상기 제1선택 신호 발생 회로는 또한 제1내지 (K+1)/2번째 선택 신호중 임의 하나가 활성화될때 활성화되는 제1억제 신호를 발생한다;제1지연 회로의 (K+1)/2번째의 K번째 지연단으로부터 출력된 지연된 클럭을 각각 수신하는 L 입력부를 갖고 있어 래치 신호에 응답해 수신된 클럭을 래치하는 제2선택 신호 발생 회로, 상기 제2선택 신호 발생 회로는 수신된 클럭에 대응하는 (K+3)/2번째 내지 K+1 번째 선택 신호를 발생하며, (K+3)/2번째 내지 (K+1)번째의 {[(K+3)/2]+N} 번째 선택 신호는 래치된 {[(K+3)/2]+N}번째 입력이 로우 레벨이고 래치된 {[(K+3)/2]+N}번째 입력이 하이 레벨일때 활성화되며, 제2선택 신호 발생 회로는 또한 (K+3)/2번째 내지 K+1번째 선택 신호중 임의 한 신호가 활성화될때 활성화되는 제2억제 신호를 발생한다.; 제2지연 회로의 (K+1)번째 내지 (K+L)번째 지연단에서 출력된 지연된 클럭을 각각 수신하는 L입력부를 갖고 있으며 래치 신호에 응답하여 수신된 클럭을 래치하는 제3선택 신호 발생 회로, 이 제 3선택 신호 발생 회로는 수신된 클럭에 응답하여 (K+2)번째 내지 (K+L+1)번째 선택 신호를 발생하며, K+2번째 내지 (K+L+1)번째의 (K+L+1)번째 선택 신호는 래치된 (K+L+1)번째 입력이 로우 레벨이고 래치된 K+N번째 입력이 하이 레벨일때 활성화된다; 수신된 (K+3)/2번째내지 (K+1)번째 선택 신호를 출력하기위하여 제2선택 신호로부터 (K+3)/2번째 내지(K+1)번째 선택 신호를 수신하도록 결합되어 있는 제1억제 회로, 이 회로는 제1억제 신호가 활성화될때 수신된 (K+3)/2번째 내지 (K+1)번째 선택 신호가 출력되는 것을 억제하기 위하여 제1억제 신호에 의해 제어된다; 수신된 (K+2)번째 내지 (K+L+1)번째 선택 신호를 출력하기 위하여 제3선택 신호 발생 회로로부터 (K+2)번째 내지 (K+L+1)번째 선택 신호를 수신하도록 결합된 제2억제회로, 이 회로는 제2억제 신호가 활성화될때 수신된 (K+2)번째 내지 (K+L+1번째 선택 신호가 출력되는 것을 억제시키기 위해 제2억제 신호에 의해 제어된다; 및 제1및 제2지연 회로의 제1내지 (K+L)번째 지연단으로부터 출력되는 기본 클럭 및 지연된 클럭을 수신하며 또한 제1선택 신호 발생 회로로부터 직접 출력되는 제1내지 (K+1)2번째 선택 신호와 제1 및 제2억제 회로를 통하여 공급된 (K+3)2번째 내지 (K+L+1)번째 선택 신호를 수신하는 것으로서 활성 선택 신호에 대응하는 지연된 클럭을 출력하는 동작을 하는 선택 회로를 구비하여 이루어지는 동기 보상 회로.
  2. 제1항에 있어서, 상기 타이밍 신호 발생 회로는 리셋 신호를 발생하며, 상기 선택 회로의 출력에 접속되어 상기 리셋 신호가 활성일때 초기화된 신호를 출력하도록 상기 리셋 신호에 의해 제어되는 출력 회로를 더 구비하는 동기 보상 회로.
  3. 주사형 디스플레이 회로에 이용되는 동기 보상 회로로서 K지연된 클럭을 발생하기 위해 기본 클럭을 수신하는 제1다단 지연 회로;L 지연된 클럭을 발생하기 위해 상기 제1다단 지연 회로의 출력을 수신하는 제2다단 지연 회로;래치 신호를 발생하기 위해 수평 동기 신호를 수신하는 타이밍 신호 발생 회로; 소정의 조건을 실행하는 수신된 클럭에 대응하는 선택 신호를 발생사기 위하여, 상기 래치 신호에 응답하여 상기 기본 클럭 및 K 지연된 클럭의 제1반을 래칭하는 제1선택 신호 발생 회로 ; 소정의 조건을 실행하는 수신된 클럭에 대응하는 선택 신호를 발생하기 위하여, 상기 래치 신호에 응답하여 상기 기본 클럭 및 K 지연된 클럭의 제2반을 래칭하는 제2선택 신호 발생 회로;소정의 조건을 실행하는 수신된 클럭에 대응하는 선택 신호를 발생하기 위하여 상기 래치 신호에 응답하여 상기 L지연된 클럭을 래치하는 제3선택 신호 발생 회로; 및 상기 제2 및 제3선택 신호 발생 회로로부터의 선택 신호에 앞서 상기 제1선택 신호를 발생 회호로부터 출력된 선택 신호에 대응하는 지연된 클럭과, 선택신호가 상기 제1선택 신호 발생 회로로부터 출력되지 않을때 상기 제3선택 신호 발생 회로로부터 선택 신호에 앞서 상기 제2선택 신호 발생 회로로부터 출력된 선택 신호에 대응하는 지연된 클럭을 출력시키기 위해 상기 기본 클럭 및 상기 K 및 L 지연된 클럭을 수신하는 선택 회로를 구비하여 이루어지는 동기 보상 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900013463A 1989-08-30 1990-08-30 동기 보상회로 KR930011287B1 (ko)

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JP1226090A JPH087558B2 (ja) 1989-08-30 1989-08-30 走査型表示回路の同期補償回路

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KR930011287B1 KR930011287B1 (ko) 1993-11-29

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EP0416465A2 (en) 1991-03-13

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