JPH0387791A - 走査型表示回路の同期補償回路 - Google Patents
走査型表示回路の同期補償回路Info
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- JPH0387791A JPH0387791A JP1226090A JP22609089A JPH0387791A JP H0387791 A JPH0387791 A JP H0387791A JP 1226090 A JP1226090 A JP 1226090A JP 22609089 A JP22609089 A JP 22609089A JP H0387791 A JPH0387791 A JP H0387791A
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- 238000004519 manufacturing process Methods 0.000 abstract description 5
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
- H04N5/05—Synchronising circuits with arrangements for extending range of synchronisation, e.g. by using switching between several time constants
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04N5/12—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/12—Synchronisation between the display unit and other units, e.g. other display units, video-disc players
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、走査型表示回路の同期補償回路に関し、特に
テレビ、ビデオ・デイスプレィ等の画面に文字や絵を挿
入する回路の走査クロックを基本クロックから得る同期
回路における同期ずれの補償回路に関する。
テレビ、ビデオ・デイスプレィ等の画面に文字や絵を挿
入する回路の走査クロックを基本クロックから得る同期
回路における同期ずれの補償回路に関する。
従来、この種の同期回路を第５図のブロック図に示す、
入力端子１はシステム全体を動作させる基本クロック（
以下システム・クロックという〉そのもの、あるいは分
周、逓倍等をして得るクロックの入力端子である。この
端子１から入力されたクロックは、Ｋ段遅延回路２によ
って第６図の様なりロックに展開される。この第６図は
、Ｋの値を７にとった例であり、１段あたりの遅延時間
は端子１に入力されるクロックの周期をに、 ＋ １で
ある８で割った値である。この第６図で遅延（■〉、遅
延（２）と記しであるのは、それぞれ遅延回路２の１段
目の出力、２段目の出力という意味である。
入力端子１はシステム全体を動作させる基本クロック（
以下システム・クロックという〉そのもの、あるいは分
周、逓倍等をして得るクロックの入力端子である。この
端子１から入力されたクロックは、Ｋ段遅延回路２によ
って第６図の様なりロックに展開される。この第６図は
、Ｋの値を７にとった例であり、１段あたりの遅延時間
は端子１に入力されるクロックの周期をに、 ＋ １で
ある８で割った値である。この第６図で遅延（■〉、遅
延（２）と記しであるのは、それぞれ遅延回路２の１段
目の出力、２段目の出力という意味である。
選択信号発生回路４ａはに段遅延回路２の出力を入力と
し、Ｎ段目の出力がロウレベル、Ｎ−１段目の出力がハ
イレベルなる関係が成立するとアクティブとなる（Ｋ＋
１）本の出力をもつ（Ｎは任意の値）。
し、Ｎ段目の出力がロウレベル、Ｎ−１段目の出力がハ
イレベルなる関係が成立するとアクティブとなる（Ｋ＋
１）本の出力をもつ（Ｎは任意の値）。
入力端子７に水平同期信号を与えると、タイミング発生
回路８は選択信号発生回路４ａにに段遅延回路２の出力
を遮断し、直前の入力状態をラッチする信号を出力する
。同時に、出力部９に出力をハイレベル、またはロウレ
ベルの初期出力状態にする信号を出力する。これにより
、選択信号発生回路４ａは水平同期信号が与えられる毎
に、水平同期信号からほぼ一定の時間後にハイレベルに
なるに段遅延回路２の出力クロックのいずれかを選択す
る信号を出力する０選択回路１２ａは選択信号発生回路
４ａの出力信号に従って、Ｋ段遅延回路２の出力クロッ
クのいずれかを出力部９に出力し、この出力部９は一定
の初期状態がら出力端子１３へそのクロックを出力する
。このようにして、水平同期信号と走査クロックの相対
関係が遅延回路の一段分の遅延時間を最大とする範囲に
おさえた走査クロックを得るものである。
回路８は選択信号発生回路４ａにに段遅延回路２の出力
を遮断し、直前の入力状態をラッチする信号を出力する
。同時に、出力部９に出力をハイレベル、またはロウレ
ベルの初期出力状態にする信号を出力する。これにより
、選択信号発生回路４ａは水平同期信号が与えられる毎
に、水平同期信号からほぼ一定の時間後にハイレベルに
なるに段遅延回路２の出力クロックのいずれかを選択す
る信号を出力する０選択回路１２ａは選択信号発生回路
４ａの出力信号に従って、Ｋ段遅延回路２の出力クロッ
クのいずれかを出力部９に出力し、この出力部９は一定
の初期状態がら出力端子１３へそのクロックを出力する
。このようにして、水平同期信号と走査クロックの相対
関係が遅延回路の一段分の遅延時間を最大とする範囲に
おさえた走査クロックを得るものである。
上述した従来の走査型管面表示の同期回路は、遅延回路
２の遅延時間が製造上のばらつきや、温度の変化等によ
って設定値より縮んだ場合は、第７図のタイミング図に
示す様なりロックとなり、遅延回路２の７段目の出力が
立上ってから次の基本クロックが立上るまでの間は水平
同期信号が入っても適切なタイミング関係となるクロッ
クがなくなってしまう、また、その遅延時間が伸びた場
合は、第８図のタイミング図に示す様なりロックとなり
、この第８図では、２段目の出力と７段目の出力が同−
周期内で発生してしまい、走査クロックが正しく発生さ
れず誤動作してしまうので実用には耐えられなくなった
。
２の遅延時間が製造上のばらつきや、温度の変化等によ
って設定値より縮んだ場合は、第７図のタイミング図に
示す様なりロックとなり、遅延回路２の７段目の出力が
立上ってから次の基本クロックが立上るまでの間は水平
同期信号が入っても適切なタイミング関係となるクロッ
クがなくなってしまう、また、その遅延時間が伸びた場
合は、第８図のタイミング図に示す様なりロックとなり
、この第８図では、２段目の出力と７段目の出力が同−
周期内で発生してしまい、走査クロックが正しく発生さ
れず誤動作してしまうので実用には耐えられなくなった
。
本発明の目的は、このような問題を解決し、計算上の遅
延クロックを予め２周期分用意し、遅延回路の遅延時間
が製造上のばらつきや、温度の変化等によって設計値よ
り縮んだ場合にも水平同期信号と適切なタイミング関係
となるクロックが発生でき、また同−周期内で複数のク
ロックが発生されない様、不要なタロツクの出力を禁止
できるようにした走査型表示回路の同期補償回路を提供
することにある。
延クロックを予め２周期分用意し、遅延回路の遅延時間
が製造上のばらつきや、温度の変化等によって設計値よ
り縮んだ場合にも水平同期信号と適切なタイミング関係
となるクロックが発生でき、また同−周期内で複数のク
ロックが発生されない様、不要なタロツクの出力を禁止
できるようにした走査型表示回路の同期補償回路を提供
することにある。
本発明の走査型表示回路の同期補償回路の構成は、シス
テム・クロックから得られたクロックを入力端子から入
力し、１段あたりの遅延時間をそのクロックの周期Ｔ１
をに＋１で割った値Ｔｌ／（Ｋ＋１）にとったに段直列
接続の遅延回路と、このに段直列接続の遅延回路の出力
を入力とし１段あたりの遅延時間をＴ１／しにとったＬ
段直列接続の遅延回路と、表示回路の水平同期信号を入
力端子から入力しラッチ信号およびリセット信号を出力
するタイミング発生回路と、前記に段の遅延回路の入力
クロックからその（Ｋ−１）／２段目までの出力を入力
とし、そのうちＮ段目の出力がロウレベル、Ｎ−１段目
の出力がハイレベルなる関係が成立するとアクティブと
なる（Ｋ＋１）７２本の出力をもち前記ラッチ信号によ
ってその出力状態を保持する第１のクロック選択信号発
生回路と、前記に段の遅延回路の（Ｋ＋１）／２２段目
からに段目までの出力を入力とし前記第１のクロック選
択信号発生回路と同機能をもつ第２のクロック選択信号
発生回路と、前記に段の遅延回路のに＋１段目からに＋
Ｌ段目までの出力を入力とし前記第１のクロック選択信
号発生回路と同機能をもつ第３のタロツク選択信号発生
回路と、前記第１のクロック選択信号発生回路からアク
ティブ信号が出力された時に前記第２のクロック選択信
号発生回路の出力を禁止する第１の禁止回路と、前記第
１および第２の各クロック選択信号発生回路からアクテ
ィブ信号が出力発生された時に前記第３のクロック選択
信号発生回路の出力を禁止する第２の禁止回路と、前記
第１から第３のクロック選択信号発生回路の出力に従っ
て前記各遅延回路の入力クロックおよびこれら遅延回路
の各出力クロックのうち、Ｎ−１段目の出力クロックが
ハイレベルでかつＮ段目の出力クロックがロウレベルで
あるＮ段目のクロックを選択するクロック選択回路と、
このクロック選択回路の出力を前記リセット信号に同期
して出力するクロック出力部とを有することを特徴とす
る。
テム・クロックから得られたクロックを入力端子から入
力し、１段あたりの遅延時間をそのクロックの周期Ｔ１
をに＋１で割った値Ｔｌ／（Ｋ＋１）にとったに段直列
接続の遅延回路と、このに段直列接続の遅延回路の出力
を入力とし１段あたりの遅延時間をＴ１／しにとったＬ
段直列接続の遅延回路と、表示回路の水平同期信号を入
力端子から入力しラッチ信号およびリセット信号を出力
するタイミング発生回路と、前記に段の遅延回路の入力
クロックからその（Ｋ−１）／２段目までの出力を入力
とし、そのうちＮ段目の出力がロウレベル、Ｎ−１段目
の出力がハイレベルなる関係が成立するとアクティブと
なる（Ｋ＋１）７２本の出力をもち前記ラッチ信号によ
ってその出力状態を保持する第１のクロック選択信号発
生回路と、前記に段の遅延回路の（Ｋ＋１）／２２段目
からに段目までの出力を入力とし前記第１のクロック選
択信号発生回路と同機能をもつ第２のクロック選択信号
発生回路と、前記に段の遅延回路のに＋１段目からに＋
Ｌ段目までの出力を入力とし前記第１のクロック選択信
号発生回路と同機能をもつ第３のタロツク選択信号発生
回路と、前記第１のクロック選択信号発生回路からアク
ティブ信号が出力された時に前記第２のクロック選択信
号発生回路の出力を禁止する第１の禁止回路と、前記第
１および第２の各クロック選択信号発生回路からアクテ
ィブ信号が出力発生された時に前記第３のクロック選択
信号発生回路の出力を禁止する第２の禁止回路と、前記
第１から第３のクロック選択信号発生回路の出力に従っ
て前記各遅延回路の入力クロックおよびこれら遅延回路
の各出力クロックのうち、Ｎ−１段目の出力クロックが
ハイレベルでかつＮ段目の出力クロックがロウレベルで
あるＮ段目のクロックを選択するクロック選択回路と、
このクロック選択回路の出力を前記リセット信号に同期
して出力するクロック出力部とを有することを特徴とす
る。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。入力端
子１は、システム全体を動作させるシステム・クロック
そのもの、あるいは分周、逓倍等をして得るクロック（
以下基本クロックという）を入力する。この端子１から
入力されたクロックはに段遅延回路２、およびＬ段遅延
回路３によって、第２図のタイミング図の様なりロック
に展開される。この第２図は、Ｋの値を７、Ｌの値を４
にとった例であり、１段あたりの計算上の遅延時間は、
Ｋ段遅延回路２の方は端子１に入力されるクロックの周
期をに＋１である８で割った値、Ｌ段遅延回路３の方は
端子１に入力されるクロックの周期をＬである４で割っ
た値である。遅延（Ｋｌ）、遅延（Ｌ２）と記しである
のは、それぞれに段遅延回路２の１段目の出力、Ｌ段遅
延回路３の２段目の出力という意味である。
子１は、システム全体を動作させるシステム・クロック
そのもの、あるいは分周、逓倍等をして得るクロック（
以下基本クロックという）を入力する。この端子１から
入力されたクロックはに段遅延回路２、およびＬ段遅延
回路３によって、第２図のタイミング図の様なりロック
に展開される。この第２図は、Ｋの値を７、Ｌの値を４
にとった例であり、１段あたりの計算上の遅延時間は、
Ｋ段遅延回路２の方は端子１に入力されるクロックの周
期をに＋１である８で割った値、Ｌ段遅延回路３の方は
端子１に入力されるクロックの周期をＬである４で割っ
た値である。遅延（Ｋｌ）、遅延（Ｌ２）と記しである
のは、それぞれに段遅延回路２の１段目の出力、Ｌ段遅
延回路３の２段目の出力という意味である。
選択信号発生回路４は基本クロックからに段遅延回路２
の３段目の出力を入力とし、Ｎ段目の出力がロウレベル
、Ｎ−１段目の出力がハイレベルなる関係が成立すると
アクティブとなる４本の出力をもつ（Ｎは任意と値）。
の３段目の出力を入力とし、Ｎ段目の出力がロウレベル
、Ｎ−１段目の出力がハイレベルなる関係が成立すると
アクティブとなる４本の出力をもつ（Ｎは任意と値）。
更に、４本の出力のうちいずれか１本でもアクティブに
なるとアクティブになる】７本の禁止信号の出力をもつ
、なお、基本クロックに対するＮ−１とはＬ段遅延回路
３の４段目の出力である０選択信号発生回路５は、Ｋ段
遅延回Ｎ２の４段目から７段目の出力を入力とし、選択
信号発生口Ｆ！＠４と同様の４本の出力と禁止信号出力
をもつ６選択信号発生回路６は、Ｌ段遅延回路３の１段
目から４段目の出力を入力とし、選択信号発生回路４と
同様の４本の出力をもつが、禁止信号出力は無い。選択
信号発生口ｉ￥４Ｇ４の禁止出力がアクティブとなると
、禁止回路１０および禁止回路１１がそれぞれ選択信号
発生回路５、選択信号発生回路６の４本ずつ出力を禁止
する０選択信号発生回路５の禁止出力がアクティブとな
ると、禁止回路１１が選択信号発生回路６の４本の出力
を禁止する。
なるとアクティブになる】７本の禁止信号の出力をもつ
、なお、基本クロックに対するＮ−１とはＬ段遅延回路
３の４段目の出力である０選択信号発生回路５は、Ｋ段
遅延回Ｎ２の４段目から７段目の出力を入力とし、選択
信号発生口Ｆ！＠４と同様の４本の出力と禁止信号出力
をもつ６選択信号発生回路６は、Ｌ段遅延回路３の１段
目から４段目の出力を入力とし、選択信号発生回路４と
同様の４本の出力をもつが、禁止信号出力は無い。選択
信号発生口ｉ￥４Ｇ４の禁止出力がアクティブとなると
、禁止回路１０および禁止回路１１がそれぞれ選択信号
発生回路５、選択信号発生回路６の４本ずつ出力を禁止
する０選択信号発生回路５の禁止出力がアクティブとな
ると、禁止回路１１が選択信号発生回路６の４本の出力
を禁止する。
入力端子７に水平同期信号を与えると、タイミング発生
回路８は選択信号発生回路４〜６に遅延回路の出力を遮
断し、直前の入力状態をラッチする信号を出力する。同
時に、出力部９に出力をハイレベル、またはロウレベル
の初期出力状態にする信号を出力する。これにより選択
信号発生回路４〜６は水平同期信号が与えられる毎に、
水平同期信号からほぼ一定の時間後にハイレベルになる
に段、またはＬ段遅延回路２，３の出力のいずれかを選
択する信号を出力する。選択信号発生回路４〜６の入力
がラッチされた時点では、第２図に示す様にＮ段目出力
がロウレベル、Ｎ−１段目出力がハイレベルなる関係か
に段遅延回路２の５段目の出力と、Ｌ段遅延回路３の３
段目出力で２箇所存在する。この場合、選択信号発生回
路５からの禁止信号によって禁止回路１１からは選択信
号が出力されない、従って、選択回路１２に対しに段遅
延回路２の５段目の出力のみを選択するよう指示が出る
ことになる０選択回路１２は、Ｋ段遅延回路２の５段目
の出力を出力部９に出力する。
回路８は選択信号発生回路４〜６に遅延回路の出力を遮
断し、直前の入力状態をラッチする信号を出力する。同
時に、出力部９に出力をハイレベル、またはロウレベル
の初期出力状態にする信号を出力する。これにより選択
信号発生回路４〜６は水平同期信号が与えられる毎に、
水平同期信号からほぼ一定の時間後にハイレベルになる
に段、またはＬ段遅延回路２，３の出力のいずれかを選
択する信号を出力する。選択信号発生回路４〜６の入力
がラッチされた時点では、第２図に示す様にＮ段目出力
がロウレベル、Ｎ−１段目出力がハイレベルなる関係か
に段遅延回路２の５段目の出力と、Ｌ段遅延回路３の３
段目出力で２箇所存在する。この場合、選択信号発生回
路５からの禁止信号によって禁止回路１１からは選択信
号が出力されない、従って、選択回路１２に対しに段遅
延回路２の５段目の出力のみを選択するよう指示が出る
ことになる０選択回路１２は、Ｋ段遅延回路２の５段目
の出力を出力部９に出力する。
第２図のタイムチャートのように、出力段リセット信号
がロウレベルとなりリセット解除すると出力端子１３か
ら選択されたクロックが出力される。すると、Ｋ＋１＝
２Ｌなる関係に選んでおけば、Ｋ段遅延回路２の１段あ
たりの遅延時間が製造ばらつきや温度変化等によって計
算値の半分になってしまっても、Ｌ段遅延回路３の一段
あたりの遅延時間はに段遅延回路２の計算上の遅延時間
になることになる。従って、第３図のタイミング図のよ
うに、遅延時間が半分になっても、Ｌ段遅延回路３の２
段目の出力が選択されることになる。結局、水平同期信
号がどの時点出発生しても、水平同期信号とほぼ一定の
相対関係を保つタロツクを得ることができる。
がロウレベルとなりリセット解除すると出力端子１３か
ら選択されたクロックが出力される。すると、Ｋ＋１＝
２Ｌなる関係に選んでおけば、Ｋ段遅延回路２の１段あ
たりの遅延時間が製造ばらつきや温度変化等によって計
算値の半分になってしまっても、Ｌ段遅延回路３の一段
あたりの遅延時間はに段遅延回路２の計算上の遅延時間
になることになる。従って、第３図のタイミング図のよ
うに、遅延時間が半分になっても、Ｌ段遅延回路３の２
段目の出力が選択されることになる。結局、水平同期信
号がどの時点出発生しても、水平同期信号とほぼ一定の
相対関係を保つタロツクを得ることができる。
また、Ｋ段遅延回路２の】４段あたりの遅延時間が計算
値の２倍になってしまっても、Ｋ段遅延回路２の一段あ
たりの遅延時間はＬ段遅延回路３の計算上の遅延時間に
なることになる。従って、第４図のタイミング図に示す
様にＮ段目の出力がロウレベル、Ｎ−１段目の出力がハ
イレベルなる条件を満たし、アクティブとなる選択信号
が４本出てしまう、しかし、禁止回路１０．１１によっ
て第４図の場合、第１の選択信号発生回路４がら出力さ
れるに段遅延回路３の３段目の出力のみが有効となり、
第２の選択信号発生回路５の出力であるに段遅延回路の
２の３段目の出力、および第３の選択信号発生回路６の
出力であるＬ段遅延回路３の２段目、４段目の出力は無
効となる。
値の２倍になってしまっても、Ｋ段遅延回路２の一段あ
たりの遅延時間はＬ段遅延回路３の計算上の遅延時間に
なることになる。従って、第４図のタイミング図に示す
様にＮ段目の出力がロウレベル、Ｎ−１段目の出力がハ
イレベルなる条件を満たし、アクティブとなる選択信号
が４本出てしまう、しかし、禁止回路１０．１１によっ
て第４図の場合、第１の選択信号発生回路４がら出力さ
れるに段遅延回路３の３段目の出力のみが有効となり、
第２の選択信号発生回路５の出力であるに段遅延回路の
２の３段目の出力、および第３の選択信号発生回路６の
出力であるＬ段遅延回路３の２段目、４段目の出力は無
効となる。
このようにして水平同期信号と相対の関係のずれがＬ段
遅延回路の一段分の遅延時間を最大とする範囲に抑さえ
た走査クロックを得ることができる。
遅延回路の一段分の遅延時間を最大とする範囲に抑さえ
た走査クロックを得ることができる。
以上説明したように本発明は、１段あたりの遅延時間を
そのクロックの周期Ｔ１を（Ｋ＋１）で割った値Ｔｌ／
（Ｋ＋１）にとり、かつそのクロックを入力とするに段
直列接続の遅延回路と、１段あたりの遅延時間をＴＩ／
Ｌにとり、かつに段直列接続の遅延回路の出力を入力と
するＬ段直列接続の遅延回路と、Ｋ段の遅延回路の入力
クロックから遅延四路の（Ｋ−１）／２段目までの出力
、遅延回路の（Ｋ＋１＞／２段目からに段目までの出力
、遅延回路のに＋１段目からに＋Ｌ段目までの出力を入
力とする３つの選択信号発生回路と２つの禁止回路を設
けることにより、製造上のばらつきや温度の変化等によ
って遅延回路の遅延時間が計算値の半分になった場合か
ら２倍になった場合でも、水平同期信号と相対の関係が
ほぼ一定のクロックを得ることができ、管面表示を安定
に行なうことができるという効果がある。従って、従来
から実用にならなかった技術を現実の商品に適用できる
様になる。
そのクロックの周期Ｔ１を（Ｋ＋１）で割った値Ｔｌ／
（Ｋ＋１）にとり、かつそのクロックを入力とするに段
直列接続の遅延回路と、１段あたりの遅延時間をＴＩ／
Ｌにとり、かつに段直列接続の遅延回路の出力を入力と
するＬ段直列接続の遅延回路と、Ｋ段の遅延回路の入力
クロックから遅延四路の（Ｋ−１）／２段目までの出力
、遅延回路の（Ｋ＋１＞／２段目からに段目までの出力
、遅延回路のに＋１段目からに＋Ｌ段目までの出力を入
力とする３つの選択信号発生回路と２つの禁止回路を設
けることにより、製造上のばらつきや温度の変化等によ
って遅延回路の遅延時間が計算値の半分になった場合か
ら２倍になった場合でも、水平同期信号と相対の関係が
ほぼ一定のクロックを得ることができ、管面表示を安定
に行なうことができるという効果がある。従って、従来
から実用にならなかった技術を現実の商品に適用できる
様になる。
第１図は本発明の一実施例のブロック図、第２図は第１
図のに段およびＬ段遅延回路の各段の出力波形と制御ク
ロックのタイムチャート、第３図は第２図のに段および
Ｌ段遅延回路の遅延時間が計算値の半分になった場合の
動作タイムチャート、第４図は第２図のに段およびＬ段
遅延回路の遅延時間が計算値の２倍になった場合の動作
タイムチャート、第５図は従来例のブロック図、第６図
は第５図のに段遅延回路の各段の出力波形と制御クロッ
クのタイムチャート、第７図は第５図のに段遅延回路の
遅延時間が計算値の半分になった場合の動作タイムチャ
ート、第８図は第５図のに段遅延回路の遅延時間が計算
値の２倍になった場合の動作タイムチャートである。 １・・・基本クロック入力端子、２・・・Ｋ段遅延回路
（Ｋ＝７＞、３・・・Ｌ段遅延回路（Ｌ＝４）、４〜６
．４ａ・・・選択信号発生回路、７・・・水平同期信号
入力端子、８・・・タイミング発生回路、９・・・出力
部、１０．１１・・・禁止回路、１２．１２ａ・・・選
択回路、１３・・・クロック出力端子。
図のに段およびＬ段遅延回路の各段の出力波形と制御ク
ロックのタイムチャート、第３図は第２図のに段および
Ｌ段遅延回路の遅延時間が計算値の半分になった場合の
動作タイムチャート、第４図は第２図のに段およびＬ段
遅延回路の遅延時間が計算値の２倍になった場合の動作
タイムチャート、第５図は従来例のブロック図、第６図
は第５図のに段遅延回路の各段の出力波形と制御クロッ
クのタイムチャート、第７図は第５図のに段遅延回路の
遅延時間が計算値の半分になった場合の動作タイムチャ
ート、第８図は第５図のに段遅延回路の遅延時間が計算
値の２倍になった場合の動作タイムチャートである。 １・・・基本クロック入力端子、２・・・Ｋ段遅延回路
（Ｋ＝７＞、３・・・Ｌ段遅延回路（Ｌ＝４）、４〜６
．４ａ・・・選択信号発生回路、７・・・水平同期信号
入力端子、８・・・タイミング発生回路、９・・・出力
部、１０．１１・・・禁止回路、１２．１２ａ・・・選
択回路、１３・・・クロック出力端子。
Claims (2)
- （１）システム・クロックから得られたクロックを入力
端子から入力し、１段あたりの遅延時間をそのクロック
の周期Ｔ１をＫ＋１で割った値Ｔ１／（Ｋ＋１）にとっ
たＫ段直列接続の遅延回路と、このＫ段直列接続の遅延
回路の出力を入力とし１段あたりの遅延時間をＴ１／Ｌ
にとったＬ段直列接続の遅延回路と、表示回路の水平同
期信号を入力端子から入力しラッチ信号およびリセット
信号を出力するタイミング発生回路と、前記に段の遅延
回路の入力クロックからその（Ｋ−１）／２段目までの
出力を入力とし、そのうちＮ段目の出力がロウレベル、
Ｎ−１段目の出力がハイレベルなる関係が成立するとア
クティブとなる（Ｋ＋１）／２本の出力をもち前記ラッ
チ信号によってその出力状態を保持する第１のクロック
選択信号発生回路と、前記Ｋ段の遅延回路の（Ｋ＋１）
／２段目からＫ段目までの出力を入力とし前記第１のク
ロック選択信号発生回路と同機能をもつ第２のクロック
選択信号発生回路と、前記に段の遅延回路のＫ＋１段目
からＫ＋Ｌ段目までの出力を入力とし前記第１のクロッ
ク選択信号発生回路と同機能をもつ第３のクロック選択
信号発生回路と、前記第１のクロック選択信号発生回路
からアクティブ信号が出力された時に前記第２のクロッ
ク選択信号発生回路の出力を禁止する第１の禁止回路と
、前記第１および第２の各クロック選択信号発生回路か
らアクティブ信号が出力発生された時に前記第３のクロ
ック選択信号発生回路の出力を禁止する第２の禁止回路
と、前記第１から第３のクロック選択信号発生回路の出
力に従つて前記各遅延回路の入力クロックおよびこれら
遅延回路の各出力クロックのうち、Ｎ−１段目の出力ク
ロックがハイレベルでかつＮ段目の出力クロックがロウ
レベルであるＮ段目のクロックを選択するクロック選択
回路と、このクロック選択回路の出力を前記リセット信
号に同期して出力するクロック出力部とを有することを
特徴とする走査型表示回路の同期補償回路。 - （２）Ｋ段の遅延回路の遅延時間Ｔ１／（Ｋ＋１）がＬ
段の遅延回路の遅延時間Ｔ１／Ｌの２分の１の関係にあ
る請求項（１）記載の走査型表示回路の同期補償回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1226090A JPH087558B2 (ja) | 1989-08-30 | 1989-08-30 | 走査型表示回路の同期補償回路 |
| US07/574,872 US5101118A (en) | 1989-08-30 | 1990-08-30 | Synchronization compensating circuit for use in scanning type display circuit |
| KR1019900013463A KR930011287B1 (ko) | 1989-08-30 | 1990-08-30 | 동기 보상회로 |
| EP90116651A EP0416465B1 (en) | 1989-08-30 | 1990-08-30 | Synchronization compensating circuit for use in scanning type display circuit |
| DE69017986T DE69017986T2 (de) | 1989-08-30 | 1990-08-30 | Synchronisationskompensierungsschaltung zur Anwendung in einer Abtastwiedergabeschaltung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1226090A JPH087558B2 (ja) | 1989-08-30 | 1989-08-30 | 走査型表示回路の同期補償回路 |
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| Publication Number | Publication Date |
|---|---|
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| JPH087558B2 JPH087558B2 (ja) | 1996-01-29 |
Family
ID=16839667
Family Applications (1)
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|---|---|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Families Citing this family (1)
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|---|---|---|---|---|
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Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
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- 1990-08-30 EP EP90116651A patent/EP0416465B1/en not_active Expired - Lifetime
- 1990-08-30 US US07/574,872 patent/US5101118A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8166556B2 (en) | 2006-11-30 | 2012-04-24 | Sony Corporation | Information processing apparatus, information recording medium, information processing method and computer program |
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| DE69017986T2 (de) | 1995-10-26 |
| DE69017986D1 (de) | 1995-04-27 |
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