JP3281800B2 - 可変遅延線回路 - Google Patents
可変遅延線回路Info
- Publication number
- JP3281800B2 JP3281800B2 JP13634896A JP13634896A JP3281800B2 JP 3281800 B2 JP3281800 B2 JP 3281800B2 JP 13634896 A JP13634896 A JP 13634896A JP 13634896 A JP13634896 A JP 13634896A JP 3281800 B2 JP3281800 B2 JP 3281800B2
- Authority
- JP
- Japan
- Prior art keywords
- delay
- signal
- data
- circuit
- input signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Pulse Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は、入力された信号
を外部からの制御データに応じて遅延して出力する可変
遅延線回路に関し、特に、ゲートアレイなどのＡＳＩＣ
（特定用途向けＩＣ）により実現される可変遅延線回路
に関する。
を外部からの制御データに応じて遅延して出力する可変
遅延線回路に関し、特に、ゲートアレイなどのＡＳＩＣ
（特定用途向けＩＣ）により実現される可変遅延線回路
に関する。
【０００２】
【従来の技術】パーソナルコンピュータ等からモニタ装
置に対して出力されるＶＧＡ（VideoGraphics Array）
などの信号出力標準や、ＶＧＡの上位互換の信号出力標
準であるＳＶＧＡなどの規格による映像信号を、外部の
液晶モニタ装置に取込む際などに、それぞれの信号出力
標準規格に応じた画素周波数で映像信号をサンプリング
しなければならない場合がある。
置に対して出力されるＶＧＡ（VideoGraphics Array）
などの信号出力標準や、ＶＧＡの上位互換の信号出力標
準であるＳＶＧＡなどの規格による映像信号を、外部の
液晶モニタ装置に取込む際などに、それぞれの信号出力
標準規格に応じた画素周波数で映像信号をサンプリング
しなければならない場合がある。
【０００３】この場合において、サンプリングクロック
と映像信号との位相が最適に調整されていないと、映像
信号を正確にサンプリングすることができず、サンプリ
ングした結果、映像信号にジッタや信号振幅レベルの変
動といった症状が現われることがある。
と映像信号との位相が最適に調整されていないと、映像
信号を正確にサンプリングすることができず、サンプリ
ングした結果、映像信号にジッタや信号振幅レベルの変
動といった症状が現われることがある。
【０００４】したがって、サンプリングクロックと映像
信号との位相調整を行なうために、入力する信号の遅延
量を外部からの制御信号に応じて変化させることが可能
な可変遅延線回路が必要となる。
信号との位相調整を行なうために、入力する信号の遅延
量を外部からの制御信号に応じて変化させることが可能
な可変遅延線回路が必要となる。
【０００５】図５は、従来の可変遅延線回路５００の全
体構成を示す概略ブロック図である。可変遅延線回路５
００は、遅延させるべき入力信号ＩＮを受けて、遅延時
間のそれぞれ異なる複数の遅延信号を出力する遅延回路
群５０１と、遅延回路群５０１からの複数の遅延信号を
受けて、外部から与えられる遅延量指定データＵＸに基
づいて目的とする遅延信号を選択して出力するデコード
回路５０２とを備える。
体構成を示す概略ブロック図である。可変遅延線回路５
００は、遅延させるべき入力信号ＩＮを受けて、遅延時
間のそれぞれ異なる複数の遅延信号を出力する遅延回路
群５０１と、遅延回路群５０１からの複数の遅延信号を
受けて、外部から与えられる遅延量指定データＵＸに基
づいて目的とする遅延信号を選択して出力するデコード
回路５０２とを備える。
【０００６】遅延回路群５０１は、カスケード接続され
た複数の遅延回路、たとえばインバータ回路Ａ1 〜ＡN
を含む。インバータ回路Ａ1 は、入力信号ＩＮを入力に
受け、後段の各インバータ回路Ａ2 〜ＡN は、それぞれ
前段のインバータ回路Ａ1 〜ＡN-1 の出力を入力に受け
る。各インバータ回路Ａ1 〜ＡN の出力は、並行してデ
コード回路５０２に入力される。
た複数の遅延回路、たとえばインバータ回路Ａ1 〜ＡN
を含む。インバータ回路Ａ1 は、入力信号ＩＮを入力に
受け、後段の各インバータ回路Ａ2 〜ＡN は、それぞれ
前段のインバータ回路Ａ1 〜ＡN-1 の出力を入力に受け
る。各インバータ回路Ａ1 〜ＡN の出力は、並行してデ
コード回路５０２に入力される。
【０００７】各インバータ回路Ａ1 〜ＡN は、それぞれ
入力した信号を一定の期間遅延して出力する。この期間
は、各インバータ回路Ａ1 〜ＡN で同じである。
入力した信号を一定の期間遅延して出力する。この期間
は、各インバータ回路Ａ1 〜ＡN で同じである。
【０００８】次に、可変遅延線回路５００の動作につい
て簡単に説明する。初段のインバータ回路Ａ1 に、入力
信号ＩＮが入力されると、入力信号ＩＮは、一定の期間
遅延され遅延信号として出力される。この遅延信号は、
順次インバータ回路Ａ2 〜Ａ N で遅延を受けながら伝達
されていく。
て簡単に説明する。初段のインバータ回路Ａ1 に、入力
信号ＩＮが入力されると、入力信号ＩＮは、一定の期間
遅延され遅延信号として出力される。この遅延信号は、
順次インバータ回路Ａ2 〜Ａ N で遅延を受けながら伝達
されていく。
【０００９】デコード回路５０２は、外部から入力した
遅延量指定データＵＸをデコードして、インバータ回路
Ａ1 〜ＡN のそれぞれの出力である遅延信号の中から目
的とする遅延信号を選択して出力する。
遅延量指定データＵＸをデコードして、インバータ回路
Ａ1 〜ＡN のそれぞれの出力である遅延信号の中から目
的とする遅延信号を選択して出力する。
【００１０】したがって、遅延量指定データＵＸの値を
変化させることにより、入力信号ＩＮを任意の量遅延さ
せて、遅延信号ＯＵＴとして取出すことが可能である。
変化させることにより、入力信号ＩＮを任意の量遅延さ
せて、遅延信号ＯＵＴとして取出すことが可能である。
【００１１】しかしながら、この可変遅延線回路５００
の構成においては、各遅延回路Ａ1〜ＡN の性能のばら
つきや遅延特性のドリフトなどにより、最終的に出力さ
れる遅延信号ＯＵＴの遅延量は大きく影響を受ける。
の構成においては、各遅延回路Ａ1〜ＡN の性能のばら
つきや遅延特性のドリフトなどにより、最終的に出力さ
れる遅延信号ＯＵＴの遅延量は大きく影響を受ける。
【００１２】たとえば、ゲートアレイにより可変遅延線
回路５００を構成した場合を例にとると、その遅延量は
一般に、以下の式で表わされる。
回路５００を構成した場合を例にとると、その遅延量は
一般に、以下の式で表わされる。
【００１３】 （遅延量）＝（標準遅延量）×Ｋｔ×Ｋｖ×Ｋｐ …（１） ここで、Ｋｔ、ＫｖおよびＫｐは、それぞれ各遅延回路
Ａ1 〜ＡN の遅延時間に対する温度係数、電圧係数およ
びプロセス係数である。
Ａ1 〜ＡN の遅延時間に対する温度係数、電圧係数およ
びプロセス係数である。
【００１４】これらの係数値の代表的な値を図６に示
す。図６（ａ）は、温度係数Ｋｔの外部環境温度に対す
る変化を、（ｂ）は、電圧係数Ｋｖの電源電圧に対する
変化を、（ｃ）は、プロセス係数Ｋｐのプロセス変動
（たとえば、日変動等）の最大および最小値をそれぞれ
示す。
す。図６（ａ）は、温度係数Ｋｔの外部環境温度に対す
る変化を、（ｂ）は、電圧係数Ｋｖの電源電圧に対する
変化を、（ｃ）は、プロセス係数Ｋｐのプロセス変動
（たとえば、日変動等）の最大および最小値をそれぞれ
示す。
【００１５】図６に示した各係数の変動に基づくと、同
じゲートアレイのセル上に形成された可変遅延線回路の
遅延量のばらつきは、たとえプロセスばらつきが全くな
い状態であっても、環境温度が２５℃から７５℃に変化
すると約１３％増加し、さらに、電源電圧が５．０Ｖか
ら４．５Ｖになると約９％増加することになる。
じゲートアレイのセル上に形成された可変遅延線回路の
遅延量のばらつきは、たとえプロセスばらつきが全くな
い状態であっても、環境温度が２５℃から７５℃に変化
すると約１３％増加し、さらに、電源電圧が５．０Ｖか
ら４．５Ｖになると約９％増加することになる。
【００１６】さらにこの変動にプロセス係数Ｋｐの要因
が加わると、各ゲートアレイのセル間での遅延量のばら
つきは最大で２倍以上になる場合があることになる。
が加わると、各ゲートアレイのセル間での遅延量のばら
つきは最大で２倍以上になる場合があることになる。
【００１７】
【発明が解決しようとする課題】すなわち、図５に示し
た従来の可変遅延線回路５００の構成を、ＡＳＩＣ上で
実現した場合も、その各遅延線回路Ａ1 〜ＡN の特性ば
らつきや遅延特性のドリフト等の影響で目的とする遅延
量を正確に得ることは困難であり、特に高い精度が要求
される用途に、この可変遅延線回路５００を採用するこ
とは難しい。
た従来の可変遅延線回路５００の構成を、ＡＳＩＣ上で
実現した場合も、その各遅延線回路Ａ1 〜ＡN の特性ば
らつきや遅延特性のドリフト等の影響で目的とする遅延
量を正確に得ることは困難であり、特に高い精度が要求
される用途に、この可変遅延線回路５００を採用するこ
とは難しい。
【００１８】この問題を解決するために、図７に示す可
変遅延線回路６００が提案されている（特願平８−１０
２６３３）が、未だ公知とはなっていない。
変遅延線回路６００が提案されている（特願平８−１０
２６３３）が、未だ公知とはなっていない。
【００１９】図７は、この可変遅延線回路６００の全体
構成を示す概略ブロック図である。図７において、可変
遅延線回路６００は、信号遅延回路６０１と、信号発生
回路６０２と、遅延量検出回路６０３と、切換回路６０
４と、制御回路６０５と、波形補完回路６０６と、切換
回路６０７とを備える。
構成を示す概略ブロック図である。図７において、可変
遅延線回路６００は、信号遅延回路６０１と、信号発生
回路６０２と、遅延量検出回路６０３と、切換回路６０
４と、制御回路６０５と、波形補完回路６０６と、切換
回路６０７とを備える。
【００２０】信号遅延回路６０１は、外部からの制御に
従い、入力信号ＩＮを所定の時間遅延して出力する。
従い、入力信号ＩＮを所定の時間遅延して出力する。
【００２１】この信号遅延回路６０１は、遅延回路群６
０８と選択回路６０９とを含み、図５に示す可変遅延線
回路５００と同様の構成を有する。
０８と選択回路６０９とを含み、図５に示す可変遅延線
回路５００と同様の構成を有する。
【００２２】信号発生回路６０２は、信号遅延回路６０
１の遅延量をモニタする基準信号Ｍおよび各種制御パル
スを生成する。
１の遅延量をモニタする基準信号Ｍおよび各種制御パル
スを生成する。
【００２３】この信号発生回路６０２は、内部クロック
信号を発生する水晶発振回路６１０と、内部クロック信
号に基づき基準信号Ｍを発生する基準信号発生回路６１
１とを含む。
信号を発生する水晶発振回路６１０と、内部クロック信
号に基づき基準信号Ｍを発生する基準信号発生回路６１
１とを含む。
【００２４】遅延量検出回路６０３は、信号遅延回路６
０１を介して、基準信号Ｍを所定の時間遅延させるため
に必要な信号遅延回路６０１を制御する基準データＲを
出力する。
０１を介して、基準信号Ｍを所定の時間遅延させるため
に必要な信号遅延回路６０１を制御する基準データＲを
出力する。
【００２５】切換回路６０４は、入力信号ＩＮと基準信
号Ｍとを受けて、いずれかを選択的に信号遅延回路６０
１に入力する。すなわち、可変遅延線回路６００は、遅
延させるべき入力信号ＩＮに対して、信号遅延回路６０
１の遅延量をモニタする基準信号Ｍを時分割して割込ま
せて入力する。
号Ｍとを受けて、いずれかを選択的に信号遅延回路６０
１に入力する。すなわち、可変遅延線回路６００は、遅
延させるべき入力信号ＩＮに対して、信号遅延回路６０
１の遅延量をモニタする基準信号Ｍを時分割して割込ま
せて入力する。
【００２６】波形補完回路６０６は、入力信号ＩＮを受
けて、所定のレベルの補完信号を出力する。
けて、所定のレベルの補完信号を出力する。
【００２７】切換回路６０７は、信号遅延回路６０１お
よび波形補完回路６０６の出力を受けて、いずれかの信
号を選択的に出力する。
よび波形補完回路６０６の出力を受けて、いずれかの信
号を選択的に出力する。
【００２８】制御回路６０５は、外部から入力した遅延
量指定データＵＹと基準データＲとを受けて、制御デー
タＤを出力する演算器６１２と、基準データＲと制御デ
ータＤとを切換えて信号遅延回路６０１に出力する切換
回路６１３とを含む。
量指定データＵＹと基準データＲとを受けて、制御デー
タＤを出力する演算器６１２と、基準データＲと制御デ
ータＤとを切換えて信号遅延回路６０１に出力する切換
回路６１３とを含む。
【００２９】この演算器６１２においては、入力信号Ｉ
Ｎを外部から入力した遅延量指定データＵＹに対応する
時間だけ遅延させるため、実際に基準信号Ｍを所定の時
間遅延させて、その結果必要とした遅延量である基準デ
ータＲに基づき、遅延量指定データＵＹを修正し、制御
データＤとして出力する。
Ｎを外部から入力した遅延量指定データＵＹに対応する
時間だけ遅延させるため、実際に基準信号Ｍを所定の時
間遅延させて、その結果必要とした遅延量である基準デ
ータＲに基づき、遅延量指定データＵＹを修正し、制御
データＤとして出力する。
【００３０】すなわち、可変遅延線回路６００において
は、遅延回路群６０８の有する特性のばらつきやドリフ
トの影響を基準信号Ｍを用いて検出し、その結果である
基準データＲを入力信号ＩＮに対する遅延量の制御に反
映させることで、上記に示した問題の解決を図ってい
る。
は、遅延回路群６０８の有する特性のばらつきやドリフ
トの影響を基準信号Ｍを用いて検出し、その結果である
基準データＲを入力信号ＩＮに対する遅延量の制御に反
映させることで、上記に示した問題の解決を図ってい
る。
【００３１】しかし、可変遅延線回路６００は、遅延回
路群６０８の特性のばらつきやドリフトを検出するた
め、基準信号Ｍを入力信号ＩＮの非活性状態時を利用し
て入力するように構成している。
路群６０８の特性のばらつきやドリフトを検出するた
め、基準信号Ｍを入力信号ＩＮの非活性状態時を利用し
て入力するように構成している。
【００３２】したがって、入力信号ＩＮのデューティ比
が５０％近傍の場合、入力信号ＩＮと基準信号Ｍとを多
重化させたうえ、基準信号Ｍおよび入力信号ＩＮを選択
的に制御することは困難である。
が５０％近傍の場合、入力信号ＩＮと基準信号Ｍとを多
重化させたうえ、基準信号Ｍおよび入力信号ＩＮを選択
的に制御することは困難である。
【００３３】すなわち、可変遅延線回路６００において
は、入力信号ＩＮとして、比較的デューティ比に偏りの
ある、たとえば水平同期信号にしか適用できないという
問題が生じる。
は、入力信号ＩＮとして、比較的デューティ比に偏りの
ある、たとえば水平同期信号にしか適用できないという
問題が生じる。
【００３４】このため、図８に示す可変遅延線回路７０
０が提案されており（特願平８−１０２６３３）、ここ
では、入力信号ＩＮがデューティ比５０％近傍であって
も適用できる構成をとる。
０が提案されており（特願平８−１０２６３３）、ここ
では、入力信号ＩＮがデューティ比５０％近傍であって
も適用できる構成をとる。
【００３５】図８は、このような可変遅延線回路７００
の全体構成を示す概略ブロック図である。
の全体構成を示す概略ブロック図である。
【００３６】図８において、図７に示す可変遅延線回路
６００と同一部分には、同一参照番号を付してその説明
を省略する。
６００と同一部分には、同一参照番号を付してその説明
を省略する。
【００３７】可変遅延線回路７００が、図７に示す可変
遅延線回路６００の構成と異なる点は、信号遅延回路６
０１に代えて、信号遅延回路７０１を含むことである。
遅延線回路６００の構成と異なる点は、信号遅延回路６
０１に代えて、信号遅延回路７０１を含むことである。
【００３８】信号遅延回路７０１は、入力信号ＩＮと基
準信号Ｍとをそれぞれに入力する遅延回路群７０２、７
０３と、各遅延回路群７０２、７０３の出力を受ける選
択回路７０４、７０５とを含む。
準信号Ｍとをそれぞれに入力する遅延回路群７０２、７
０３と、各遅延回路群７０２、７０３の出力を受ける選
択回路７０４、７０５とを含む。
【００３９】したがって、入力信号ＩＮおよび基準信号
Ｍを遅延させるための構成が、それぞれ独立して存在す
るため、入力信号ＩＮがデューティ比５０％近傍であっ
ても、上記に示した図７の可変遅延線回路６００におけ
る問題は生じない。
Ｍを遅延させるための構成が、それぞれ独立して存在す
るため、入力信号ＩＮがデューティ比５０％近傍であっ
ても、上記に示した図７の可変遅延線回路６００におけ
る問題は生じない。
【００４０】ところが、可変遅延線回路７００は、２系
統の遅延回路群７０２、７０３を持つので、各遅延線回
路群７０２、７０３の性能のばらつきや遅延特性のドリ
フトの相対差が新たに問題となる。
統の遅延回路群７０２、７０３を持つので、各遅延線回
路群７０２、７０３の性能のばらつきや遅延特性のドリ
フトの相対差が新たに問題となる。
【００４１】さらに、可変遅延線回路７００を１つのＡ
ＳＩＣ上で実現しようとすると、２系統の遅延回路群７
０２、７０３を含むため、回路規模が増大するとともに
コストの増大を招くという問題も生じる。
ＳＩＣ上で実現しようとすると、２系統の遅延回路群７
０２、７０３を含むため、回路規模が増大するとともに
コストの増大を招くという問題も生じる。
【００４２】それゆえ、本発明は上記に示した問題点を
解決するためになされたもので、その目的は、デューテ
ィ比に偏りのある入力信号はもとよりデューティ比が５
０％近傍の入力信号に対しても、遅延回路群が有する各
遅延回路の性能のばらつきや遅延特性のドリフトといっ
た影響を抑制して、高精度な可変遅延動作が可能な可変
遅延線回路を提供することである。
解決するためになされたもので、その目的は、デューテ
ィ比に偏りのある入力信号はもとよりデューティ比が５
０％近傍の入力信号に対しても、遅延回路群が有する各
遅延回路の性能のばらつきや遅延特性のドリフトといっ
た影響を抑制して、高精度な可変遅延動作が可能な可変
遅延線回路を提供することである。
【００４３】本発明の他の目的では、安価なＡＳＩＣ上
においても、高精度な遅延を実現することが可能な可変
遅延線回路を提供することである。
においても、高精度な遅延を実現することが可能な可変
遅延線回路を提供することである。
【００４４】
【課題を解決するための手段】請求項１に係る可変遅延
線回路は、外部からの遅延量指定データに応じて、入力
信号を目的とする時間遅延させて、遅延信号として出力
する可変遅延線回路であって、入力信号に基づき、所定
の第１のタイミング信号に応じて入力信号を一定時間遅
延させるための遅延量を検出する遅延特性検出手段と、
遅延量指定データを受けて、遅延特性検出手段の出力結
果に応じて、入力信号を目的とする時間だけ遅延するた
めの制御データを演算して更新する制御手段と、遅延特
性検出手段に対して、遅延特性検出手段の出力結果に応
じて入力信号を遅延させた信号をフィードバックすると
ともに、制御データに応じて、入力信号を遅延させて目
的とする遅延信号を出力する信号遅延手段とを備える。
線回路は、外部からの遅延量指定データに応じて、入力
信号を目的とする時間遅延させて、遅延信号として出力
する可変遅延線回路であって、入力信号に基づき、所定
の第１のタイミング信号に応じて入力信号を一定時間遅
延させるための遅延量を検出する遅延特性検出手段と、
遅延量指定データを受けて、遅延特性検出手段の出力結
果に応じて、入力信号を目的とする時間だけ遅延するた
めの制御データを演算して更新する制御手段と、遅延特
性検出手段に対して、遅延特性検出手段の出力結果に応
じて入力信号を遅延させた信号をフィードバックすると
ともに、制御データに応じて、入力信号を遅延させて目
的とする遅延信号を出力する信号遅延手段とを備える。
【００４５】請求項２に記載の可変遅延線回路は、遅延
特性検出手段が、第１のタイミング信号を発生するとと
もに、外部から受ける制御データの更新時間を決める第
１のデータにより第２のタイミング信号を発生するタイ
ミング信号発生手段と、第１のタイミング信号を受ける
ごとに、入力信号を所定の時間だけ遅延させるために必
要な信号遅延手段を制御する基準データを検出する遅延
量検出手段とを含み、制御手段が、第２のタイミング信
号に応じて、基準データを選択的に出力するラッチ手段
と、遅延量指定データと遅延量指定データと異なる第２
のデータとを外部から受けて、ラッチ手段の出力に基づ
いて、制御データを演算する演算手段とを含み、信号遅
延手段が、入力信号を受けて順次伝達するカスケード接
続された複数段の遅延回路からなる遅延回路群と、複数
段の遅延回路の出力を並列に受けて、基準データに応じ
て、いずれかの遅延回路の出力を選択して遅延量検出手
段にフィードバックする第１の選択回路と、複数段の遅
延回路の出力を並列に受けて、制御データに応じて、い
ずれかの遅延回路の出力を選択して、目的とする遅延信
号を出力する第２の選択回路とを含む。
特性検出手段が、第１のタイミング信号を発生するとと
もに、外部から受ける制御データの更新時間を決める第
１のデータにより第２のタイミング信号を発生するタイ
ミング信号発生手段と、第１のタイミング信号を受ける
ごとに、入力信号を所定の時間だけ遅延させるために必
要な信号遅延手段を制御する基準データを検出する遅延
量検出手段とを含み、制御手段が、第２のタイミング信
号に応じて、基準データを選択的に出力するラッチ手段
と、遅延量指定データと遅延量指定データと異なる第２
のデータとを外部から受けて、ラッチ手段の出力に基づ
いて、制御データを演算する演算手段とを含み、信号遅
延手段が、入力信号を受けて順次伝達するカスケード接
続された複数段の遅延回路からなる遅延回路群と、複数
段の遅延回路の出力を並列に受けて、基準データに応じ
て、いずれかの遅延回路の出力を選択して遅延量検出手
段にフィードバックする第１の選択回路と、複数段の遅
延回路の出力を並列に受けて、制御データに応じて、い
ずれかの遅延回路の出力を選択して、目的とする遅延信
号を出力する第２の選択回路とを含む。
【００４６】請求項３に係る可変遅延線回路は、遅延量
検出手段が、基準データに基づき、第１の選択回路から
出力される基準遅延信号の論理レベルと入力信号の論理
レベルとを比較する比較手段と、比較手段の出力結果を
受けて、基準遅延信号が入力信号に対して、所定の時間
遅延するように基準データを１単位ずつ増加あるいは減
少させ、第１の選択回路とラッチ回路とに基準データを
出力する検出手段と、第１のタイミング信号を受けるご
とに、基準データを初期値に設定する手段とを含む。
検出手段が、基準データに基づき、第１の選択回路から
出力される基準遅延信号の論理レベルと入力信号の論理
レベルとを比較する比較手段と、比較手段の出力結果を
受けて、基準遅延信号が入力信号に対して、所定の時間
遅延するように基準データを１単位ずつ増加あるいは減
少させ、第１の選択回路とラッチ回路とに基準データを
出力する検出手段と、第１のタイミング信号を受けるご
とに、基準データを初期値に設定する手段とを含む。
【００４７】請求項４に係る可変遅延線回路は、ラッチ
手段が、第１の論理レベルと第２の論理レベルとの２つ
の状態を繰返しとる第２のタイミング信号を受けて、第
２のタイミング信号が第１の論理レベルの間、基準デー
タの値をその出力の値として更新する手段を有する。
手段が、第１の論理レベルと第２の論理レベルとの２つ
の状態を繰返しとる第２のタイミング信号を受けて、第
２のタイミング信号が第１の論理レベルの間、基準デー
タの値をその出力の値として更新する手段を有する。
【００４８】請求項５に係る可変遅延線回路は、演算手
段が、ラッチ手段の出力と遅延量指定データと第２のデ
ータとを受けて、遅延量指定データに比例係数を乗算し
て制御データとして出力し、比例係数は、第２のデータ
を複数段の遅延回路の１段あたりの最大遅延時間で除算
したもので、ラッチ手段の出力を除算して算出する手段
を有する。
段が、ラッチ手段の出力と遅延量指定データと第２のデ
ータとを受けて、遅延量指定データに比例係数を乗算し
て制御データとして出力し、比例係数は、第２のデータ
を複数段の遅延回路の１段あたりの最大遅延時間で除算
したもので、ラッチ手段の出力を除算して算出する手段
を有する。
【００４９】請求項６に係る可変遅延線回路は、第２の
データが、第３の論理レベルと第４の論理レベルとの２
つの状態を繰返しとる入力信号において、入力信号の第
３の論理レベルのパルス幅を示す。
データが、第３の論理レベルと第４の論理レベルとの２
つの状態を繰返しとる入力信号において、入力信号の第
３の論理レベルのパルス幅を示す。
【００５０】請求項７に係る可変遅延線回路は、入力信
号が、そのデューティ比が５０％近傍の一定周波数であ
ることを特徴とする。
号が、そのデューティ比が５０％近傍の一定周波数であ
ることを特徴とする。
【００５１】
［実施の形態１］図１は、この発明の実施の形態１にお
ける可変遅延線回路１００の全体構成を示す概略ブロッ
ク図である。
ける可変遅延線回路１００の全体構成を示す概略ブロッ
ク図である。
【００５２】図１における可変遅延線回路１００は、入
力信号ＩＮを受けて、所定の第１のタイミング信号Ｐに
応じて、入力信号ＩＮを所定の時間遅延させるための遅
延量を検出し、基準データＲとして出力する遅延特性検
出回路１０１と、外部から遅延量指定データＵを受け
て、入力信号ＩＮを目的とする時間遅延するための制御
データＤを基準データＲをもとに演算して、更新する制
御回路１０２と、基準データＲを受けて、入力信号ＩＮ
を対応する時間遅延して、遅延特性検出回路１０１にフ
ィードバックするとともに、制御データＤを受けて、入
力信号ＩＮを対応する時間遅延して、目的とする遅延信
号ＯＵＴを出力する信号遅延回路１０３とを備える。
力信号ＩＮを受けて、所定の第１のタイミング信号Ｐに
応じて、入力信号ＩＮを所定の時間遅延させるための遅
延量を検出し、基準データＲとして出力する遅延特性検
出回路１０１と、外部から遅延量指定データＵを受け
て、入力信号ＩＮを目的とする時間遅延するための制御
データＤを基準データＲをもとに演算して、更新する制
御回路１０２と、基準データＲを受けて、入力信号ＩＮ
を対応する時間遅延して、遅延特性検出回路１０１にフ
ィードバックするとともに、制御データＤを受けて、入
力信号ＩＮを対応する時間遅延して、目的とする遅延信
号ＯＵＴを出力する信号遅延回路１０３とを備える。
【００５３】信号遅延回路１０３は、入力信号ＩＮを遅
延させる遅延回路群１０４と、第１の選択回路１０５
と、第２の選択回路１０６とを含む。
延させる遅延回路群１０４と、第１の選択回路１０５
と、第２の選択回路１０６とを含む。
【００５４】図２は、実施の形態１における信号遅延回
路１０３の全体構成を示す概略ブロック図であり、図５
に示す従来の可変遅延線回路５００と共通する構成要素
は、同一参照番号を付してその説明を省略する。
路１０３の全体構成を示す概略ブロック図であり、図５
に示す従来の可変遅延線回路５００と共通する構成要素
は、同一参照番号を付してその説明を省略する。
【００５５】遅延回路群１０４が、図５に示す従来の遅
延回路群５０１と異なる点は、遅延回路群１０４からの
出力が２系統存在すること、およびこれに対応して選択
回路１０５、１０６を２系統有することである。
延回路群５０１と異なる点は、遅延回路群１０４からの
出力が２系統存在すること、およびこれに対応して選択
回路１０５、１０６を２系統有することである。
【００５６】ここで第１の選択回路１０５は、遅延回路
群１０４から受ける遅延時間の異なる複数の遅延信号の
中から、遅延特性検出回路１０１の出力する基準データ
Ｒに対応する遅延信号を選択し、基準遅延信号ＲＳとし
て遅延特性検出回路１０１にフィードバックする。
群１０４から受ける遅延時間の異なる複数の遅延信号の
中から、遅延特性検出回路１０１の出力する基準データ
Ｒに対応する遅延信号を選択し、基準遅延信号ＲＳとし
て遅延特性検出回路１０１にフィードバックする。
【００５７】第２の選択回路１０６は、同じく遅延回路
群１０４から受ける複数の遅延信号の中から、制御回路
１０２が出力する制御データＤに対応する遅延信号を選
択して、遅延信号ＯＵＴとして出力する。
群１０４から受ける複数の遅延信号の中から、制御回路
１０２が出力する制御データＤに対応する遅延信号を選
択して、遅延信号ＯＵＴとして出力する。
【００５８】遅延特性検出回路１０１は、タイミング信
号発生回路１０７と、遅延量検出回路１０８とを含む。
号発生回路１０７と、遅延量検出回路１０８とを含む。
【００５９】タイミング信号発生回路１０７は、遅延特
性検出回路１０１を制御する第１のタイミング信号Ｐを
生成するとともに、後述するラッチ回路１０９での制御
データＤの更新時間を決めるデータＱＬを外部から受け
て第１のタイミング信号Ｐに同期した第２のタイミング
信号Ｑを生成する。
性検出回路１０１を制御する第１のタイミング信号Ｐを
生成するとともに、後述するラッチ回路１０９での制御
データＤの更新時間を決めるデータＱＬを外部から受け
て第１のタイミング信号Ｐに同期した第２のタイミング
信号Ｑを生成する。
【００６０】ここで、第１のタイミング信号Ｐは、周期
およびデューティ比が一定の繰返し信号である。
およびデューティ比が一定の繰返し信号である。
【００６１】一方、第２のタイミング信号Ｑは、第１の
タイミング信号Ｐと同一の周期であって、デューティ比
が第１のタイミング信号Ｐと異なる繰返し信号である。
タイミング信号Ｐと同一の周期であって、デューティ比
が第１のタイミング信号Ｐと異なる繰返し信号である。
【００６２】遅延量検出回路１０８は、第１のタイミン
グ信号Ｐの制御を受けて、入力信号ＩＮを所定の時間遅
延するための遅延回路群１０４の段数を検出して、基準
データＲとして出力する。
グ信号Ｐの制御を受けて、入力信号ＩＮを所定の時間遅
延するための遅延回路群１０４の段数を検出して、基準
データＲとして出力する。
【００６３】遅延量検出回路１０８は、第１のタイミン
グ信号Ｐを受けるごとに、基準データＲを初期値（以
下、簡単のためＲ0 と記す）に設定する。以下では、第
１のタイミング信号ＰがＨレベルのときに、基準データ
ＲをＲ0 とするものとする（なお、特に記載しないが、
以下に示す第１のタイミング信号Ｐの論理レベルの関係
は、逆であってもよい）。
グ信号Ｐを受けるごとに、基準データＲを初期値（以
下、簡単のためＲ0 と記す）に設定する。以下では、第
１のタイミング信号ＰがＨレベルのときに、基準データ
ＲをＲ0 とするものとする（なお、特に記載しないが、
以下に示す第１のタイミング信号Ｐの論理レベルの関係
は、逆であってもよい）。
【００６４】遅延量検出回路１０８は、基準データＲを
信号遅延回路１０３に出力して、入力信号ＩＮを基準デ
ータＲに対応する時間遅延した基準遅延信号ＲＳを受け
る。
信号遅延回路１０３に出力して、入力信号ＩＮを基準デ
ータＲに対応する時間遅延した基準遅延信号ＲＳを受け
る。
【００６５】基準遅延信号ＲＳを受けた遅延量検出回路
１０８は、入力信号ＩＮに対して、基準遅延信号ＲＳが
所定の時間遅延しているか比較し、その結果に基づき、
基準データＲを１ずつ増加あるいは減少させて、基準デ
ータＲを修正する。
１０８は、入力信号ＩＮに対して、基準遅延信号ＲＳが
所定の時間遅延しているか比較し、その結果に基づき、
基準データＲを１ずつ増加あるいは減少させて、基準デ
ータＲを修正する。
【００６６】すなわち、遅延量検出回路１０８は、Ｈレ
ベルの第１のタイミング信号Ｐを受けて基準データＲを
Ｒ0 に設定した後、第１のタイミング信号ＰがＬレベル
の間、基準データＲに基づく基準遅延信号ＲＳと入力信
号ＩＮとの比較およびその比較結果に伴う基準データＲ
の修正を繰返す。
ベルの第１のタイミング信号Ｐを受けて基準データＲを
Ｒ0 に設定した後、第１のタイミング信号ＰがＬレベル
の間、基準データＲに基づく基準遅延信号ＲＳと入力信
号ＩＮとの比較およびその比較結果に伴う基準データＲ
の修正を繰返す。
【００６７】制御回路１０２は、ラッチ回路１０９と、
演算器１１０とを含む。ラッチ回路１０９は、遅延特性
検出回路１０１から受けた第２のタイミング信号Ｑに応
じて、遅延量検出回路１０８が出力する基準データＲを
選択的に出力する。
演算器１１０とを含む。ラッチ回路１０９は、遅延特性
検出回路１０１から受けた第２のタイミング信号Ｑに応
じて、遅延量検出回路１０８が出力する基準データＲを
選択的に出力する。
【００６８】具体的には、第２のタイミング信号ＱがＨ
レベルからＬレベルへ移行するごとに、遅延基準データ
ＲＲの値を逐次基準データＲの値で更新して演算器１１
０に出力する（以下、特に記載しないが、この論理レベ
ルの関係は逆であってもよい）。この動作は、第２のタ
イミング信号ＱがＬレベルの間繰返される。一方、第２
のタイミング信号ＱがＨレベルの間、遅延基準データＲ
Ｒの変更は行なわれず、演算器１１０に出力する。
レベルからＬレベルへ移行するごとに、遅延基準データ
ＲＲの値を逐次基準データＲの値で更新して演算器１１
０に出力する（以下、特に記載しないが、この論理レベ
ルの関係は逆であってもよい）。この動作は、第２のタ
イミング信号ＱがＬレベルの間繰返される。一方、第２
のタイミング信号ＱがＨレベルの間、遅延基準データＲ
Ｒの変更は行なわれず、演算器１１０に出力する。
【００６９】演算器１１０は、外部から遅延量指定デー
タＵと入力信号基準データＴとを受けて、入力信号ＩＮ
が遅延量指定データＵに応じた時間遅延するために必要
な遅延回路群１０４の段数を遅延基準データＲＲをもと
に演算し、制御データＤとして更新し、出力する。
タＵと入力信号基準データＴとを受けて、入力信号ＩＮ
が遅延量指定データＵに応じた時間遅延するために必要
な遅延回路群１０４の段数を遅延基準データＲＲをもと
に演算し、制御データＤとして更新し、出力する。
【００７０】具体的には、演算器１１０は、外部から受
けた遅延量指定データＵと入力信号基準データＴと遅延
基準データＲＲとを用いて、制御データＤを、以下の数
式に基づき算出する。
けた遅延量指定データＵと入力信号基準データＴと遅延
基準データＲＲとを用いて、制御データＤを、以下の数
式に基づき算出する。
【００７１】 Ｚ＝ＲＲ／（Ｔ／ＴＭＡ） … （２） Ｄ＝Ｚ×Ｕ … （３） ここで、入力信号ＩＮが、周期およびデューティ比が一
定の繰返し信号であるとすれば、入力信号基準データＴ
は、入力信号ＩＮのパルス幅を示すデータであり、ＴＭ
Ａは、遅延回路群１０４の各遅延回路Ａ1 〜ＡN の１段
あたりの遅延時間最大値である。
定の繰返し信号であるとすれば、入力信号基準データＴ
は、入力信号ＩＮのパルス幅を示すデータであり、ＴＭ
Ａは、遅延回路群１０４の各遅延回路Ａ1 〜ＡN の１段
あたりの遅延時間最大値である。
【００７２】すなわち、演算器１１０は、遅延基準デー
タＲＲと入力信号基準データＴを遅延時間最大値ＴＭＡ
で除算したものとの比率Ｚによって、遅延量指定データ
Ｕを修正し、制御データＤを算出する。制御データＤを
式（３）に設定することで、入力信号ＩＮが遅延量指定
データＵに対応する時間だけ、高精度に遅延され、目的
とする遅延信号ＯＵＴが得られる理由については、後に
述べる。
タＲＲと入力信号基準データＴを遅延時間最大値ＴＭＡ
で除算したものとの比率Ｚによって、遅延量指定データ
Ｕを修正し、制御データＤを算出する。制御データＤを
式（３）に設定することで、入力信号ＩＮが遅延量指定
データＵに対応する時間だけ、高精度に遅延され、目的
とする遅延信号ＯＵＴが得られる理由については、後に
述べる。
【００７３】以上の準備のもとに、図１に示した可変遅
延線回路１００の動作を説明する。なお、本実施の形態
１においては、入力信号ＩＮをデューティ比５０％の矩
形波とする。
延線回路１００の動作を説明する。なお、本実施の形態
１においては、入力信号ＩＮをデューティ比５０％の矩
形波とする。
【００７４】図３は、実施の形態１における可変遅延線
回路１００の動作説明に用いる主要な信号レベルの時間
変化の例を示すタイミングチャート図である。
回路１００の動作説明に用いる主要な信号レベルの時間
変化の例を示すタイミングチャート図である。
【００７５】まず、時刻ｔ１において、第１のタイミン
グ信号ＰがＬレベルからＨレベルへ移る。
グ信号ＰがＬレベルからＨレベルへ移る。
【００７６】遅延量検出回路１０８は、時刻ｔ１からｔ
２の間、Ｈレベルの第１のタイミング信号Ｐを受けて、
基準データＲを初期値Ｒ0 に設定する。
２の間、Ｈレベルの第１のタイミング信号Ｐを受けて、
基準データＲを初期値Ｒ0 に設定する。
【００７７】時刻ｔ２からｔ４の間、第１のタイミング
信号ＰがＬレベルとなる。この期間、遅延量検出回路１
０８は、以下の手順に従い、基準データＲの修正を行な
う。
信号ＰがＬレベルとなる。この期間、遅延量検出回路１
０８は、以下の手順に従い、基準データＲの修正を行な
う。
【００７８】ここで、図４は、実施の形態１における遅
延量検出回路１０８での入力信号ＩＮと基準遅延信号Ｒ
Ｓとの関係を示すタイミングチャート図である。
延量検出回路１０８での入力信号ＩＮと基準遅延信号Ｒ
Ｓとの関係を示すタイミングチャート図である。
【００７９】図４（ａ）においては、基準遅延信号ＲＳ
がＬレベルからＨレベルに変わる時点での入力信号ＩＮ
の信号レベルは、Ｈレベルである。
がＬレベルからＨレベルに変わる時点での入力信号ＩＮ
の信号レベルは、Ｈレベルである。
【００８０】すなわち、基準データＲに基づいて入力信
号ＩＮを遅延させたその結果にあたる遅延基準信号ＲＳ
の遅延時間は、入力信号ＩＮの１／２周期よりも短い。
この場合、遅延量検出回路１０８では、基準データＲを
１増加させる。
号ＩＮを遅延させたその結果にあたる遅延基準信号ＲＳ
の遅延時間は、入力信号ＩＮの１／２周期よりも短い。
この場合、遅延量検出回路１０８では、基準データＲを
１増加させる。
【００８１】一方、図４（ｂ）においては、基準遅延信
号ＲＳがＬレベルからＨレベルに変わる時点での入力信
号ＩＮの信号レベルは、Ｌレベルである。
号ＲＳがＬレベルからＨレベルに変わる時点での入力信
号ＩＮの信号レベルは、Ｌレベルである。
【００８２】すなわち、基準遅延信号ＲＳの遅延時間
は、入力信号ＩＮの１／２周期よりも長い。この場合、
遅延量検出回路１０８では、基準データＲを１減少させ
る。
は、入力信号ＩＮの１／２周期よりも長い。この場合、
遅延量検出回路１０８では、基準データＲを１減少させ
る。
【００８３】つまり、遅延量検出回路１０８は、基準遅
延信号ＲＳの遅延時間が入力信号ＩＮの１／２周期に満
たない場合は、遅延時間が増加するように、遅延時間が
入力信号ＩＮの１／２周期を超えている場合は、遅延時
間が減少するように基準データＲを変化させる。最終的
には、入力信号ＩＮに対し基準遅延信号ＲＳが１／２周
期遅れた関係となる値で、基準データＲは安定する。こ
こで、簡単のため、この安定値をＲ（ｉ）と記す。ｉと
は、ｉ番目の第１のタイミング信号Ｐを受けたことを指
す。
延信号ＲＳの遅延時間が入力信号ＩＮの１／２周期に満
たない場合は、遅延時間が増加するように、遅延時間が
入力信号ＩＮの１／２周期を超えている場合は、遅延時
間が減少するように基準データＲを変化させる。最終的
には、入力信号ＩＮに対し基準遅延信号ＲＳが１／２周
期遅れた関係となる値で、基準データＲは安定する。こ
こで、簡単のため、この安定値をＲ（ｉ）と記す。ｉと
は、ｉ番目の第１のタイミング信号Ｐを受けたことを指
す。
【００８４】時刻ｔ４では、第１のタイミング信号Ｐが
ＬレベルからＨレベルに移り、遅延量検出回路１０８
は、再び、基準データＲをＲ0 に設定して、時刻ｔ５以
降、安定した値を検出する。
ＬレベルからＨレベルに移り、遅延量検出回路１０８
は、再び、基準データＲをＲ0 に設定して、時刻ｔ５以
降、安定した値を検出する。
【００８５】ここで、基準遅延信号ＲＳが、入力信号Ｉ
Ｎに対して３／２周期、５／２周期、すなわち（１／２
＋ｎ）周期（ただし、ｎは正数）遅れた関係になって
も、第１のタイミング信号Ｐが繰返し信号であるため、
次の第１のタイミング信号Ｐで、基準データＲはリフレ
ッシュされる。すなわち、第１のタイミング信号Ｐは、
基準データＲが、誤った固定値に設定され続けることを
防ぐ。
Ｎに対して３／２周期、５／２周期、すなわち（１／２
＋ｎ）周期（ただし、ｎは正数）遅れた関係になって
も、第１のタイミング信号Ｐが繰返し信号であるため、
次の第１のタイミング信号Ｐで、基準データＲはリフレ
ッシュされる。すなわち、第１のタイミング信号Ｐは、
基準データＲが、誤った固定値に設定され続けることを
防ぐ。
【００８６】一方、第２のタイミング信号Ｑは、時刻ｔ
１からｔ３の間および時刻ｔ４からｔ６の間、Ｈレベル
となり、時刻ｔ３からｔ４の間、Ｌレベルとなる。
１からｔ３の間および時刻ｔ４からｔ６の間、Ｈレベル
となり、時刻ｔ３からｔ４の間、Ｌレベルとなる。
【００８７】時刻ｔ３で、ＨレベルからＬレベルに第２
のタイミング信号Ｑが状態を遷移すると、ラッチ回路１
０９は、基準データＲの値を遅延基準データＲＲとして
出力する。この場合、時刻ｔ１からｔ３の間を十分とる
ことにより、基準データＲの値は、安定値Ｒ（ｉ）とな
っている。
のタイミング信号Ｑが状態を遷移すると、ラッチ回路１
０９は、基準データＲの値を遅延基準データＲＲとして
出力する。この場合、時刻ｔ１からｔ３の間を十分とる
ことにより、基準データＲの値は、安定値Ｒ（ｉ）とな
っている。
【００８８】時刻ｔ４からｔ６の間、ラッチ回路１０９
は、遅延基準データＲＲの値を変更しない。
は、遅延基準データＲＲの値を変更しない。
【００８９】時刻ｔ６で、再び、ＨレベルからＬレベル
に第２のタイミング信号Ｑが状態を遷移すると、ラッチ
回路１０９は、遅延基準データＲＲの値を基準データＲ
の値に更新する。この場合、基準データＲの値は、安定
値Ｒ（ｉ＋１）である。
に第２のタイミング信号Ｑが状態を遷移すると、ラッチ
回路１０９は、遅延基準データＲＲの値を基準データＲ
の値に更新する。この場合、基準データＲの値は、安定
値Ｒ（ｉ＋１）である。
【００９０】すなわち、ラッチ回路１０９は、第２のタ
イミング信号ＱのＬレベルを検出して、基準データＲの
値を遅延基準データＲＲとすることにより、常に、遅延
基準データＲＲの値を基準データＲの最新の安定値に更
新して出力する。
イミング信号ＱのＬレベルを検出して、基準データＲの
値を遅延基準データＲＲとすることにより、常に、遅延
基準データＲＲの値を基準データＲの最新の安定値に更
新して出力する。
【００９１】ここで、第２のタイミング信号Ｑのパルス
幅は、外部から受けるデータＱＬによって決まり、基準
データＲが十分に安定値に到達できるだけの時間幅に設
定する。
幅は、外部から受けるデータＱＬによって決まり、基準
データＲが十分に安定値に到達できるだけの時間幅に設
定する。
【００９２】前述したように、演算器１１０は、この遅
延基準データＲＲを用いて、以下の数式に基づき、制御
データＤを算出して出力する。
延基準データＲＲを用いて、以下の数式に基づき、制御
データＤを算出して出力する。
【００９３】 Ｚ（ｉ）＝ＲＲ（ｉ）／（Ｔ／ＴＭＡ） …（４） Ｄ（ｉ）＝Ｚ（ｉ）×Ｕ …（５） ここで、ＲＲ（ｉ）とは、Ｒ（ｉ）に設定された遅延基
準データＲＲを、Ｚ（ｉ）は、ＲＲ（ｉ）を用いたｉ番
目の比例係数を、Ｄ（ｉ）は、Ｚ（ｉ）を用いたｉ番目
の制御データＤを指す。
準データＲＲを、Ｚ（ｉ）は、ＲＲ（ｉ）を用いたｉ番
目の比例係数を、Ｄ（ｉ）は、Ｚ（ｉ）を用いたｉ番目
の制御データＤを指す。
【００９４】なお式（４）において、（Ｔ／ＴＭＡ）
は、遅延回路Ａ1 〜ＡN １段あたりの遅延時間が遅延時
間最大値ＴＭＡ（すなわち、遅延回路１段あたりの遅延
時間に変化のない）の場合において、時間Ｔ（本実施の
形態１では、入力信号ＩＮの１／２周期にあたる）だけ
入力信号ＩＮを遅延させるために必要となる遅延回路Ａ
1 〜ＡN の段数を示し、ＲＲ（ｉ）は、実際、時間Ｔだ
け入力信号ＩＮを遅延させるために必要とした段数を示
す。
は、遅延回路Ａ1 〜ＡN １段あたりの遅延時間が遅延時
間最大値ＴＭＡ（すなわち、遅延回路１段あたりの遅延
時間に変化のない）の場合において、時間Ｔ（本実施の
形態１では、入力信号ＩＮの１／２周期にあたる）だけ
入力信号ＩＮを遅延させるために必要となる遅延回路Ａ
1 〜ＡN の段数を示し、ＲＲ（ｉ）は、実際、時間Ｔだ
け入力信号ＩＮを遅延させるために必要とした段数を示
す。
【００９５】すなわち、演算器１１０は、遅延回路１段
あたりの遅延時間に変化がないものとして入力した、段
数である遅延量指定データＵを式（５）で修正すること
により、現時点において、遅延回路Ａ1 〜ＡN で必要と
する段数Ｄ（ｉ）を算出する。
あたりの遅延時間に変化がないものとして入力した、段
数である遅延量指定データＵを式（５）で修正すること
により、現時点において、遅延回路Ａ1 〜ＡN で必要と
する段数Ｄ（ｉ）を算出する。
【００９６】ここで、遅延回路Ａ1 〜ＡN の１段あたり
の遅延時間がＴＭＡである場合に、遅延基準データＲＲ
の値がＲＲＭとなり、その結果、制御データＤの値とし
てＤＭが得られたとすると、入力信号ＩＮに対する遅延
信号ＯＵＴの遅延時間差Δｄｍは、以下のように表わさ
れる。
の遅延時間がＴＭＡである場合に、遅延基準データＲＲ
の値がＲＲＭとなり、その結果、制御データＤの値とし
てＤＭが得られたとすると、入力信号ＩＮに対する遅延
信号ＯＵＴの遅延時間差Δｄｍは、以下のように表わさ
れる。
【００９７】 Δｄｍ＝ＴＭＡ×ＤＭ …（６） すなわち、式（２）、（３）を用いると、 Δｄｍ＝ＴＭＡ×［ＲＲＭ／（Ｔ／ＴＭＡ）×Ｕ］ …（７） ここで、遅延回路Ａ1 〜ＡN の１段あたりの遅延時間が
後述する種々の要因で、ＴＭＡの１／ｋに変化した場合
を考える。この場合、得られた遅延基準データの値がＲ
ＲＫであったとすると、入力信号ＩＮに対する遅延信号
ＯＵＴの遅延時間差Δｄｋは、以下のように表わされ
る。
後述する種々の要因で、ＴＭＡの１／ｋに変化した場合
を考える。この場合、得られた遅延基準データの値がＲ
ＲＫであったとすると、入力信号ＩＮに対する遅延信号
ＯＵＴの遅延時間差Δｄｋは、以下のように表わされ
る。
【００９８】 Δｄｋ＝ＴＭＡ×（１／ｋ）×［ＲＲＫ／（Ｔ／ＴＭＡ）×Ｕ］…（８） ここで、１／ｋは、０．２５〜１までの任意の値をと
る。
る。
【００９９】ところで、ＲＲＫとＲＲＭの関係は、以下
で表わされる。 ＲＲＫ＝ＲＲＭ×ｋ …（９） したがって、式（７）、（８）、（９）により、Δｄｋ
とΔｄｍとは、次の関係が成り立つ。
で表わされる。 ＲＲＫ＝ＲＲＭ×ｋ …（９） したがって、式（７）、（８）、（９）により、Δｄｋ
とΔｄｍとは、次の関係が成り立つ。
【０１００】 Δｄｋ＝Δｄｍ …（１０） すなわち、式（１）に示したように、従来の可変遅延線
回路５００では、環境温度や電源電圧の変化を受けて、
目的とする遅延信号の遅延時間が変動するという問題が
あったが、本実施の形態１における可変遅延線回路１０
０は、式（１０）に示すように、任意の遅延量指定デー
タＵに対する遅延信号の遅延時間は、遅延回路Ａ1 〜Ａ
N の１段あたりの遅延時間に変化があった場合において
も変動しない。
回路５００では、環境温度や電源電圧の変化を受けて、
目的とする遅延信号の遅延時間が変動するという問題が
あったが、本実施の形態１における可変遅延線回路１０
０は、式（１０）に示すように、任意の遅延量指定デー
タＵに対する遅延信号の遅延時間は、遅延回路Ａ1 〜Ａ
N の１段あたりの遅延時間に変化があった場合において
も変動しない。
【０１０１】したがって、可変遅延線回路１００は、環
境温度や電源電圧の変化を考慮することなく、任意の遅
延が実現できる。
境温度や電源電圧の変化を考慮することなく、任意の遅
延が実現できる。
【０１０２】また、本実施の形態１における可変遅延線
回路１００は、入力信号ＩＮを遅延回路群１０４で所定
の時間遅延させて、その結果必要とした段数から遅延回
路群１０４に存在する性能のばらつきや遅延特性のドリ
フトの影響を検出し、その結果を、入力信号ＩＮを遅延
して目的とする遅延信号を得るための制御に反映するこ
とで、上記のようなばらつきやドリフトの影響を修正し
ている。
回路１００は、入力信号ＩＮを遅延回路群１０４で所定
の時間遅延させて、その結果必要とした段数から遅延回
路群１０４に存在する性能のばらつきや遅延特性のドリ
フトの影響を検出し、その結果を、入力信号ＩＮを遅延
して目的とする遅延信号を得るための制御に反映するこ
とで、上記のようなばらつきやドリフトの影響を修正し
ている。
【０１０３】すなわち、可変遅延線回路１００は、遅延
回路Ａ1 〜ＡN が有する性能のばらつきや遅延特性のド
リフトを検出するため、入力信号ＩＮを基準信号として
使用する。したがって、従来の可変遅延線回路６００に
おいて、入力信号ＩＮとは異なる基準信号を生成するた
め必要とされる水晶発振回路６１０は、可変遅延線回路
１００においては不要となる。
回路Ａ1 〜ＡN が有する性能のばらつきや遅延特性のド
リフトを検出するため、入力信号ＩＮを基準信号として
使用する。したがって、従来の可変遅延線回路６００に
おいて、入力信号ＩＮとは異なる基準信号を生成するた
め必要とされる水晶発振回路６１０は、可変遅延線回路
１００においては不要となる。
【０１０４】なお、本実施の形態１においては、入力信
号ＩＮとしてデューティ比５０％の信号を例にとって説
明したが、入力信号ＩＮがデューティ比に偏りがある信
号であっても適用可能である。
号ＩＮとしてデューティ比５０％の信号を例にとって説
明したが、入力信号ＩＮがデューティ比に偏りがある信
号であっても適用可能である。
【０１０５】
【発明の効果】以上のように、この発明によれば、外部
からの遅延量指定データに応じて、入力信号を目的とす
る時間遅延させて遅延信号として出力する可変遅延線回
路において、可変遅延線回路を構成する遅延回路の製造
プロセスのばらつきによる性能のばらつきや、外部電源
電圧、環境温度等による遅延特性のドリフトが存在する
場合においても、高精度な遅延信号を出力することが可
能である。
からの遅延量指定データに応じて、入力信号を目的とす
る時間遅延させて遅延信号として出力する可変遅延線回
路において、可変遅延線回路を構成する遅延回路の製造
プロセスのばらつきによる性能のばらつきや、外部電源
電圧、環境温度等による遅延特性のドリフトが存在する
場合においても、高精度な遅延信号を出力することが可
能である。
【０１０６】さらに、可変遅延線回路を構成する回路素
子をＡＳＩＣ上に形成することで、部品点数を大幅に減
少させ、高精度かつ安価な可変遅延線回路を提供するこ
とが可能である。
子をＡＳＩＣ上に形成することで、部品点数を大幅に減
少させ、高精度かつ安価な可変遅延線回路を提供するこ
とが可能である。
【図１】実施の形態１における可変遅延線回路の全体構
成を示す概略ブロック図である。
成を示す概略ブロック図である。
【図２】実施の形態１における信号遅延回路の全体構成
を示す概略ブロック図である。
を示す概略ブロック図である。
【図３】実施の形態１における可変遅延線回路の主要な
信号レベルのタイミングチャートである。
信号レベルのタイミングチャートである。
【図４】実施の形態１における遅延量検出回路での入力
信号と基準遅延信号との関係を示すタイミングチャート
である。
信号と基準遅延信号との関係を示すタイミングチャート
である。
【図５】従来の可変遅延線回路の全体構成を示す概略ブ
ロック図である。
ロック図である。
【図６】従来の可変遅延線回路の遅延量のばらつきを説
明するための係数対応図であり、（ａ）は温度係数を、
（ｂ）は電源電圧係数を、（ｃ）はプロセス係数をそれ
ぞれ示している。
明するための係数対応図であり、（ａ）は温度係数を、
（ｂ）は電源電圧係数を、（ｃ）はプロセス係数をそれ
ぞれ示している。
【図７】従来の可変遅延線回路の全体構成を示す概略ブ
ロック図である。
ロック図である。
【図８】従来の可変遅延線回路の全体構成を示す概略ブ
ロック図である。
ロック図である。
１００ 可変遅延線回路 １０１ 遅延特性検出回路 １０２ 制御回路 １０３ 信号遅延回路 １０４ 遅延回路群 １０５，１０６ 選択回路 １０７ タイミング信号発生回路 １０８ 遅延量検出回路 １０９ ラッチ回路 １１０ 演算器 Ａ1 〜ＡN 遅延回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−51346（ＪＰ，Ａ) 特開 平４−331507（ＪＰ，Ａ) 特開 平１−175408（ＪＰ，Ａ) 特開 平９−289436（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 5/14
Claims (7)
- 【請求項１】 外部からの遅延量指定データに応じて、
入力信号を目的とする時間遅延させて、遅延信号として
出力する可変遅延線回路であって、 前記入力信号に基づき、所定の第１のタイミング信号に
応じて前記入力信号を一定時間遅延させるための遅延量
を検出する遅延特性検出手段と、 前記遅延量指定データを受けて、前記遅延特性検出手段
の出力結果に応じて、前記入力信号を目的とする時間だ
け遅延するための制御データを演算して更新する制御手
段と、 前記遅延特性検出手段に対して、前記遅延特性検出手段
の出力結果に応じて、前記入力信号を遅延させた信号を
フィードバックするとともに、前記制御データに応じ
て、前記入力信号を遅延させて目的とする遅延信号を出
力する信号遅延手段とを備える、可変遅延線回路。 - 【請求項２】 前記遅延特性検出手段は、 前記第１のタイミング信号を発生するとともに、外部か
ら受ける前記制御データの更新時間を決める第１のデー
タにより第２のタイミング信号を発生するタイミング信
号発生手段と、 前記第１のタイミング信号を受けるごとに、前記入力信
号を前記所定の時間だけ遅延させるために必要な前記信
号遅延手段を制御する基準データを検出する遅延量検出
手段とを含み、 前記制御手段は、 前記第２のタイミング信号に応じて、前記基準データを
選択的に出力するラッチ手段と、 前記遅延量指定データと前記遅延量指定データと異なる
第２のデータとを外部から受けて、前記ラッチ手段の出
力に基づいて、前記制御データを演算する演算手段とを
含み、 前記信号遅延手段は、 前記入力信号を受けて順次伝達するカスケード接続され
た複数段の遅延回路からなる遅延回路群と、 前記複数段の遅延回路の出力を並列に受けて、前記基準
データに応じて、いずれかの前記遅延回路の出力を選択
して前記遅延量検出手段にフィードバックする第１の選
択回路と、 前記複数段の遅延回路の出力を並列に受けて、前記制御
データに応じて、いずれかの前記遅延回路の出力を選択
して、目的とする前記遅延信号を出力する第２の選択回
路とを含む請求項１記載の可変遅延線回路。 - 【請求項３】 前記遅延量検出手段は、 前記基準データに基づき、前記第１の選択回路から出力
される基準遅延信号の論理レベルと前記入力信号の論理
レベルとを比較する比較手段と、 前記比較手段の出力結果を受けて、前記基準遅延信号が
前記入力信号に対して、前記所定の時間遅延するように
前記基準データを１単位ずつ増加あるいは減少させ、前
記第１の選択回路と前記ラッチ回路とに前記基準データ
を出力する検出手段と、 前記第１のタイミング信号を受けるごとに、前記基準デ
ータを初期値に設定する手段とを含む請求項２記載の可
変遅延線回路。 - 【請求項４】 前記ラッチ手段は、 第１の論理レベルと第２の論理レベルとの２つの状態を
繰返しとる前記第２のタイミング信号を受けて、前記第
２のタイミング信号が第１の論理レベルの間、前記基準
データの値をその出力の値として更新する請求項２記載
の可変遅延線回路。 - 【請求項５】 前記演算手段は、 前記ラッチ手段の出力と前記遅延量指定データと前記第
２のデータとを受けて、前記遅延量指定データに比例係
数を乗算して、前記制御データとして出力し、前記比例
係数は、前記第２のデータを前記複数段の遅延回路の１
段あたりの最大遅延時間で除算したもので、前記ラッチ
手段の出力を除算して算出する請求項２記載の可変遅延
線回路。 - 【請求項６】 前記第２のデータは、 第３の論理レベルと第４の論理レベルとの２つの状態を
繰返しとる前記入力信号において、前記入力信号の第３
の論理レベルのパルス幅をその値とすることを特徴とす
る請求項２記載の可変遅延線回路。 - 【請求項７】 前記入力信号は、 そのデューティ比が５０％近傍の一定周波数であること
を特徴とする請求項２記載の可変遅延線回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13634896A JP3281800B2 (ja) | 1996-05-30 | 1996-05-30 | 可変遅延線回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13634896A JP3281800B2 (ja) | 1996-05-30 | 1996-05-30 | 可変遅延線回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09321590A JPH09321590A (ja) | 1997-12-12 |
| JP3281800B2 true JP3281800B2 (ja) | 2002-05-13 |
Family
ID=15173100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13634896A Expired - Fee Related JP3281800B2 (ja) | 1996-05-30 | 1996-05-30 | 可変遅延線回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3281800B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008126292A1 (ja) * | 2007-03-30 | 2008-10-23 | Fujitsu Limited | 遅延時間計測方法、遅延時間調整方法及び可変遅延回路 |
| US9484894B2 (en) | 2012-07-09 | 2016-11-01 | International Business Machines Corporation | Self-adjusting duty cycle tuner |
-
1996
- 1996-05-30 JP JP13634896A patent/JP3281800B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09321590A (ja) | 1997-12-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100218125B1 (ko) | 타이밍 신호 발생 회로 | |
| JP2002057559A (ja) | 信号伝達回路、信号伝達方法及びデータラッチ回路 | |
| EP0534129B1 (en) | Interface circuit for data transfer | |
| JP3281800B2 (ja) | 可変遅延線回路 | |
| KR100558554B1 (ko) | 내부 클럭 발생 장치 | |
| JP4322947B2 (ja) | Ｐｌｌ回路およびその設計方法 | |
| KR19980080163A (ko) | 지연 회로 | |
| JP2000124795A (ja) | デジタルｄｌｌ回路 | |
| KR100242972B1 (ko) | 평판 디스플레이 장치의 트래킹 조정 회로 | |
| US7733152B2 (en) | Control signal generating circuit enabling value of period of a generated clock signal to be set as the period of a reference signal multiplied or divided by an arbitrary real number | |
| JP3281818B2 (ja) | 可変遅延線回路 | |
| JPH0851346A (ja) | タイミング信号発生回路 | |
| JP3208322B2 (ja) | 可変遅延線回路 | |
| US11888487B2 (en) | Phase interpolation device and multi-phase clock generation device | |
| US6940331B2 (en) | Delayed tap signal generating circuit for controlling delay by interpolating two input clocks | |
| KR100561640B1 (ko) | 분주클럭발생방법 | |
| JPH04178047A (ja) | スキュー補償方式 | |
| JPH01136203A (ja) | ディジタル一次ホールド回路 | |
| JP2001144738A (ja) | クロック信号伝送方式及びディジタル信号伝送方式並びにクロック信号伝送方法及びディジタル信号伝送方法 | |
| US7271844B2 (en) | Frame signal phase adjuster | |
| JP3989099B2 (ja) | 位相調整回路 | |
| JPH06177722A (ja) | 広範囲遅延生成回路 | |
| JPH08149119A (ja) | ビット位相同期回路 | |
| JPH11205101A (ja) | 位相追従装置 | |
| JPH1070525A (ja) | タイミング再生回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020205 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090222 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |