JPH08149119A - ビット位相同期回路 - Google Patents

Abstract

(57)【要約】 【目的】 クロック信号が位相調整されていなくて
も、常時ビット同期したデータ信号を得る。 【構成】 クロックでラッチされ、且つ異なる位相の
３個のデータ信号Ｄ１〜Ｄ３を得る。そのデータ信号Ｄ
１とＤ２の位相比較結果、Ｄ２とＤ３の位相比較結果に
より制御信号Ｓ１、Ｓ２を得る。この制御信号Ｓ１とＳ
２の組合せによってデータ信号Ｄ１〜Ｄ３のうちからビ
ット同期された１個のデータ信号を得る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、交換機の通話路装置等
に適用されるビット位相同期回路に係り、特に高速信号
向きのビット位相同期回路に関するものである。

【０００２】

【従来の技術】図９は特開平２−２５０５３５号に示さ
れている従来のビット位相同期回路を示す図である。こ
の回路において、１０１〜１０３はＤＦＦ（Ｄ型フリッ
プフロップ）回路であって、Ｃ端子にクロック信号が入
力する度に入力端子１０４からＤ端子に入力するデータ
信号をラッチしてＱ端子から出力する。ビット同期をと
られた出力データ信号はＤＦＦ回路１０２のＱ端子から
取り出され出力端子１０５に供給される。

【０００３】クロック端子１０６に入力するクロック信
号ＣＬＫは、セレクタ回路１０７のＤ１端子に対しては
そのまま入力し、Ｄ２端子に対しては遅延回路１０８で
時間Ｔ／４だけ遅延されて入力し、Ｄ３端子に対して遅
延回路１０９で時間Ｔ／２だけ遅延されて入力し、Ｄ４
端子に対しては遅延回路１１０で時間３Ｔ／４だけ遅延
され入力する。なお、Ｔはクロック信号ＣＬＫの周期で
あるがデータ信号の周期でもある。

【０００４】このセレクタ回路１０７で選択されてＱ端
子から出力するクロック信号は、ＤＦＦ回路１０１のＣ
端子にはそのまま入力し、ＤＦＦ回路１０２のＣ端子に
は遅延回路１１１で時間τだけ遅延されて入力し、ＤＦ
Ｆ回路１０３のＣ端子には遅延回路１１１と１１２で合
計で時間２τだけ遅延されて入力する。

【０００５】検出回路１１３はＤＦＦ回路１０１のＱ端
子の出力信号、セレクタ回路１０７のＱ端子の出力信
号、およびＤＦＦ回路１０３のＱ端子の出力信号を入力
して、それらの信号のレベルを比較する。

【０００６】そして、各信号のレベルが一致していれば
ビット同期がとれている判断し、セレクタ回路１０７の
Ｓ端子に対して現在選択している位相のクロックを引続
き選択するような制御信号を出力し、一致していなけば
予め設定された順序で現在選択している位相のクロック
信号の次のクロック信号を選択するような制御信号を出
力する。

【０００７】以上のようにして、任意の位相を有するデ
ータ入力信号のビット同期をとることができる。

【０００８】

【発明が解決しようとする課題】ところが、上記従来例
では、正確に１／４の周期だけ位相の異なる４種類のク
ロックを生成することが必要となり、さらにクロックの
周波数が変化した場合に再度４種類のクロックを生成す
るために正確な位相調整が必要となるという問題があっ
た。

【０００９】本発明は上記のような点に鑑みてなされた
ものであって、その目的は、位相調整されていないクロ
ックであっても常時ビット同期させることができ、また
入力データ信号の速度に正確に対応でき、更にノイズ等
に対しても安定に動作するようにしたビット位相同期回
路を提供することである。

【００１０】

【課題を解決するための手段】上記目的を達成する第１
の発明は、データ信号を入力させ、該データ信号と同じ
周波数のクロック信号を入力させて、上記データ信号を
上記クロック信号にビット同期させて出力させるビット
位相同期回路において、入力する上記データ信号に対し
て位相が異なり、且つ相互間でも位相の異なるｍ（ｍは
自然数で、ｍ≧２）個の遅延データ信号を生成する遅延
データ信号発生回路と、入力する上記データ信号と上記
ｍ個の遅延データ信号とを上記クロック信号により保持
するｍ＋１個のＤＦＦ回路と、上記ｍ＋１個のＤＦＦ回
路で保持したｍ＋１個のデータ信号から１つのデータ信
号を選択して出力するセレクタ回路と、上記ｍ＋１個の
ＤＦＦ回路で保持した上記ｍ＋１個のデータ信号の位相
を比較しその比較結果に応じて上記セレクタ回路を制御
する制御回路とから構成した。

【００１１】第２の発明は、上記第１の発明に加えて、
上記遅延データ信号発生回路を、上記データ信号を入力
して相互に異なる位相の複数の遅延出力信号を出力する
遅延手段と、該遅延手段から該複数の異なった位相の遅
延出力信号を入力するｍ個のセレクタ回路とから構成
し、該ｍ個のセレクタ回路の各々を異なった選択状態に
制御することにより異なった遅延量を持つｍ個の遅延デ
ータ信号を得るようにした。

【００１２】第３の発明は、上記第１又は第２の発明に
加えて、上記制御回路を、入力する上記データ信号の位
相の変化状態が上記クロック信号の所定周期の期間中だ
け継続するとき初めて上記セレクタ回路の選択内容を変
化させる制御信号を出力させるよう構成した。

【００１３】

【作用】第１の発明では、入力するデータ信号から位相
の異なる複数のデータ信号を作成してこれをクロック信
号によりラッチしてからセレクタ回路に送り、そこでビ
ット同期したデータ信号を選択するので、クロック信号
の位相調整は全く必要ない。

【００１４】第２の発明では、ｍ個のセレクタ回路の選
択状態を異ならせることにより、相互に異なった任意の
遅延量の遅延データ信号が得られるので、入力データ信
号の速度（周期）に応じて最適な遅延量を与えた遅延デ
ータ信号を得ることができるようになる。

【００１５】第３の発明では、入力データ信号の位相が
ノイズ等により一時的に変化してもこれは検出されずセ
レクタ回路の選択内容も変化しないので、ノイズ等に対
して安定した動作が行なわれる。

【００１６】

【実施例】以下、本発明の実施例を説明する。図１はそ
の第１の実施例のビット位相同期回路を示すブロック図
である。１はデータ信号が入力する入力端子、２はその
データ信号を遅延させ２個の異なった位相の遅延データ
信号を発生させる遅延データ信号発生回路、３１〜３３
は入力端子１および遅延データ信号発生回路２から出力
するデータ信号を一時的に保持するＤＦＦ回路、４はＤ
ＦＦ回路３１〜３３から出力するデータ信号のうちの１
つを選択して出力端子５に出力するセレクタ回路、６は
ＤＦＦ回路３１〜３３で得られるデータ信号Ｄ１〜Ｄ３
を入力してセレクタ回路４の選択状態を制御するための
制御信号Ｓ１、Ｓ２を作成して出力する制御回路、７は
ＤＦＦ回路３１〜３３のラッチタイミングを決めるクロ
ック信号ＣＬＫ（データ信号と同じ周波数）が入力する
クロック端子、８はリセット端子である。

【００１７】遅延データ信号発生回路２は入力端子１に
対して縦続接続された２個の遅延回路２１、２２から構
成されている。遅延回路２１の遅延時間ｄ１、遅延回路
２２の遅延時間ｄ２は、データ信号の周期Ｔの１／２未
満に設定されるが、互いに同じ値とは限らない。

【００１８】ＤＦＦ回路３１はそのＤ端子に入力端子１
のデータ信号Ｄｉが入力し、ＤＦＦ回路３２はそのＤ端
子に遅延回路２１で遅延されたデータ信号Ｄｄ１が入力
し、ＤＦＦ回路３３はそのＤ端子に遅延回路２１と２２
で遅延されたデータ信号Ｄｄ２が入力する。これらＤＦ
Ｆ回路３１〜３３のＣ端子はクロック端子７に印加する
クロック信号の立ち下がりエッジによってラッチ動作を
行ない、それらのＱ端子に得られるデータ信号Ｄ１、Ｄ
２、Ｄ３をそれぞれセレクタ回路４に入力させる。

【００１９】セレクタ回路４は制御回路６から出力する
制御信号Ｓ１、Ｓ２の論理レベルに応じて、入力するデ
ータ信号Ｄ１〜Ｄ３から１個を選択して出力信号Ｄｏと
して出力端子５に出力する。図２はその動作内容を示す
図である。例えば、制御信号Ｓ１、Ｓ２のいずれも論理
レベル「Ｈ」（高レベル電圧）のときはデータ信号Ｄ２
を選択し、Ｓ１が「Ｈ」、Ｓ２が論理レベル「Ｌ」（低
レベル電圧）のときはデータ信号Ｄ３を選択する。

【００２０】制御回路６は、ＤＦＦ回路３１、３２の出
力データ信号Ｄ１とＤ２の位相を比較する排他的論理和
回路からなる位相比較回路６１１、ＤＦＦ回路３２、３
３の出力データ信号Ｄ２とＤ３の位相を比較する排他的
論理和回路からなる位相比較回路６１２、位相比較回路
６１１の位相比較結果をラッチするＳＲＦＦ回路６２
１、位相比較回路６１２の位相比較結果をラッチするＳ
ＲＦＦ回路６２２、およびそれらＳＲＦＦ回路６２１、
６２２に与えるリセット信号を生成するリセット生成回
路６３から構成されている。

【００２１】位相比較回路６１１はデータ信号Ｄ１、Ｄ
２の位相が不一致のとき出力信号を「Ｈ」にし、一致す
るとき「Ｌ」にする。また、位相比較回路６１２はデー
タ信号Ｄ２、Ｄ３の位相が不一致のとき出力信号を
「Ｈ」にし、一致するとき「Ｌ」にする。

【００２２】また、ＳＲＦＦ回路６２１は、位相比較回
路６１１の出力が「Ｈ」のときセットされてＱ端子を
「Ｈ」にし反転Ｑ（Ｑバー）端子を「Ｌ」にする。ＳＲ
ＦＦ回路６２２は、位相比較回路６１２の出力が「Ｈ」
のときセットされてＱ端子を「Ｈ」にし反転Ｑ（Ｑバ
ー）端子を「Ｌ」にする。

【００２３】リセット回路６３は、ＳＲＦＦ回路６２
１、６２２の反転Ｑ端子から得られる反転出力の否定論
理和をとるノア回路６２１と、そのノア回路６３２の出
力とリセット端子８に入力するリセット信号ＲＥＳＥＴ
との論理和をとり、その出力をリセット信号ＲＳＴとす
るオア回路６３１とからなる。

【００２４】図３は上記したビット位相同期回路の動作
を示すタイムチャートである。各ＤＦＦ回路３１〜３３
に入力するデータ信号Ｄｉ、Ｄｄ１、Ｄｄ２はクロック
端子７に入力するクロック信号ＣＬＫの立ち下がりエッ
ジで保持され、その結果がデータ信号Ｄ１、Ｄ２、Ｄ３
として出力する。

【００２５】図３ではクロック信号ＣＬＫの立ち下がり
時刻ｔ１では、データ信号Ｄｉ、Ｄｄ１の「Ｈ」がＤＦ
Ｆ回路３１、３２でラッチされ、Ｄｄ２の「Ｌ」がＤＦ
Ｆ回路３３でラッチされる。したがって、この時刻ｔ１
では、位相比較回路６１１の出力信号が「Ｌ」、位相比
較回路６１２の出力信号が「Ｈ」となる。よってＳＲＦ
Ｆ回路６２１のＱ端子の出力信号である制御信号Ｓ１が
「Ｌ」、ＳＲＦＦ回路６２２のＱ端子の出力信号である
制御信号Ｓ２が「Ｈ」となって、セレクタ回路４は図２
に示す真理値に従って、データ信号Ｄ１を選択する。た
だし、ここでは、クロックの立ち下がり時刻ｔ１から時
間Ｔａの経過の後の時刻ｔ２においてセレクタ４のデー
タ選択状態が変化する場合を示した。この時間Ｔａは種
々あり得る。

【００２６】以上により、選択されたデータ信号Ｄ１は
その「Ｈ」状態の中央がクロック信号ＣＬＫの立ち上が
りエッジのタイミングに対応し、正確にビット同期する
ことになる。

【００２７】次に、入力するデータ信号Ｄｉの位相が途
中で遅れた場合には、クロック信号ＣＬＫの立ち下がり
時点である時刻ｔ３において、ＤＦＦ回路３１は従前と
同様にデータ信号Ｄｉの「Ｈ」をラッチするが、ＤＦＦ
回路２２はデータ信号Ｄｄ１の「Ｌ」をラッチする状態
に変化する。ＤＦＦ回路２３は従前と同様にデータ信号
Ｄｄ２の「Ｌ」をラッチする。

【００２８】したがって、位相比較回路６１１の出力信
号がこの時刻ｔ３において「Ｌ」→「Ｈ」に変化し、位
相比較回路６１２の出力信号は「Ｈ」→「Ｌ」に変化す
る。よって、時刻ｔ３においてＳＲＦＦ回路６２１はそ
のＳ端子が「Ｌ」→「Ｈ」に変化するのでＱ端子を
「Ｌ」→「Ｈ」に、反転Ｑ端子を「Ｈ」→「Ｌ」に変化
させる。しかし、ＳＲＦＦ回路６２２はそれまでの状
態、つまりＱ端子が「Ｈ」、反転Ｑ端子が「Ｌ」の状態
を変化しない。

【００２９】このため、ノア回路６３２の入力信号がと
もに「Ｈ」となるのでその出力信号が「Ｌ」→「Ｈ」に
変化して、オア回路６３１の出力信号ＲＳＴが「Ｌ」→
「Ｈ」に変化する。ここでは、ＳＲＦＦ回路６２１が反
転してからリセット信号ＲＳＴが「Ｈ」に変化するまで
のリセット信号生成時間をＴｂとしたが、この時間Ｔｂ
も種々あり得る。

【００３０】このようにしてリセット信号ＲＳＴが発生
すると、ＳＲＦＦ回路６２１、６２２がリセットされる
が、一方のＳＲＦＦ回路６２１については依然としてＳ
端子への入力信号が「Ｈ」であるので、Ｒ端子が「Ｈ」
になってもＱ端子は「Ｈ」に、反転Ｑ端子は「Ｌ」に保
持される。他方のＳＲＦＦ回路６２２はＳ端子への入力
信号が「Ｌ」となっているので、Ｒ端子が「Ｈ」になる
と状態が反転してＱ端子が「Ｌ」、反転Ｑ端子が「Ｈ」
になる。

【００３１】この結果、ノア回路６３２はその両入力信
号が「Ｈ」と「Ｌ」となって出力信号を「Ｌ」とし、リ
セット信号ＲＳＴを「Ｌ」に変化させて消滅させるの
で、リセット信号ＲＳＴは時間Ｔｃの間だけ「Ｈ」を示
す信号となる。この時間Ｔｃは上記した時間Ｔｂと同様
に種々あり得る。

【００３２】以上のようにしてセレクタ回路４を制御す
る制御信号は、Ｓ１が時刻ｔ３で「Ｌ」から「Ｈ」に変
化し、それから時間Ｔｂの経過の後の時刻ｔ４でＳ２が
「Ｈ」から「Ｌ」に変化する。この結果、そのセレクタ
回路４は、信号Ｓ２が「Ｌ」になった時刻ｔ４から時間
Ｔａの経過の後の時刻ｔ５において図２の真理値に従っ
てデータＤ３を選択して出力データ信号Ｄｏとして出力
するようになり、入力データ信号Ｄｉの位相変化に対応
して正確にビット同期したデータ信号Ｄ３を出力する。

【００３３】図４は入力するデータ信号Ｄｉの位相が入
力データ毎に異なる場合のタイムチャートである。この
とき、入力データ信号Ｄｉとともに、フレーム信号Ｄｆ
を並送させる。フレーム信号Ｄｆは図１のビット位相同
期回路のリセット端子８に入力される。このフレーム信
号Ｄｆは、例えば図示のようにデータ信号Ｄｉが入力さ
れる間は「Ｌ」、データ信号Ｄｉが存在しない場合は
「Ｈ」とする。

【００３４】したがって、データ信号Ｄｉが入力されな
いときは、リセット生成回路６３の出力信号ＲＳＴが
「Ｈ」となるので、ＳＲＦＦ回路６２１、６２２のＱ端
子はともに「Ｌ」となって、制御信号Ｓ１、Ｓ２がとも
に「Ｌ」となり、セレクタ回路４ではデータ信号Ｄ２
（＝「Ｌ」）を選択する。一方、データ信号Ｄｉが入力
されているきいは、リセット端子８が「Ｌ」となるの
で、上記図３で示した動作が行なわれる。このように、
フレーム信号Ｄｆを使用することにより、入力するデー
タ信号Ｄｉの度に、最適なビット位相同期をとることが
可能となる。

【００３５】図５は図１に示した遅延データ発生回路２
の別の構成の遅延データ発生回路２Ａを示す回路ブロッ
ク図である。この回路は、遅延されたデータ信号Ｄｄ１
を発生するセレクタ回路２５、別の遅延されたデータ信
号Ｄｄ２を発生するセレクタ回路２６、入力するデータ
信号Ｄｉを遅延させるｎ段の遅延回路２７１、２７２、
・・・・、２７ｎからなり、各セレクタ回路２５、２６
に各遅延回路２７１〜２７ｎでえられる遅延データ信号
を入力させて、外部から与えられる制御信号Ａ１、Ａ２
で各々のセレクタ回路２５、２６を制御し、所望の遅延
量をもつデータ信号が得られるようにしたものである。
この結果、遅延データ信号の位相を細かく設定すること
ができるので、入力するデータ信号の任意の速度（ビッ
トレート）に対応可能なビット位相同期回路を実現でき
ようになる。

【００３６】図６は図１で示した制御回路６の一部を構
成する位相比較回路の別の構成例を示す図である。この
位相比較回路６１５は、位相比較すべきデータ信号（例
えばデータ信号Ｄ１とＤ２）を入力する排他的論理和回
路６１５１、その排他的論理和回路６１５１の出力側に
Ｄ端子を縦続接続したｎ段のＤＦＦ回路６１５２１〜６
１５２ｎ、各ＤＦＦ回路６１５２１〜６１５２ｎのＱ端
子に得られる信号を取り込むアンド回路６１５３からな
り、各ＤＦＦ回路６１５２１〜６１５２ｎのＣ端子にク
ロック信号ＣＬＫを入力させるように構成したものであ
る。

【００３７】この位相比較回路６１５では、排他的論理
和回路６１５１の出力信号がｎビット以上連続して
「Ｈ」であるときのみ、アンド回路６１５３から「Ｈ」
の信号が出力する。すなわち、排他的論理和回路６１５
１に入力する例えばデータ信号Ｄ１とＤ２のレベルがク
ロック信号ＣＬＫのエッジタイミングでそのクロック信
号ＣＬＫのｎ個の期間中だけ継続して不一致となるとき
初めてセレクタ回路４の選択内容を変化させる制御信号
が出力することになる。このように、ｎ個のＤＦＦ回路
を使用することにより、ｎ回の保護をした後にアンド回
路６１５３の出力信号の論理が「Ｈ」に確定するため、
つまりデータ信号の位相の変化状態がｎクロックの期間
以上継続するときのみそれが検出されるので、瞬間的な
位相揺らぎ等のノイズに対して安定した動作が行なわれ
るようになる。

【００３８】図７は第２の実施例のビット位相同期回路
を示す回路ブロック図である。ここでは、遅延データ信
号発生回路２Ｂを４個の遅延回路２１〜２４で構成し
て、相互に位相の異なる４個の遅延データ信号を発生さ
せている。また、次段のＤＦＦ回路も符号の３１〜３５
で示すように５個使用している。セレクタ回路４Ａは、
合計で５個のデータ信号Ｄ１〜Ｄ５を入力して、制御信
号Ｓ１〜Ｓ４の組合せに応じて、図８に示す真理値に従
ってってそのうちの１つを選択する。セレクタ回路４Ａ
の選択状態を制御する制御回路６Ａは、４個の位相比較
回路６１１〜６１４、４個のＲＳＦＦ回路６２１〜６２
４、リセット生成回路６３Ａから構成し、このリセット
生成回路６３Ａはオア回路６３１Ａ、６個のノア回路６
３２〜６３７から構成している。

【００３９】このように、第２の実施例のビット位相同
期回路では、５個のデータ信号からビット位相に最も適
合している１個のデータ信号を得るので、より精度の高
いビット位相同期回路を実現することができる。なお、
この図７に示したビット位相同期回路に対しても、前述
の図６に示した位相比較回路６１５を使用することがで
き、また図５に示した遅延データ信号発生回路２Ａのセ
レクタ回路を４個に増やしたものを使用することができ
る。

【００４０】

【発明の効果】以上説明したように、第１の発明によれ
ば、入力するクロック信号が位相調整されていなくて
も、そのクロック信号に対して常時ビッド同期がとられ
たデータ信号を出力させることができ、また最低でも位
相の異なる３個のデータ信号を使用することによりビッ
ト位相同期を取ることができることから、高速信号を扱
う回路に好適である。また、第２の発明によれば、遅延
データ信号発生回路で得られる各々の遅延データ信号の
遅延量はその遅延量の合計値をｄｊとすると、「Σｄｊ
＜１ビット周期」を満たす任意の値に設定することがで
きるため、遅延データ信号の位相調整が容易となり、入
力データ信号の速度に正確に対応できる。さらに、第３
の発明によれば、ノイズ等の外乱に対しても安定に動作
するようになる。

【図面の簡単な説明】

【図１】 本発明の第１の実施例のビット位相同期回路
の回路ブロック図である。

【図２】 図１のビット位相同期回路のセレクタ回路の
選択内容を示す図である。

【図３】 図１のビット位相同期回路の動作説明用のタ
イムチャートである。

【図４】 位相が入力データ毎に異なり且つ入力データ
信号が存在することを示すフレーム信号が並送されてい
る入力データを示すタイムチャートである。

【図５】 ビット位相同期回路を構成する遅延データ信
号発生回路の別の構成例を示す回路ブロック図である。

【図６】 ビット位相同期回路を構成する位相比較回路
の別の構成例を示す回路ブロック図である。

【図７】 本発明の第２の実施例のビット位相同期回路
の回路ブロック図である。

【図８】 図７のビット位相同期回路のセレクタ回路の
選択内容を示す図である。

【図９】 従来のビット位相同期回路の回路ブロック図
である。

【符号の説明】

１：入力端子、２、２Ａ、２Ｂ：遅延データ信号発生回
路、２１〜２４：遅延回路、２５、２６：セレクタ回
路、３１〜３５：ＤＦＦ回路、４、４Ａ：セレクタ回
路、５：出力端子、６、６Ａ：制御回路、６１１〜６１
５：位相比較回路、６２１〜６２４：ＳＲＦＦ回路、６
３１、６３１Ａ：オア回路、６３２〜６３７：ノア回
路。

Claims (3)

【特許請求の範囲】
1. 【請求項１】データ信号を入力させ、該データ信号と同
   じ周波数のクロック信号を入力させて、上記データ信号
   を上記クロック信号にビット同期させて出力させるビッ
   ト位相同期回路において、 入力する上記データ信号に対して位相が異なり、且つ相
   互間でも位相の異なるｍ（ｍは自然数で、ｍ≧２）個の
   遅延データ信号を生成する遅延データ信号発生回路と、 入力する上記データ信号と上記ｍ個の遅延データ信号と
   を上記クロック信号により保持するｍ＋１個のＤＦＦ回
   路と、 上記ｍ＋１個のＤＦＦ回路で保持したｍ＋１個のデータ
   信号から１つのデータ信号を選択して出力するセレクタ
   回路と、 上記ｍ＋１個のＤＦＦ回路で保持した上記ｍ＋１個のデ
   ータ信号の位相を比較しその比較結果に応じて上記セレ
   クタ回路を制御する制御回路と、 からなることを特徴とするビット位相同期回路。
2. 【請求項２】上記遅延データ信号発生回路が、上記デー
   タ信号を入力して相互に異なる位相の複数の遅延出力信
   号を出力する遅延手段と、該遅延手段から該複数の異な
   った位相の遅延出力信号を入力するｍ個のセレクタ回路
   とからなり、該ｍ個のセレクタ回路の各々を異なった選
   択状態に制御することにより異なった遅延量を持つｍ個
   の遅延データ信号を得ることを特徴とする請求項１に記
   載のビット位相同期回路。
3. 【請求項３】上記制御回路が、入力する上記データ信号
   の位相の変化状態が上記クロック信号の所定周期の期間
   中だけ継続するとき初めて上記セレクタ回路の選択内容
   を変化させる制御信号を出力させることを特徴とする請
   求項１又は２に記載のビット位相同期回路。