JPH04269028A - 入力データ位相同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は入力データ位相同期回路
に係わり、特に複数チャンネルの入力データの位相を同
期させて出力する入力データ位相同期回路に関する。

【０００２】

【従来の技術】複数チャンネルの入力データを同時に処
理する多重化装置においては、処理する前に各チャンネ
ルの遅延量を吸収して同位相にする必要がある。このた
め、１クロック長内の数ｎｓｅｃ〜数十ｎｓｅｃのずれ
は、入力バッファ後のフリップフロップで修正している
。しかし、かかる方法では、それ以上のデータの遅延に
ついて対処できない。

【０００３】そこで、１クロック長以上の遅延に対処す
るために従来より図６に示す入力データ位相同期回路が
提案されて実施されている。尚、図７は図６の動作説明
用のタイムチャ−トであり、（Ａ）〜（Ｆ）は図６にお
けるａ〜ｆ点に対応している。

【０００４】図６において、第１、第２の伝送路（チャ
ンネル）を介して入力される所定データ長のデータＡ、
データＢは先頭にフレ−ムパルスＦＰを有し、その位相
は（Ａ），（Ｂ）に示すように同位相でなく、最大遅延
差（＝フレ−ム長の１／２）以下の位相差を有している
。このデータＡ，Ｂの位相を合わせるために、一方のデ
ータＡをフレ−ム長の１／２だけ固定遅延器３６にて（
Ｃ）に示すように遅延させる。これにより、（Ｃ）に示
すデータＡの出力は必ずデータＢより遅延する。

【０００５】そこで、フレ−ム検出器３１、３２にて、
データＢと固定遅延器３６の出力より、（Ｅ），（Ｄ）
に示すごとくそれぞれフレ−ムパルスを検出し、フレ−
ム検出器３１で検出したフレ−ムパルスによりカウンタ
３４をクリアし、しかる後該カウンタによりシステムク
ロックＣＬＫを計数させ、又フレ−ム検出器３２で検出
したフレ−ムパルスによりカウンタ３４の計数値をフリ
ップフロップ３５にラッチさせる。

【０００６】この結果、フリップフロップ３５の出力よ
りデータＡとデータＢの遅延差が出力され、この遅延差
だけデータＢを可変遅延回路３３により遅延させること
により、データＡ，データＢの出力ではフレ−ム位相が
揃ったものになり、しかる後図示しない多重化装置で出
力データＡ，Ｂを多重化して伝送する。

【０００７】

【発明が解決しようとする課題】最近では、入力データ
チャンネル数が増加しており、簡単な構成で多チャンネ
ルに対応できる入力データ位相同期回路が要求されてい
る。しかし、従来の入力データ位相同期回路は、２つの
チャンネルの場合であり、チャンネル数が３以上の場合
に適用できない問題があった。

【０００８】以上から本発明の目的は、チャンネル数が
増加しても簡単な構成により各チャンネルのデータ位相
差を吸収して同期させることができる入力データ位相同
期回路を提供することである。

【０００９】

【課題を解決するための手段】図１は本発明の原理図で
ある。１１〜１３は各チャンネルＣＨ１〜ＣＨ３毎に設
けられ、設定された遅延段数分，入力データＤＡＴＡ１
〜ＤＡＴＡ３を遅延して出力するシフトレジスタ、２１
〜２３は各チャンネルの入力データの先頭を表すフレ−
ムパルスＦＰ１〜ＦＰ３を検出するフレ−ムパルス検出
部、４１は所定時刻から各チャンネルの入力データの先
頭を表すフレ−ムパルスＦＰ１〜ＦＰ３の発生時刻まで
の時間をクロックパルスＣＬＫを計数して検出するカウ
ンタ、５１はカウンタの計数値とシフトレジスタの遅延
段数の対応を記憶するメモリ、６１は各チャンネルの遅
延段数をシフトレジスタに設定する遅延段数設定部であ
る。

【００１０】

【作用】予めメモリ５１にカウンタ４１の計数値とシフ
トレジスタの遅延段数の対応関係を記憶しておく。かか
る状態において、例えばフレ−ムの先頭を表す信号が発
生すると、該時刻から各入力データＤＡＴＡ１〜ＤＡＴ
Ａ３の先頭を表すフレ−ムパルスＦＰ１〜ＦＰ３の発生
時刻までの時間を、カウンタ４１でクロックパルスを計
数することにより監視する。そして、所定のフレ−ムパ
ルスが発生した時のカウンタの計数値をメモリ５１の読
み出しアドレスとし、該計数値に応じた遅延段数をメモ
リから読み出して遅延段数設定部６１に入力し、遅延段
数設定部６１は入力された遅延段数を前記発生したフレ
−ムパルスに応じたチャンネルのシフトレジスタ１１〜
１３に設定する。各シフトレジスタ１１〜１３は設定さ
れた段数分、入力データＤＡＴＡ１〜ＤＡＴＡ３を遅延
し、その出力端子から位相が同期した各位チャンネルの
データＤＡＴＡ１′〜ＤＡＴＡ３′を出力する。この結
果、チャンネル数が増加しても簡単な構成により各チャ
ンネル間の位相差を吸収して同期させることができる

【
００１１】

【実施例】（ａ）　本発明の第１実施例全体の構成 図２は３チャンネルの場合における本発明の一実施例構
成図であり、図１と同一部分には同一符号を付している
。尚、各チャンネルの入力データＤＡＴＡ１〜ＤＡＴＡ
３の先頭を表すフレ−ムパルスＦＰ１〜ＦＰ３は既に分
離されているものとする。

【００１２】図中、１１〜１３は各チャンネル毎に設け
られ、Ｓ端子を介して設定された遅延段数分だけ入力デ
ータＤＡＴＡ１〜ＤＡＴＡ３を遅延して出力するシフト
レジスタ、３１は後述するメモリ（ＲＯＭ）の読み出し
アドレスを発生する読出しアドレス発生部、４１は所定
時刻から各チャンネルのフレ−ムパルスＦＰ１〜ＦＰ３
の発生時刻までの時間をクロックパルスＣＬＫを計数し
て検出するカウンタ、５１はカウンタの計数値とシフト
レジスタの遅延段数の対応を記憶するＲＯＭ構成のメモ
リ、６１は各チャンネルの遅延段数を対応するシフトレ
ジタ１１〜１３に設定する遅延段数設定部である。

【００１３】読出しアドレス発生部は、各チャンネルの
フレ−ムパルスＦＰ１〜ＦＰ３の論理和を演算するオア
ゲ−ト３１ａと、オアゲ−ト出力をクロックＣＬＫに同
期して１クロック時間出力するアンドゲ−ト３１ｂと、
いずれかのフレ−ムパルスが発生した時のカウンタの計
数値をラッチするラッチ回路３１ｃを備え、ラッチされ
た計数値をメモリ５１の読出しアドレスとして出力し、
該アドレスに記憶されている遅延段数を読出して遅延段
数設定部６１に入力する。

【００１４】遅延段数設定部６１は、フレ−ムパルスＦ
Ｐ１〜ＦＰ３の発生によりセットされ、消失するとリセ
ットされるフリップフロップ６１ａ〜６１ｃと、メモリ
５１から読出された遅延段数をラッチして対応するシフ
トレジスタ１１〜１３に設定するラッチ回路６１ｄ〜６
１ｆを有している。尚、メモリ５１から読出された遅延
段数は、セットされているフリップフロップに応じたラ
ッチ回路に、換言すれば発生したフレ−ムパルスのチャ
ンネルに応じたラッチ回路にラッチされて、シフトレジ
スタに設定される。

【００１５】全体の動作 予めメモリ５１にカウンタ４１の計数値とシフトレジス
タの遅延段数の対応関係を記憶しておく。例えば、カウ
ンタの計数値が示すアドレスに所定の遅延段数を記憶し
ておく。尚、アドレスが大きくなるほど該アドレスに記
憶される遅延段数は大きくなっている。

【００１６】かかる状態において、装置の電源が立ち上
がると入力データの位相同期制御が開始する。すなわち
、カウンタ４１は電源が立ち上がると、該立上り時刻か
らクロックＣＬＫのカウントを開始する。そして、入力
データＤＡＴＡ１〜ＤＡＴＡ３の先頭を表すフレ−ムパ
ルスＦＰ１〜ＦＰ３のいずれかが発生すると、該フレ−
ムパルスに応じた遅延段数設定部６１のフリップフロッ
プ６１ａ〜６１ｃがセットされ、同時に読出しアドレス
発生部３１のオアゲ−ト３１ａの出力がハイレベルにな
ってラッチイネ−ブルとなり、カウンタ４１の計数値が
ラッチ回路３１ｃにラッチされる。

【００１７】これにより、ラッチ回路３１ｃにラッチさ
れたカウンタの計数値がメモリ５１の読出しアドレスと
なり、該アドレスより遅延段数が読出されて遅延段数設
定部６１に入力される。遅延段数設定部６１に入力され
た遅延段数は、セットされているフリップフロップ６１
ａ〜６１ｃに応じたラッチ回路６１ｄ〜６１ｆにラッチ
され、次のタイミングで該ラッチ回路の後段のシフトレ
ジスタ１１〜１３に設定される。遅延段数を設定された
シフトレジスタ１１〜１３は設定された段数分、入力デ
ータＤＡＴＡ１〜ＤＡＴＡ３を遅延して出力する。

【００１８】以後、第２、第３のフレ−ムパルスが発生
すると同様に動作し、各フレ−ムパルス発生時刻までの
時間に応じた遅延段数が所定のシフトレジスタにセット
され、遅延段数分入力データを遅延して出力する。この
結果、各シフトレジスタ１１〜１３の出力端子から、位
相が同期した各チャンネルのデータＤＡＴＡ１′〜ＤＡ
ＴＡ３′が得られる。

【００１９】図３は図２の動作説明用のタイムチャ−ト
であり、カウンタ４１の計数値が１の時フレ−ムパルス
ＦＰ１が発生し、該計数値「１」がラッチ回路３１ｃに
ラッチされてメモリ５１の読出しアドレスとなり、該ア
ドレスから読出された遅延段数Ｓ１がシフトレジスタ１
１に設定され、該遅延段数分入力データＤＡＴＡ１が遅
延されて出力される。又、カウンタ４１の計数値が「２
」、「５」の時、それぞれフレ−ムパルスＦＰ２，ＦＰ
３が発生し、該計数値「２」，「５」がラッチ回路３１
ｃに順次ラッチされてメモリ５１の読出しアドレスとな
り、該アドレスから読出された遅延段数Ｓ２，Ｓ３がそ
れぞれシフトレジスタ１２，１３に設定され、該遅延段
数分入力データＤＡＴＡ１が遅延されて出力される。

【００２０】（ｂ）　　本発明の第２の実施例図４は本
発明の第２の実施例構成図であり、図２の第１の実施例
と同一部分には同一符号を付している。第２の実施例に
おいて、第１の実施例と異なる点はフレ−ムの先頭を示
す信号ＶＦＰの立上りにより、カウンタ４１の計数動作
を開始させる立上り検出部７１を設けた点である。

【００２１】フレ−ムの先頭を表す信号ＶＦＰが発生す
ると、立ち上がり検出部７１はその立上りを検出してカ
ウンタ４１にゼロをロ−ドし、しかる後クロックの計数
を開始させる。この結果、第２の実施例によれば、各入
力データの先頭が並ぶと共に、データの先頭がフレ−ム
の先頭と同期することになる。尚、第１の実施例では電
源立上り時のカウンタの状態に左右されるため、各デー
タの先頭は並ぶが必ずしもフレ−ムの先頭にくるとは限
らない。

【００２２】（ｃ）　本発明の第３の実施例図５は本発
明の第３の実施例構成図であり、図２の第１の実施例と
同一部分には同一符号を付している。第３の実施例にお
いて、第１の実施例と異なる点はデータＤＡＴＡ１〜Ｄ
ＡＴＡ３に含まれるフレ−ムパルスを検出するフレ−ム
パルス検出部２１〜２３を各チャンネルに設けた点であ
る。

【００２３】各フレ−ムパルス検出部２１〜２３はフレ
−ムパタ−ン検出部２１ａ〜２３ａと、前方保護や後方
保護の同期保護動作を行う同期保護回路２１ｂ〜２３ｂ
を有し、同期確立後にフレ−ムパルスＦＰ１〜ＦＰ３を
発生する。

【００２４】以上では、３チャンネル分について説明し
たが、本発明はチャンネル数が４以上の場合にも適用で
きることは勿論である。以上、本発明を実施例により説
明したが、本発明は請求の範囲に記載した本発明の主旨
に従い種々の変形が可能であり、本発明はこれらを排除
するものではない。

【００２５】

【発明の効果】以上本発明によれば、所定時刻から各入
力データの先頭を表すフレ−ムパルス発生時刻までの時
間を、カウンタでクロックパルスを計数することにより
監視し、所定のフレ−ムパルスが発生した時のカウンタ
の計数値に応じた遅延段数を求め、該遅延段数を前記発
生したフレ−ムパルスに応じたチャンネルのシフトレジ
スタに設定し、設定された段数分入力データを遅延して
出力するように構成したから、チャンネル数が増加して
も簡単な構成により各チャンネル間の位相差を吸収して
同期させることができる。

【図面の簡単な説明】

【図１】図１は本発明の原理図である。

【図２】図２は本発明の第１の実施例構成図である。

【図３】図３は本発明の動作説明用タイムチャ−トであ
る。

【図４】図４は本発明の第２の実施例構成図である。

【図５】図５は本発明の第３の実施例構成図である。

【図６】図６は従来の入力データ位相同期回路の構成図
である。

【図７】図７は従来の動作説明用のタイムチャ−トであ
る。

【符号の説明】

１１〜１３・・シフトレジスタ ２１〜２３・・フレ−ムパルス検出部 ４１・・カウンタ ５１・・計数値と遅延段数の対応記憶用のメモリ６１・
・遅延段数設定部

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　複数チャンネルの入力データの位相を
   同期させる入力データ位相同期回路において、各チャン
   ネル毎に設けられ、設定された遅延段数分入力データを
   遅延して出力するシフトレジスタと、所定時刻から、各
   チャンネルの入力データの先頭を表すフレ−ムパルス発
   生時刻までの時間をクロックパルスを計数して検出する
   カウンタと、カウンタの計数値と遅延段数の対応を記憶
   するメモリと、所定のフレ−ムパルスが発生した時のカ
   ウンタの計数値に基づいてメモリから読出された遅延段
   数を、該フレ−ムパルスに応じたチャンネルのシフトレ
   ジスタに設定する遅延段数設定部を備え、各シフトレジ
   スタから位相が同期したデータを出力することを特徴と
   する入力データ位相同期回路。