KR100236979B1 - 데이터 지연을 이용한 셀 동기 장치 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야

본 발명은 데이터 지연을 이용한 셀 동기 장치에 관한 것임.

2. 발명이 해결하려고 하는 기술적 과제

본 발명은 다수의 입력단으로부터 시간에 따라 변하는 서로 위상이 다른 셀 클럭을 가지고 다수의 전달 경로를 통하여 입력되는 셀들을 기준 셀 클럭에 동기시키기 위한 셀 동기 장치를 제공하고자 함.

3. 발명의 해결방법의 요지

본 발명은, 다수의 입력단으로부터 시간에 따라 변하는 서로 다른 셀 클럭 및 위상을 가지고 서로 다른 전달 경로를 통하여 입력되는 셀들을 지연시키기 위해 이중포트 메모리 대신 D-플립플롭으로 구성된 직렬 쉬프트 레지스터를 이용하며, 지연 유무를 결정하기 위한 위상 비교시 JK-플립플롭의 입력 클럭을 가변하는 대신 클럭은 안정화시키고 데이터를 가변시킴으로써 셀 데이터가 기준 클럭 위상에 동기되도록 한다.

4. 발명의 중요한 용도

본 발명은 초고속 셀 처리 장치의 셀 동기에 이용됨.

Description

데이터 지연을 이용한 셀 동기 장치{APPARATUS FOR SYNCHRONIZING CELL USING THE DATA DELAY}

본 발명은 다수의 입력단에서 서로 다른 셀 클럭 및 위상을 가지고 입력되는 셀들을 기준 셀 클럭에 동기시키는 셀 동기 장치에 관한 것이다.

비동기 전달모드용 셀 교환 시스템에서 다수의 입력단으로부터 입력되는 셀들은 동일한 주파수에 동기되어 있으나, 각기 다른 전달 경로를 거치는 관계로 각각 서로 다른 셀 클럭과 위상을 가진다.

그러나, 셀 교환 시스템은 내부적으로 동기 방식으로 동작하므로, 셀 교환 시스템에는 입력된 셀들의 서로 다른 셀 클럭을 기준 셀 클럭에 동기시키는 셀 동기 장치가 있어야 한다.

도 1 은 종래의 셀 위상 정렬 장치의 구성예시도로서, 다수의 입력단에 서로 다른 셀 클럭 및 위상을 가지고 입력되는 셀들을 기준 위상에 정렬시킨다.

도면에서 "10"은 원격지 셀 지연부, "20"은 셀 정렬부, "30"은 셀 위상 비교부를 각각 나타낸다.

종래의 셀 위상 정렬 장치는 원격지 셀 지연부(10)에서 원격지 셀의 워드 단위 데이터를 이중포트 메모리(114)에 저장한 후에, 원격지 셀 위상과 자체 셀 위상을 비교하여 발생된 선택 제어 신호에 따라 저장된 셀 데이터를 셀 주기의 반주기에 해당하는 지연값으로 가변하여 출력한다. 원격지 셀 지연부(10)로부터 입력된 원격지 셀 데이터는 셀 정렬부(20)의 이중포트 메모리(123)에 저장되어 자체 셀 클럭과 자체 워드 클럭에 의해 정렬되어 출력된다. 또한 셀 위상 비교부(30)에서는 원격지 셀 클럭과 확장된 자체 셀 클럭을 입력받아 입력된 두 신호의 일치 여부를 비교하여 원격지 셀 지연부(10)로 선택 제어 신호를 출력한다.

상기와 같은 종래의 셀 위상 정렬 장치는 원격지 셀 지연부(10)에서 원격지 셀의 워드단위 데이터를 지연시키기 위한 이중포트 메모리(114)와 셀 정렬부(20)에서 입력된 셀 데이터를 자체 셀 클럭과 자체 워드 클럭에 정렬시키기 위한 이중포트 메모리(123)를 사용하므로써, 원격지 셀 데이터가 입력되는 입력단의 수가 증가할 경우에 입력단마다 두 개의 이중포트 메모리와 메모리 제어 회로가 필요하게 되므로 많은 게이트가 증가되어 비용이 상승하는 문제점이 있었다.

또한, 셀 위상 비교부(30)에서 JK-플립플롭(132)의 입력 클럭을 논리 게이트의 조합으로 만들어 인가하는 것은 고집적화된 주문형 반도체(ASIC)로 구현하는 경우에 클럭에 대한 시험 및 확인이 불가능하므로 구현상의 위험이 따르고, 배치 및 배선에도 매우 민감한 영향을 미치는 문제점이 있었다.

따라서, 상기와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 본 발명은, 입력 셀들을 지연시키기 위해 이중포트 메모리 대신에 쉬프트 레지스터를 이용하며, 지연 유무를 결정하기 위하여 클럭을 가변하는 대신에 데이터를 가변시킴으로써 셀 데이터가 기준 클럭 위상에 동기되도록 하는 셀 동기 장치를 제공하는데 그 목적이 있다.

도 1 은 종래의 셀 위상 정렬 장치의 구성예시도.

도 2 는 본 발명에 따른 셀 동기 장치의 일실시예 구성도.

도 3 은 본 발명에 따른 셀 동기클럭 리타이밍부의 일실시예 회로도.

도 4 는 본 발명에 따른 셀 동기 장치의 타이밍도.

* 도면의 주요 부분에 대한 부호의 설명

210 : 셀 지연 처리부 211 : 데이터 지연부

212 : 선택부 220 : 셀 동기부

221,222 : 계수기 223 : 이중포트 메모리

230 : 셀 클럭 위상 비교부 231,232 : 셀 동기클럭 리타이밍부

233,234 : 배타적 논리합 게이트 235 : JK-플립플롭

236 : 비교기

상기 목적을 달성하기 위한 본 발명은, 데이터 지연을 이용한 셀 동기 장치에 있어서, 외부로부터 입력된 셀 정보를 쉬프트 레지스터를 이용하여 지연시킨 셀 정보(ECDd, ECSd)와 지연되지 않은 셀 정보(ECD, ECS)중 하나를 선택 제어 신호(SE)에 따라 선택하기 위한 셀 지연 처리 수단; 상기 셀 지연 처리 수단으로부터 입력된 셀 데이터를 저장한 후에 외부로부터의 기준 셀 클럭(CS)과 기준 워드 클럭(CLK)에 따라 외부로 출력하기 위한 셀 동기 수단; 및 외부로부터 입력된 셀 클럭(ECS)과 상기 셀 지연 처리 수단으로부터 입력된 지연된 셀 클럭(ECSd)을 외부로부터 입력된 기준 워드 클럭(CLK)과 워드 클럭(ECLK)을 이용하여 리타이밍한 후에, 기준 셀 클럭(CS)을 기준 워드 클럭(CLK)의 한 주기 만큼 전후로 확장시킨 신호(BCS)와 상기 리타이밍한 두 신호를 각각 배타적 논리합한 조합에 따라 상기 지연 셀 정보와 지연되지 않은 셀 정보중 하나를 선택하도록 상기 셀 지연 처리 수단으로 선택 제어 신호를 출력하기 위한 셀 클럭 위상 비교 수단을 포함하여 이루어진 것을 특징으로 한다.

또한, 본 발명은, 다수의 입력단으로부터 시간에 따라 변하는 서로 다른 셀 클럭 및 위상을 가지고 서로 다른 전달 경로를 통하여 입력되는 셀들을 지연시키기 위해 이중포트 메모리 대신 D-플립플롭으로 구성된 직렬 쉬프트 레지스터를 이용하며, 지연 유무를 결정하기 위한 위상 비교시 JK-플립플롭의 입력 클럭을 가변하는 대신 클럭은 안정화시키고 데이터를 가변시킴으로써 셀 데이터가 기준 클럭 위상에 동기되도록 하는데 그 특징이 있다.

이하, 첨부된 도 2 이하를 참조하여 본 발명에 따른 일실시예를 상세히 설명한다.

도 2 는 본 발명에 따른 셀 동기 장치의 구성도로서, 도면에서 "210"은 셀 지연 처리부, "220"은 셀 동기부, "230"은 셀 클럭 위상 비교부를 각각 나타낸다.

본 발명에 따른 셀 동기 장치는, 외부로부터 입력된 셀의 워드단위 정보를 D-플립플롭으로 구성된 직렬 쉬프트 레지스터를 이용하여 n번 지연시킨 셀 정보(ECDd, ECSd)와 지연되지 않은 셀 정보(ECD, ECS)중 하나를 셀 클럭 위상 비교부(230)로부터 입력된 선택 제어 신호(SE)에 의해 선택하여 출력하는 셀 지연 처리부(210), 상기 셀 지연 처리부(210)로부터 입력된 셀 데이터를 이중포트 메모리(223)에 저장한 후에 기준 셀 클럭(CS)과 기준 워드 클럭(CLK)에 따라 이중포트 메모리(223)에 저장된 셀 데이터를 외부로 출력하는 셀 동기부(220) 및 외부로부터 입력된 셀 클럭(ECS)과 셀 지연 처리부(210)로부터 출력된 지연된 셀 클럭(ECSd)을 외부로부터 입력된 기준 워드 클럭(CLK)과 워드 클럭(ECLK)을 이용하여 리타이밍한 후에, 기준 셀 클럭(CS)을 기준 워드 클럭(CLK)의 한 주기 만큼 전후로 확장시킨 신호(BCS)와 상기 리타이밍한 두 신호를 각각 배타적 논리합한 조합에 따라 외부로부터 입력된 셀 정보를 지연시킨 셀 정보와 지연되지 않은 셀 정보중 어느 하나를 선택하도록 상기 셀 지연 처리부(210)로 선택 제어 신호를 출력하는 셀 클럭 위상 비교부(230)를 구비한다.

다음으로, 각 구성요소에 대한 구체적인 구성 및 동작을 상세히 살펴보면 다음과 같다.

셀 지연 처리부(210)는, 외부로부터 셀 데이터(ECD), 셀 클럭(ECS) 및 워드 클럭(ECLK)을 입력받아 워드 클럭의 상승 천이 시점에서 셀 정보(ECD, ECS)를 n번 리타이밍하는 데이터 지연부(211) 및 데이터 지연부(211)로부터 출력된 지연된 셀 정보(ECDd, ECSd)와 외부로부터 입력된 셀 정보(ECD, ECS)중 하나를 셀 클럭 위상 비교부(230)로부터 입력되는 선택 제어 신호(SE)에 따라 선택하여 셀 동기부(220)로 출력하는 선택부(212)를 구비한다. 이때, 데이터 지연부(211)로는 D-플립플롭으로 구성된 직렬 쉬프트 레지스터를 사용한다.

셀 동기부(220)는, 셀 지연 처리부(210)의 선택부(212)로부터 셀 클럭을 입력받고 외부로부터 워드 클럭(ECLK)을 입력받아 워드 클럭의 상승 천이를 계수하여 셀 지연 처리부(210)로부터 출력된 셀 데이터를 저장하기 위한 쓰기 어드레스(WA)를 이중포트 메모리(223)로 출력하는 제1 계수기(221), 외부로부터 기준 셀 클럭(CS)과 기준 워드 클럭(CLK)을 입력받아 기준 워드 클럭(CLK)의 상승 천이를 계수하여 저장된 셀 데이터를 읽기 위한 읽기 어드레스(RA)를 이중포트 메모리(223)로 출력하는 제2 계수기(222) 및 셀 지연 처리부(210)의 선택부(212)로부터 출력된 셀 데이터를 제1 계수기(221)로부터 출력된 쓰기 어드레스에 저장하고, 제2 계수기(222)로부터 출력된 읽기 어드레스에 의해 셀 데이터를 출력하는 이중포트 메모리(223)를 구비한다.

셀 클럭 위상 비교부(230)는, 셀 지연 처리부(210)의 데이터 지연부(211)로부터 출력된 지연된 셀 클럭(ECSd)을 외부로부터 입력되는 워드 클럭(ECLK)과 기준 워드 클럭(CLK)으로 리타이밍하는 제1 셀 동기클럭 리타이밍부(231), 외부로부터 입력된 셀 클럭(ECS)을 외부로부터 입력되는 워드 클럭(ECLK)과 기준 워드 클럭(CLK)으로 리타이밍하는 제2 셀 동기클럭 리타이밍부(232), 셀 동기부(220)의 제2 계수기(222)의 출력값(읽기 어드레스)을 입력받고 기준 셀 클럭(CS)을 기준 워드 클럭(CLK)의 한 주기 만큼 전후로 확장시킨 값을 입력받아 서로 일치하면 기준 셀 클럭(CS)을 기준 워드 클럭(CLK)의 한 주기 만큼 전후로 확장시킨 신호(BCS)를 출력하는 비교기(236), 비교기(236)의 출력을 제1 셀 동기클럭 리타이밍부(231)의 출력과 배타적 논리합하는 제1 배타적 논리합 게이트(233), 비교기(236)의 출력을 제2 셀 동기클럭 리타이밍부(232)의 출력과 배타적 논리합하는 제2 배타적 논리합 게이트(234) 및 제1 및 제2 배타적 논리합 게이트(233,234)의 배타적 논리합 결과를 데이터 단자로 입력받아, 외부로부터 입력된 셀 클럭(ECS)이 기준 셀 클럭(CS)을 확장시킨 신호(BCS)와 중첩되면 지연시킨 셀 정보(ECDd, ECSd)를 선택하도록 하고 상기 셀 지연 처리부(210)에 의해 지연된 셀 클럭(ECSd)이 기준 셀 클럭(CS)을 확장시킨 신호(BCS)와 중첩되면 지연되지 않은 셀 정보(ECD, ECS)를 선택하도록 상기 셀 지연 처리부(210)로 선택 제어 신호(SE)를 출력하는 JK-플립플롭(235)을 구비한다.

도 3 은 본 발명에 따른 셀 동기클럭 리타이밍부의 일실시예 회로도로서, 셀 클럭(ECS) 또는 지연된 셀 클럭(ECSd)은 먼저 워드 클럭(ECLK)의 상승 천이 시점에서 JK-플립플롭(245)에 의해 리타이밍된 후에 기준 워드 클럭(CLK)의 상승 천이 시점에서 D-플립플롭(246)에 의해 리타이밍되어 출력된다.

상기와 같이 구성된 본 발명의 동작을 첨부된 도 4 를 참조하여 설명하면 다음과 같다.

셀 동기 장치는 외부로부터 워드 클럭(ECLK), 셀 클럭(ECS), 셀의 워드 단위 데이터를 입력받아 외부로부터 입력된 기준 워드 클럭(CLK), 기준 셀 클럭(CS)에 셀 데이터를 동기시켜 외부로 출력한다.

여기서, 외부로부터 입력된 셀의 워드단위 데이터는 외부로부터 입력된 워드 클럭(ECLK)의 상승 천이 시점에 동기되어 워드 클럭의 한 주기 동안에 셀의 워드 단위 데이터(ECD)가 입력된다. 셀의 워드 단위 데이터(ECD)가 셀의 첫번째 워드인 경우에, 셀 클럭(ECS)은 워드 클럭(ECLK)의 하강 천이 시점에 기준하여 한 주기 동안 논리치 "1"을 가지며, 이외의 경우에는 논리치 "0"을 가진다.

셀 지연 처리부(210)는 외부로부터 셀의 워드 단위 데이터(ECD) 및 셀 클럭(ECS)을 입력받아 지연한 후에, 선택부(212)에서 워드 클럭(ECLK)의 nT만큼 지연된 것과 지연되지 않은 것중 하나를 선택 제어 신호에 따라 선택하여 출력한다. 이때, n은 셀 동기부(220)의 이중포트 메모리(223)에서 쓰기 어드레스(WA)와 읽기 어드레스(RA)가 같지 않도록 3이상이 되어야 한다.

셀 동기부(220)의 제1 계수기(221)는 클럭단(CK)에 입력되는 워드 클럭(ECLK)의 상승 천이를 계수하는 상승 계수기로서, 셀 지연 처리부(210)로부터 입력되는 셀 데이터가 저장될 쓰기 어드레스(WA)를 이중포트 메모리(223)로 제공하며, 계수 출력단(Q)은 셀 지연 처리부(210)로부터 입력된 셀 클럭의 논리치가 "1"인 경우에 리셋된다. 제2 계수기(222)는 클럭단(CK)에 외부로부터 입력되는 기준 워드 클럭(CLK)의 상승 천이를 계수하는 상승 계수기로서, 이중포트 메모리(223)에 저장된 셀 데이터를 외부로 출력하기 위한 읽기 어드레스(RA)를 이중포트 메모리(223)로 제공하며, 계수 출력단(Q)은 기준 셀 클럭(CS)의 논리치가 "1"인 경우에 리셋된다. 이때, 셀 동기부(220)에 셀 지연 처리부(210)로부터 입력된 셀 클럭과 외부로부터 입력된 기준 셀 클럭은 무작위한 위상 관계를 가지고 있으며, 만약 두 개의 타이밍이 일치하는 경우에 이중포트 메모리(223)는 동일한 어드레스를 좌우단 포트가 동시에 사용하게 되어 해당되는 시점에서 어드레스에 저장된 셀 데이터가 파괴될 수 있다.

따라서, 셀 클럭 위상 비교부(230)는 셀 동기부(220)의 제2 계수기(222)로부터 출력된 값(RA)을 비교기(236)에서 기준 값과 비교하여 기준 셀 클럭(CS)의 전후 한 주기만큼 확장된 파형을 만들며, 이 파형을 기준 워드 클럭(CLK)으로 리타이밍된 외부로부터의 셀 클럭(ECS) 및 셀 지연 처리부(210)로부터 입력되는 지연된 셀 클럭(ECSd)과 각각 배타적 논리합한 후에 JK-플립플롭(235)으로 입력시켜 그 출력값을 선택 제어 신호로 셀 지연 처리부(210)의 선택부(212)에 제공하여, 셀 데이터가 지연되어야 하는지를 결정하므로써 셀 동기부(220)에서 좌우 포트가 동일한 어드레스를 사용하지 않도록 한다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

상기와 같이 이루어지는 본 발명은 다음과 같은 특유한 효과를 갖는다.

첫째, 본 발명은 지연소자로서 D-플립플롭으로 구성된 직렬 쉬프트 레지스터를 사용하므로써, 메모리를 사용하는 경우보다 게이트를 절약할 수 있다.

둘째, 외부로부터 입력된 셀의 워드 단위 정보를 D-플립플롭으로 구성된 직렬 쉬프트 레지스터를 이용하여 nT만큼 지연시킬 때 n을 최소한의 지연값인 3으로 하면, 외부로부터 입력된 셀 정보를 기준 셀 클럭에 동기시켜 출력하는데 최소 2T에서 최대 (2^m-2)T 만큼 지연되므로 입력된 셀 데이터가 셀 동기 장치를 거치는데 필요한 시간을 한 셀 클럭, 즉 2^mT 미만으로 단축할 수 있다.

셋째, 외부로부터 입력된 셀 클럭의 타이밍과 기준 셀 클럭 타이밍의 위상 비교시 논리 게이트의 조합이 JK-플립플롭의 클럭으로 사용되므로써 고집적화된 주문형 반도체(ASIC)로 구현하기 어려운 점을 개선하였다.

Claims (5)

1. 데이터 지연을 이용한 셀 동기 장치에 있어서,

   외부로부터 입력된 셀 정보를 쉬프트 레지스터를 이용하여 지연시킨 셀 정보(ECDd, ECSd)와 지연되지 않은 셀 정보(ECD, ECS)중 하나를 선택 제어 신호(SE)에 따라 선택하기 위한 셀 지연 처리 수단;

   상기 셀 지연 처리 수단으로부터 입력된 셀 데이터를 저장한 후에 외부로부터의 기준 셀 클럭(CS)과 기준 워드 클럭(CLK)에 따라 외부로 출력하기 위한 셀 동기 수단; 및

   외부로부터 입력된 셀 클럭(ECS)과 상기 셀 지연 처리 수단으로부터 입력된 지연된 셀 클럭(ECSd)을 외부로부터 입력된 기준 워드 클럭(CLK)과 워드 클럭(ECLK)을 이용하여 리타이밍한 후에, 기준 셀 클럭(CS)을 기준 워드 클럭(CLK)의 한 주기 만큼 전후로 확장시킨 신호(BCS)와 상기 리타이밍한 두 신호를 각각 배타적 논리합한 조합에 따라 상기 지연 셀 정보와 지연되지 않은 셀 정보중 하나를 선택하도록 상기 셀 지연 처리 수단으로 선택 제어 신호를 출력하기 위한 셀 클럭 위상 비교 수단

   을 포함하여 이루어진 셀 동기 장치.
2. 제 1 항에 있어서,

   상기 셀 지연 처리 수단은,

   외부로부터 셀 데이터(ECD), 셀 클럭(ECS) 및 워드 클럭(ECLK)을 입력받아 워드 클럭의 상승 천이 시점에서 셀 정보(ECD, ECS)를 리타이밍하기 위한, D-플립플롭으로 구성된 직렬 쉬프트 레지스터; 및

   상기 직렬 쉬프트 레지스터로부터 출력된 지연된 셀 정보(ECDd, ECSd)와 외부로부터 입력된 지연되지 않은 셀 정보(ECD, ECS)중 하나를 상기 셀 클럭 위상 비교 수단으로부터 입력되는 선택 제어 신호(SE)에 따라 선택하여 상기 셀 동기 수단으로 출력하기 위한 선택 수단

   을 포함하여 이루어진 셀 동기 장치.
3. 제 2 항에 있어서,

   상기 D-플립플롭으로 구성된 직렬 쉬프트 레지스터는,

   셀 정보를 nT만큼 지연시킬 n(n은 자연수)을 3이상으로 하는 것을 특징으로 하는 셀 동기 장치.
4. 제 1 항 내지 제 3 항중 어느 한 항에 있어서,

   상기 셀 클럭 위상 비교 수단은,

   상기 셀 지연 처리 수단으로부터 출력된 지연된 셀 클럭을 외부로부터 입력되는 워드 클럭과 기준 워드 클럭으로 리타이밍하기 위한 제1 리타이밍 수단;

   외부로부터 입력되는 셀 클럭을 외부로부터 입력되는 워드 클럭과 기준 워드 클럭으로 리타이밍하기 위한 제2 리타이밍 수단;

   상기 셀 동기 수단으로부터 읽기 어드레스 값을 입력받고 기준 셀 클럭을 기준 워드 클럭의 한 주기 만큼 전후로 확장시킨 값을 입력받아 서로 비교하여 기준 셀 클럭을 기준 워드 클럭의 한 주기 만큼 전후로 확장시킨 신호를 출력하기 위한 비교 수단;

   상기 비교 수단의 출력을 제1 리타이밍 수단의 출력 및 제2 리타이밍 수단의 출력과 각각 배타적 논리합하기 위한 제1 및 제2 배타적 논리합 연산 수단; 및

   상기 제1 및 제2 배타적 논리합 연산 수단의 조합에 따라, 외부로부터 입력된 셀 클럭(ECS)이 기준 셀 클럭(CS)을 확장시킨 신호(BCS)와 중첩되면 지연시킨 셀 정보(ECDd, ECSd)를 선택하도록 하고 상기 셀 지연 처리 수단에 의해 지연된 셀 클럭(ECSd)이 기준 셀 클럭(CS)을 확장시킨 신호(BCS)와 중첩되면 지연되지 않은 셀 정보(ECD, ECS)를 선택하도록 상기 셀 지연 처리 수단으로 선택 제어 신호(SE)를 출력하기 위한 JK-플립플롭

   을 포함하여 이루어진 셀 동기 장치.
5. 제 1 항 내지 제 3 항중 어느 한 항에 있어서,

   상기 셀 동기 수단은,

   상기 셀 지연 처리 수단으로부터 셀 클럭을 입력받고 외부로부터 워드 클럭을 입력받아 워드 클럭의 상승 천이를 계수하여 상기 셀 지연 처리 수단으로부터 출력된 셀 데이터를 저장하기 위한 쓰기 어드레스를 출력하기 위한 제1 계수 수단;

   외부로부터 기준 셀 클럭과 기준 워드 클럭을 입력받아 기준 워드 클럭의 상승 천이를 계수하여 저장된 셀 데이터를 읽기 위한 읽기 어드레스를 출력하기 위한 제2 계수 수단; 및

   상기 셀 지연 처리 수단으로부터 출력된 셀 데이터를 상기 제1 계수 수단으로부터 출력된 쓰기 어드레스에 저장하고, 상기 제2 계수 수단으로부터 출력된 읽기 어드레스에 따라 셀 데이터를 출력하기 위한 저장 수단

   을 포함하여 이루어진 셀 동기 장치.

Images