KR100196225B1 - 인터페이스 회로 - Google Patents

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Abstract

본 발명은 인터페이스 회로에 관한 것으로, 입력된 데이타를 일시 저장하는 데이타 레지스터와, 입력된 어드레스를 일시 저장하는 어드레스 레지스터와, 상기 어드레스 레지스터에 저장된 어드레스를 입력으로 받아 상기 데이타를 저정할 내부 레지스터를 결정한 다음 상기 데이타 레지스터에 저장된 데이타를 입력으로 받아 상기 내부 레지스터에 전달하도록 이루어진 내부 레지스터 선택 회로와, 상기 데이타 레지스터에 저장된 데이타와 상기 어드레스 레지스터에 저장된 어드레스를 상기 내부 레지스터 선택 회로에 출력하도록 지시하는 라이트 인에이블 신호와 클록 신호를 입력으로 받아, 상기 라이트 인에이블 신호와 상기 클록 신호를 동기시킨 다음 동기된 신호를 상기 데이타 레지스터와 어드레스 레지스터에 전달하도록 이루어진 동기화 회로를 구비하여 셋업/홀드 타이밍과 라이트 인에이블 신호의 타이밍이 일치하지 않게 되어 발생하는 신호 출력 동작의 오류를 억제하도록 하는 효과를 제공한다.

Description

인터페이스 회로
제1도는 종래의 인터페이스 회로를 나타낸 블록도.
제2도는 종래의 인터페이스 회로의 동작을 나타낸 타이밍 차트.
제3도는 본 발명의 인터페이스 회로를 나타낸 블록도.
제4도는 본 발명의 동기화 회로를 나타낸 논리 회로도.
제5도는 본 발명의 동기화 회로의 동작을 나타낸 타이밍 차트.
* 도면의 주요부분에 대한 부호의 설명
110, 210 : 데이타 레지스터 120, 220 : 어드레스 레지스터
130, 230 : 내부 레지스터 선택 회로 140, 240 : 내부 레지스터
310, 320, 330, 340 : D 플립플롭 AND : AND 게이트
INV : 인버터
본 발명은 인페이스 회로에 관한 것으로, 특히 임시 레지스터의 데이타 입출력 타이밍을 결정하는 라이트 인에이블르 신호와 클럭 신호를 동기시켜, 라이트 인에이블블 신호와 클럭 신호의 타이밍이 일치하지 않아 발생하는 에러를 방지하도록 하는 인터페이스 회로에 관한 것이다.
일반적인 인터페이스 회로를 제1도를 참조하여 설명하면 다음과 같다.
제1도는 종래의 인터페이스 회로를 나타낸 블록도이다.
제1도에 나타낸 바와 같이, 데이타 레지스터(110)는 외부에서 입력되는 데이타를 입력으로 받아 이를 임시 저장하도록 연결되고, 어드레스 레지스터(120)는 외부에서 입력되는 어드레스를 입력으로 받아 이를 임시 저장하도록 연결된다.
이와 같은 데이타 레지스터(110)와 어드레스 레지스터(120)에는 클록 신호(CLK)가 입력되도록 연결되어 데이타 및 어드레스의 입출력 타이밍이 동기되도록 이루어진다.
또한 데이타 레지스터(110)와 어드레스 레지스터(120)에는 임시 저장된 값을 출력하도록 지시하는 라이트 인에이블(write enable) 신호(/WR)가 입력되도록 연결된다.
데이타 레지스터(110)에서 출력되는 데이타와 어드레스 레지스터(120)에서 출력되는 어드레스 내부 레지스터 선택 회로(130)에 입력되도록 연결된다.
내부 레지스터 선택 회로(130)에서 출력되는 다수개의 신호는 각각의 신호가 대응되는 내부 레지스터(140)에 입력되도록 연결된다.
내부 레지스터 선택 회로(130)에 입력되는 어드레스가 n비트일 때, 구비되는 내부 레지스터(140)의 수는 2n개이다.
이와 같이 구성된 종래의 인터페이스 회로의 동작을 제2도를 참조하여 설명하면 다음과 같다.
제2도는 종래의 인터페이스 회로의 동작을 나타낸 타이밍 차트이다.
데이타 레지스터(110)에 데이타가 입력되어 저장되고, 데이타 레지스터(110)에 입력 저장된 데이타의 고유 어드레스가 어드레스 레지스터(120)에 입력되어 저장된다.
이때 라이트 인에이블 신호(/WR)가 데이타 레지스터(110)와 어드레스 레지스터(120)에 입력되어 저장된 값을 내부 레지스터 선택 회로(130)로 출력하도록 지시하면, 클록 신호(CLK)의 상승 모서리에 동기 되어 데이타와 어드레스의 출력이 이루어진다.
내부 레지스터 선택 회로(130)는 입력된 어드레스를 디코딩(decoding)하게 되며, 디코딩 결과에 따라 구비된 다수개의 내부 레지스터(140) 가운데 입력된 데이타가 저장되어야 할 내부 레지스터(140)를 선택하여 데이타를 출력한다.
내부 레지스터 선택 회로(130)에서 출력된 데이타는 해당 내부 레지스터(140)에 입력되어 저장된다.
이와 같이 동작하는 종래의 인터페이스 회로에 있어서, 데이타 레지스터(110)와 어드레스 레지스터(120)에 입력되는 라이트 인에이블 신호(/WR)의 입력 타이밍이 클록 신호(CLK)의 입력 타임이밍과 반드시 일치하지 않는 경우가 발생한다.
일반적으로 기준 신호인 클록 신호에 의해 출력 타이밍이 결정되는데, 클록 신호의 상태 변화 이전에 출력 신호를 확장짓는 셋업(setup) 시간이 있고, 클록 신호의 변화 이후에 확정된 출력 신호를 유지하는 홀드(hold) 시간이 있다.
제2도에서 인용 부호 ( t )로 표시된 구간은 셋업/홀드 시간을 나타낸다.
이와 같은 셋업/홀드(setup/hold) 동작에 의해 확정된 데이타는 출력 지시 신호에 의해 출력이 이루어지는 것이 일반적이다.
그리고 확정된 출력 신호의 전단과 후단의 출력 신호는 셋업/홀드 시간의 범위에서 벗어나 있기 때문에 기준 신호에 의해 출력하고자 하는 유효 신호가 아닌 무효 신호이다.
이와 같은 사실에 비추어 볼 때 상술한 종래의 인터페이스 회로는, 셋업 시간에 확정된 데이타 또는 어드레스가 라이트 인에이블 신호(/WR)에 의해 출력되고, 출력된 데이타 또는 어드레스 신호가 홀드 시간동안 유지되어야 함에도 불구하고, 클록 신호(CLK)의 셋업/홀드 시간과 라이트 인에이블 신호(/WR)의 타이밍이 일치하지 않아 확정된 유효 출력 신호가 아닌 무효 신호가 출력되는 등 인터페이스 회로의 입출력 동작에 심각한 오류가 발생할 수 있는 가능성을 내포하고 있다.
즉, 제2도에서 라이트 인에이블 신호(/WR)가 클록 신호(CLK)보다 먼저 인에이블 되었기 때문에 셋업 동작이 이루어지기 이전의 무효 신호(unknown)가 출력되는 것이다.
따라서 본 발명의 목적은 라이트 인에이블 신호가 클록 신호에 동기시킨 다음 데이타 레지스터와 어드레스 레지스터에 입력되도록 하여 데이타 레지스터와 어드레스 레지스터에서 정확한 신호의 출력이 이루어지도록 함으로써 셋업/홀드 타이밍과 라이트 인에이블 신호의 타이밍이 일치하지 않게 되어 발생하는 신호 출력 동작의 오류를 억제하도록 함에 있다.
이와 같은 목적의 본 발명은 입력된 데이타를 일시 저장하는 데이타 레지스터와, 입력된 어드레스를 일시 저장하는 어드레스 레지스터와, 상기 어드레스 레지스터에 저장된 어드레스를 입력으로 받아 상기 데이타를 저장할 내부 레지스터를 결정한 다음 상기 데이타 레지스터에 저장된 데이타를 입력으로 받아 상기 내부 레지스터에 전달하도록 이루어진 내부 레지스터 선택 회로와, 상기 데이타 레지스터에 저장된 데이타와 상기 어드레스 레지스터에 저장된 어드레스를 상기 내부 레지스터 선택 회로에 출력하도록 지시하는 라이트 인에이블 신호와 클록 신호를 입력으로 받아, 상기 라이트 인에이블 신호와 상기 클록 신호를 동기시킨 다음 동기된 신호를 상기 데이타 레지스터와 어드레스 레지스터에 전달하도록 이루어진 동기화 회로를 포함하여 이루어진다.
이와 같이 이루어진 본 발명의 일실시예를 제3도~제5도를 참조하여 설명하면 다음과 같다.
제3도는 본 발명의 인터페이스 회로를 나타낸 블록도이다.
제3도에 나타낸 바와 같이, 데이타 레지스터(210)는 외부에서 입력되는 데이타를 입력으로 받아 이를 임시 저장하도록 연결되고, 어드레스 레지스터(220)는 외부에서 입력되는 어드레스를 입력으로 받아 이를 임시 저장하도록 연결된다.
또한 동기화 회로(300)에는 데이타 레지스터(210)와 어드레스 레지스터(220)에 임시 저장된 값을 출력하도록 지시하는 라이트 인에이블 신호(/WR)가 입력되도록 연결된다.
동기화 회로(300)에서 출력되는 동기 신호(SYNC)는 데이타 레지스터(210)와 어드레스 레지스터(220)에 각각 입력되도록 연결된다.
이와 같은 데이타 레지스터(210)와 어드레스 레지스터(220) 및 동기화 회로(300)에는 클록 신호(CLK)가 입력되도록 연결되어 데이타 및 어드레스의 입출력 타이밍이 동기되도록 이루어진다.
데이타 레지스터(210)에서 출력되는 데이타와 어드레스 레지스터(220)에서 출력되는 어드레스는 내부 레지스터 선택 회로(230)에 입력되도록 연결된다.
내부 레지스터 선택 회로(230)에서 출력되는 다수개의 신호는 각각의 신호가 대응되는 내부 레지스터(240)에 입력되도록 연결된다.
내부 레지스터 선택 회로(230)에 입력되는 어드레스가 n비트일 때, 구비되는 내부 레지스터(240)의 수는 2n개이다.
제4도는 본 발명의 인터페이스 회로의 동기화 회로를 나타낸 논리 회로도이다.
제4도에 나타낸 바와 같이, 디 플립플롭(D flip-flop)(310)에는 라이트 인에이블 신호(/WR)가 입력되도록 연결되고, 디 플립플롭(320)에는 디 플립플롭(320)의 출력 신호(Q1)가 입력되도록 연결되며, 디 플립플롭(330)에는 디 플립플롭(320)의 출력 신호(Q2)가 입력되도록 연결된다.
디 플립플롭(330)의 출력 신호(/Q3)는 디 플립플롭(330)의 출력 신호(Q2)의 반전된 신호이다.
이와 같은 디 플립플롭(330)의 출력 신호(/Q3)와 디 플립플롭(320)의 출력 신호(Q2)가 AND 게이트(AND)에 입력되도록 연결된다.
AND 게이트(AND)의 출력 신호(A)는 디 플립플롭(340)에 입력되도록 연결되며, 디 플립플롭(340)에서 출력되는 신호는 동기화 회로(300)의 출력 신호인 동기 신호(SYNC)이다.
디 플립플롭(310)(320)(330)에는 클록 신호(CLK)가 입력되도록 연결되며, 디 플립플롭(340)에는 클록 신호(CLK)가 인버터(INV)에 의해 반전되어 입력되도록 연결된다.
이와 같이 구성된 본 발명의 동기화 회로(300)의 동작을 제5도를 참조하여 설명하면 다음과 같다.
제5도는 본 발명의 동기화 회로(300)의 동작을 나타낸 타이밍 차트이다.
클록 신호(CLK)에 동기되지 않은 채로 로우 레벨로 활성화된 라이트 인에이블 신호(/WR)가 디 플립플롭(310)에 입력되면, 라이트 인에이블 신호(/WR)가 입력된 후의 첫번째 클록 입력(1)에서 디 플립플롭(310)의 로우 레벨 신호(Q1)의 출력이 이루어진다.
두번째 클록 입력(2) 이후에 라이트 인에이블 신호(/WR)가 하이 레벨로 비활성화되면 디 플립플롭(310)의 출력 신호(Q1)는 라이트 인에이블 신호(/WR)가 비활성화 된 직후에 발생하는 클럭 입력(3)에서 하이 레벨의 신호로 출력된다.
따라서 디 플립플롭(320)의 신호의 입출력은 디 플립플롭(31))의 신호의 입출력 타이밍 보다 1주기의 클록 신호(CLK) 만큼 지연되어 이루어진다.
즉, 디 플립플롭(320)의 신호의 입력은 라이트 인에이블 신호(/WR)가 입력된 이후의 두번째 클록 입력(2)에서 이루어지며, 신호의 출력은 네번째 클록 입력(4)에서 이루어진다
마찬가지로 디 플립플롭(330)의 신호의 입출력 또한 디 플립플롭(320)의 신호의 입출력 타이밍보다 1주기의 클록 신호(CLK) 만큼 지연되어 이루어지는데, 디 플립플롭(330)의 출력 신호(Q3)는 디 플립플롭(320)의 출력 신호의 반전된 위상을 갖는다.
이와 같은 디 플립플롭(320)(330)의 출력 신호(Q2)(Q3)는 각각 AND 게이트(AND)에 입력되지만 입력 타이밍에 있어서 디 플립플롭(320)의 출력 신호(Q2)가 디 플립플롭(330)의 출력 신호(Q3)보다 1주기의 클록 신호(CLK) 만큼 빠르기 때문에 AND 게이트(AND)의 출력 신호(A)는 디 플립플롭(320)의 출력 신호(Q2)와 디 플립플롭(330)의 출력 신호(Q3)가 모두 하이 레벨로 되는 구간인 네번째 클록 입력(4)의 1주기 동안만 하이 레벨이 된다.
이와 같이 AND 게이트(AND)에서 출력되는 하이 레벨의 신호는 디 플립플롭(340)에 입력되어 네번째 클록 입력(4)의 하강 모서리에서 1주기의 클록 신호(CLK)와 같은 하이 레벨 구간을 갖도록 출력된다.
이때 디 플립플롭(340)에서 신호가 출력되는 타이밍이 네번째 클록 입력(4)의 하강 모서리에서 이루어지는 이유는, 디 플립플롭(340)에는 클록 신호(CLK)가 인버터(INV)에 의해 반전되어 입력되기 때문에 네번째 클록 입력(4)의 하강 모서리가 디 플립플롭(340)에 입력될 때에는 상승 모서리로 반전되어 입력되기 때문이다
상술한 바에서 알 수 있듯이, 클록 신호(CLK)의 타이밍에 동기되지 않은 채로 입력딘 라이트 인에이블 시호(/WR)는 본 발명의 동기화 회로(300)를 통해 클록 신호(CLK)에 동기된 동기 신호(SYNC)로서 출력되는 것이다.
이와 같은 동기 신호(SYNC)가 데이타 레지스터(210)와 어드레스 레지스터(220)에 각각 입력되어 클록 신호(CLK)에 동기된 데이타 또는 어드레스의 출력이 이루어지도록 하는 것이다.
따라서 본 발명은 라이트 인에이블 신호가 클록 신호에 동기시킨 다음 데이타 레지스터와 어드레스 레지스터에 입력되도록 하여 데이타 레지스터와 어드레스 레지스터에서 정확한 신호의 출력이 이루어지도록 함으로써 셋업/홀드 타이밍과 라이트 인에이블 신호의 타이밍이 일치하지 않게 되어 발생하는 신호 출력 동작의 오류를 억제하도록 하는 효과가 있다.

Claims (5)

  1. 입력된 데이타를 일시 저장하는 데이타 레지스터와, 입력된 어드레스를 일시 저장하는 어드레스 레지스터와, 상기 어드레스 레지스터에 저장된 어드레스를 입력으로 받아 상기 데이타를 저장할 내부 레지스터를 결정한 다음 상기 데이타 레지스터에 저장된 데이타를 입력으로 받아 상기 내부 레지스터에 전달하도록 이루어진 내부 레지스터 선택 회로를 포함하는 데이타 입출력 인터페이스 회로에 있어서, 상기 데이타 레지스터에 저장된 데이타와 상기 어드레스 레지스터에 저장된 어드레스를 상기 내부 레지스터 선택 회로에 출력하도록 지시하는 라이트 인에이블(write enable) 신호와 클록 신호를 입력으로 받아, 상기 라이트 인에이블 신호와 상기 클록 신호를 동기시킨 다음 동기된 신호를 상기 데이타 레지스터와 어드레스 레지스터에 전달하도록 이루어진 동기화 회로를 포함하는 것이 특징인 인터페이스 회로.
  2. 제1항에 있어서, 상기 동기화 회로는, 데이타 입력 단자에 상기 라이트 인에이블 신호가 입력되도록 연결하고, 상기 클록 신호에 동기되어 데이타의 출력이 이루어지는 제1플립플롭과; 상기 제1플립플롭의 출력 데이타를 입력으로 받아 상기 클록 신호에 동기되어 데이타의 출력이 이루어지는 제2플립플롭과; 상기 제2플립플롭의 출력 데이타를 입력으로 받아 상기 클록 신호에 동기되어 데이타의 출력이 이루어지는 제3플립플롭과; 상기 제2플립플롭의 출력 데이타와 상기 제3플립플롭의 출력 데이타를 입력으로 받아 논리합 연산을 실시하는 논리 게이트와; 상기 논리 게이트의 출력 데이타를 입력으로 받아 상기 클록 신호의 반전된 신호에 동기되어 데이타의 출력이 이루어지는 제4플립플롭과; 상기 제4플립플롭에 입력되는 클록 신호를 반전시키기 위한 인버터를 포함하는 것이 특징인 인터페이스 회로.
  3. 제2항에 있어서, 상기 제1플립플롭, 제2플립플롭, 제3플립플롭, 제4플립플롭이 디 플립플롭(D Flip-Flop)인 것이 특징인 인터페이스 회로.
  4. 제2항에 있어서, 상기 제3플립플롭의 출력 데이타는 제2플립플롭으로부터 전달된 데이타의 반전된 데이타인 것이 특징인 인터페이스 회로.
  5. 제2항에 있어서, 상기 논리 게이트가 AND 게이트인 것이 특징인 인터페이스 회로.
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