KR19990078113A - 데이터 전송 장치 - Google Patents
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Abstract
위상 검출/조합 회로는 외부 인터페이스 회로를 통해 외측으로부터의 수신 시리얼 데이터 입력의 위상, 클럭 주파수 분할/보정 회로로부터의 수신 데이터 시프트 클럭 출력의 위상과, 지연 회로의 수단에 의해 수신 데이터 시프트 클럭의 1/4 주기 사이클만큼 수신 데이터 시프트 클럭을 지연시켜 얻어진 위상 조합 클럭의 위상을 조합한다. 위상 검출/조합 회로에서 위상 조합에 의해, 데이터 전송 회로에서 수신 에러를 발생시킬 수 있는 위상차가 검출되는 경우에, 클럭 단축 타이밍 신호 또는 클럭 연장 타이밍 신호를 출력한다. 수신 클럭 주파수 분할/보정 회로는 클럭 단축 타이밍 신호 또는 클럭 연장 타이밍 신호가 입력될 때 상기 수신 데이터 시프트 클럭을 각각 단축 또는 연장 보정한다. 이러한 효과에 의해, 데이터 전송 회로에서 수신 동작은 항상 정상적으로 실행된다.
Description
본 발명은 전송 레이트(transfer rate)와 관계없이 클럭 보정을 실행하고, 정상 데이터수신 및 데이터 전송의 고속화를 동시에 실현할 수 있는 데이터 전송 장치에 관한 것이다.
도1은 일본 특허 출원 공개 제 61-7756 호에 기재된 종래의 데이터 전송 시스템의 구성을 도시한 블럭도이다. 다음 설명에 있어서, N은 클럭의 분할된 주파수 비율을 도시한 정수를 나타내고, n은 시스템 구성에 의해 결정되는 분할된 주파수 비율의 상한을 도시한 정수를 나타낸다.
종래의 데이터 전송 장치는 데이터 전송 회로(101), 외부 인터페이스 회로(102), 전송 클럭 주파수 분할 회로(103), 수신 클럭 주파수 분할 회로(104)와, 데이터 천이 검출 회로(105)를 포함한다. 데이터 전송 회로(101)는 수신 데이터 시프트 클럭(306)에 의해 수신 시리얼 데이터(302)에 데이터 입력을 수신하기 위한 기능과, 수신 데이터 시프트 클럭(304)에 의해 수신 시리얼 데이터(301)에 데이터를 전송하기 위한 기능을 포함한다. 데이터 전송 회로(101)는 시스템과 시스템의 외부 전송의 타켓 사이에 이전에 결정된 전송 레이트(기본 클럭 303 의 1/2)에 기초한 분할된 주파수 비율 선택 신호(309)를 출력한다. 외부 인터페이스 회로(102)는 시스템 외부와의 인터페이스 기능을 한다. 전송 클럭 주파수 분할 회로(103) 및 수신 클럭 주파수 분할 회로(104)는 입력되는 분할된 주파수 선택 신호(309)에 기초하여 기본 클럭(303)을 분할하고, 전송 데이터 시프트 클럭(304) 및 수신 데이터 시프트 클럭(306)을 출력한다. 전송 데이터 시프트 클럭(304)은 데이터 전송 회로(101)의 한 단자에 입력된다. 수신 데이터 시프트 클럭(306)은 데이터 전송 회로(101)의 한 단자에 입력된다.
도2에 도시된 것 처럼, 수신 클럭 주파수 분할 회로(104)는 기본 클럭(303)의 입력을 제어하기 위한 AND 게이트(529), 기본 클럭(303)을 분할하기 위한 n-단 접속 T-형 플립-플롭(517), 수신 클럭 주파수 분할 회로(104)로부터 출력된 수신 데이터 시프트 클럭을 선택하기 위한 n-입력 선택기(519)와, 수신 클럭 수를 카운트하기 위한 수신 비트수 카운터(528)를 포함한다. n-단 접속 T-형 플립-플롭(517)은 수신 클럭 주파수 분할 회로 초기화 신호(310)가 초기화 단자(RD)에 입력되는 경우에 초기화되도록 배열된다. 데이터 천이 검출 회로(105)는 수신 시리얼 데이터(302)에서 데이터 천이가 검출되는 경우에 수신 클럭 주파수 분할 회로 초기화 신호(310)를 출력하기 위한 기능을 포함한다.
다음은, 도3의 타이밍도를 참조하여 종래의 데이터 전송 장치의 동작을 설명한다. 도3은 수신 데이터 시프트 클럭(306)이 기본 클럭(303)의 1/8로 설정될 때의 수신시에 동작 타이밍을 도시한 도면이다. 수신시에는 두 종류의 동작 상태가 존재한다. 수신 시리얼 데이터(302)에서 변화가 없는 경우에, 수신 클럭 주파수 분할 회로(104)는 기본 클럭(303)을 단순히 분할하고, 수신 데이터 시프트 클럭(306)을 데이터 전송 회로(101)에 공급하는데, 이로 인해, 데이터 전송 회로(101)는 수신 데이터 시프트 클럭(306)의 상승 엣지와 동기하여 수신 데이터 시리얼 데이터(302)를 래치한다.
수신 시리얼 데이터(302)에서 변화가 있는 경우에, 데이터 천이 검출 회로(105)는 데이터 천이를 검출하고, 수신 클럭 주파수 분할 회로 초기화 신호(310)를 출력한다. 수신 클럭 주파수 분할 회로(104)는 수신 클럭 주파수 분할 회로 초기화 신호(310)를 수신하고, 클럭의 분할을 한번 초기화한다. 그 이후에, 수신 클럭 주파수 분할 회로 초기화 신호(310)가 하강하는 경우에, 수신 클럭 주파수 분할 회로(104)는 클럭의 분할을 다시 시작하고, 데이터 전송 회로(101)에 수신 데이터 시프트 클럭(306)을 공급하는데, 그로 인해, 데이터 전송 회로(101)는 수신 데이터 시프트 클럭(306)의 상승 엣지와 동기하여 수신 시리얼 데이터의 래칭을 다시 시작한다. 데이터 전송 회로(101)의 래치 타이밍은, 수신 데이터 시리얼 데이터(302)에서 변화가 있는 경우에, 수신 시리얼 데이터(302)의 비트 길이의 중간값으로 항상 보정한다.
도4는 수신 데이터 시프트 클럭(306)이 기본 클럭(303)의 1/2로 설정될 때의 수신시에 동작 타이밍을 도시한 것이다. 설정시에, 만일, 수신 클럭 주파수 분할 회로 초기화 신호(310)로 인하여 수신 클럭 주파수 분할 회로 초기화 신호(310)의 펄스 폭의 길이가 기본 클럭(303)의 1/2 주기인 경우와 수신 데이터 시프트 클럭(306)이 논리 레벨 "1"로 되는 구간(section)에서 실행된다면, 카운팅 동작은 n-단 접속 T-형 플립-플롭(517)이 초기화된 이후에 바로 기본 클럭(303)의 상승 엣지에서 역으로 바로 다시 시작되고, 수신 데이터 시프트 클럭(306)이 분할되지 않을 가능서이 존재한다. 즉, 클럭을 짧게 하는 클럭 보정은 잘못으로 발생될 수 있고, 정상 수신 동작이 데이터 전송 회로(101)에서 실행될 수 없을 가능성이 있다.
이러한 문제를 해소하기 위하여, 수신 클럭 주파수 분할 회로 초기화 신호(310)의 펄스 폭이 기본 클럭(303)의 1 사이클 주기의 길이로 연장된다면, 1/2 클럭의 상승 엣지 타이밍은 심지어 수신 클럭 주파수 분할 회로 초기화 신호(310)로 인하여 초기화가 실행되어도 변경되지 않는 반대의 가능성이 있다. 즉, 클럭이 보정되지 않는 타이밍이 존재하고, 데이터 전송 회로(101)에서 정상 수신 동작을 실행할 수 없는 가능성이 존재한다.
또한, 수신 클럭 주파수 분할 회로 초기화 신호(310)의 펄스 폭이 기본 클럭(303)의 1 사이클 주기의 길이로 연장된다면, 수신 클럭 주파수 분할 회로 초기화 신호(310)로 인하여 초기화시에 n-단 접속 T-형 플립-플롭(517)의 정지 주기가 너무 길게 되고, 클럭을 연장하는 클럭 보정이 잘못 발생되고, 수신 데이터의 래칭 타이밍이 손실되며, 데이터 전송 회로(101)에서 정상 수신 동작이 실행되지 않을 가능성이 존재한다.
이러한 문제들은 다음과 같은 이유로 야기된다. 즉, 종래의 데이터 전송 장치의 구성에 따라, 수신 데이터 시프트 클럭의 보정이 분할기의 초기화에 의해 실행되기 때문에, 기본 클럭에 대한 수신 데이터 시프트 클럭의 분할 비율이 낮게 될 때, 초기화 동작 및 분할 동작의 타이밍에 따라 초기화 동작이 실행되지 않거나, 수신 데이터에 대한 잘못된 타이밍에서 초기화 동작이 발생되고, 클럭 보정 동작이 효과적으로 실행되지 않으며, 정상 수신 동작이 실행될 수 없다.
특히, 상술한 것 처럼, 종래의 시스템에 있어서, 데이터 전송 회로에 공급되는 수신 데이터 시프트 클럭이 기본 클럭의 1/2로 될 때, 수신 데이터 시프트 클럭 주파수 분할기의 초기화는 정상적으로 실행되지 않거나, 클럭 단축 동작 또는 클럭 연장 동작이 발생되고, 수신 데이터 시프트 클럭이 수신 데이터에 대한 잘못된 타이밍에서 데이터 전송 회로에 공급되며, 수신 시리얼 데이터의 정상적인 수신 동작이 실행되지 않을 가능성이 있으며, 데이터 전송의 고속화가 이루어질 수 없다.
본 발명의 목적은 데이터 전송 레이트와 관계없이 클럭 보정을 실행하여, 정상 데이터 수신과 전송 레이트의 고속화를 실현할 수 있는 데이터 전송 장치를 제공하는 것이다.
본 발명에 따른 데이터 전송 장치에 있어서, 데이터 전송 장치에 있어서, 외부 인터페이스 회로는 입력 데이터로서 데이터 전송 장치의 외부로부터 입력되는 데이터를 데이터 전송 장치에 출력하고, 데이터 전송 장치로부터 입력된 전송 데이터를 데이터 전송 장치의 외부에 출력한다. 전송 회로는 입력 전송 데이터를 시프트 클럭과 동기하여 출력하고, 입력 수신 데이터를 시프트 클럭과 동기하여 저장한다. 지연 회로는 입력 수신 시프트 클럭을 지연시켜 위상 조합 클럭으로서 출력한다. 위상 검출/조합 회로는 입력 수신 데이터 시프트 클럭과 위상 조합 클럭의 논리 레벨에 기초한 수신 데이터의 천이 예측 구간을 결정하여 수신 데이터 시프트 클럭의 위상과 입력 수신 데이터의 천이점을 조합한다. 위상 검출/조합 회로는 수신 데이터 천이점이 수신 데이터 시프트 클럭의 위상 보다 빠를 때 수신 데이터 시프트 클럭을 단축할 필요가 있는지를 검출하여 클럭 단축 타이밍 신호를 출력한다. 그리고, 위상 검출/조합 회로는 수신 데이터 천이점이 수신 데이터 시프트 클럭의 위상 보다 느릴 때 수신 데이터 시프트 클럭을 연장할 필요가 있는지를 검출하여 클럭 연장 타이밍 신호를 출력한다. 수신 클럭 주파수 분할/보정 회로는 데이터 전송 장치의 외부로부터의 기본 클럭 입력을 분할하여 수신 데이터 시프트 클럭을 출력한다. 수신 클럭 주파수 분할/보정 회로는 클럭 단축 타이밍 신호가 입력될 때 수신 데이터 시프트 클럭을 단축 보정하여 출력한다. 그리고, 수신 클럭 주파수 분할/보정 회로는 클럭 연장 타이밍 신호가 입력될 때 수신 데이터 시프트 클럭을 연장 보정하여 출력한다. 전송 클럭 주파수 분할 회로는 데이터 전송 장치에 입력되는 기본 클럭을 분할하여 전송 데이터 시프트 클럭을 출력한다. 그로 인해, 데이터 전송 레이트와 무관하게 클럭을 보정한다.
본 발명에 있어서, 수신 데이터 시프트 클럭을 지연시켜 얻어진 수신 데이터 시프트 클럭 및 위상 조합 클럭은 수신 데이터 천이 검출 회로에 입력된다. 또한, 그들 2개의 클럭에 의해 결정된 수신 데이터 천이점과 데이터 천이 예측 구간을 조합하기 위한 회로가 제공된다. 그리고, 수신 클럭 주파수 분할 회로에는 위상의 조합 결과를 나타내는 신호에 기초하여 수신 데이터 시프트 클럭을 보정하기 위한 회로가 제공된다. 이러한 구성에 따라, 데이터 전송 레이트와 관계없이 클럭을 보정하고, 정상 데이터 보정과 데이터 전송의 고속화를 실현할 수 있다.
도1은 종래의 데이터 전송 장치를 도시한 블럭도.
도2는 종래의 시스템에 이용된 수신 클럭 주파수 분할 회로(104)를 상세히 도시한 개략 회로도.
도3은 종래의 시스템의 타이밍도.
도4는 종래의 시스템의 타이밍도.
도5는 본 발명의 제 1 실시예에 따른 데이터 전송 장치를 도시한 블럭도.
도6은 본 발명의 제 1 실시예에 이용된 위상 검출/조합 회로(201)를 상세히 도시한 개략 회로도.
도7은 본 발명의 제 1 실시예에 이용된 클럭 주파수 분할/보정 회로(202)를 상세히 도시한 개략 회로도.
도8은 본 발명의 실시예의 타이밍도.
도9는 본 발명의 실시예의 타이밍도.
도10은 본 발명의 실시예의 타이밍도.
도11은 본 발명의 실시예의 타이밍도.
도12는 본 발명의 제 2 실시예에 따른 데이터 전송 장치를 도시한 블럭도.
도13은 본 발명의 제 2 실시예에 이용된 제 2 클럭 주파수 분할/보정 회로(204)를 상세히 도시한 개략 회로도.
*도면의 주요 부분에 대한 부호의 간단한 설명*
101...데이터 전송 회로
102...외부 인터페이스 회로
103...전송 클럭 주파수 분할 회로
201...위상 검출/조합 회로
203...클럭 주파수 분할/보정 회로
203...지연 회로
다음은, 첨부된 도면을 참조하여 본 발명의 양호한 실시예를 설명한다. 도5는 본 발명의 제 1 실시예의 구성을 도시한 도면이고, 도6은 위상 검출/조합 회로(201)의 구체적인 구성을 도시한 개략 회로도이고, 도7은 클럭 주파수 분할/보정 회로(202)의 구체적인 구성을 도시한 개략 회로도이다. 그들 도면에 있어서, N은 클럭의 분할된 주파수 비율을 도시한 정수를 나타내고, n은 시스템 구성에 의해 결정되는 분할된 주파수 비율의 상한을 도시한 정수이다.
본 실시예의 데이터 전송 장치는 데이터 전송 회로(101), 외부 인터페이스 회로(102), 전송 클럭 주파수 분할 회로(103), 위상 검출/조합 회로(201), 클럭 주파수 분할/보정 회로(202)와, 지연 회로(203)를 포함한다.
데이터 전송 회로(101)는 수신 데이터 시프트 클럭(306)의 상승 엣지 상의 수신 시리얼 데이터(302)에 입력되는 데이터를 저장하기 위한 데이터 수신 기능과, 전송 데이터 시프트 클럭(304)의 하강 엣지 상의 전송 시리얼 데이터(301)에 입력되는 데이터를 출력하기 위한 데이터 전송 기능을 포함한다. 데이터 전송 회로(101)는 데이터 전송 장치 외부의 전송 타겟과 그 데이터 전송 장치 사이에 미리 결정된 전송 레이트[기본 클럭(303)의 1/2]에 기초하여 분할된 주파수 레이트 선택 신호(309)를 출력한다.
외부 인터페이스 회로(102)는 데이터 전송 장치 외부와의 인터페이스 기능을 포함한다. 전송 클럭 주파수 분할 회로(103) 및 수신 클럭 주파수 분할/보정 회로(202)는 입력되는 분할된 주파수 선택 신호(309)에 기초하여 기본 클럭(303)을 분할하고, 전송 데이터 시프트 클럭(304) 및 수신 데이터 시프트 클럭(306)을 출력한다.
위상 검출/조합 회로(201)는 외부 인터페이스 회로(102)를 통해 외측으로부터의 수신 시리얼 데이터(302) 입력, 클럭 주파수 분할/보정 회로(202)로부터의 수신 데이터 시프트 클럭(306) 출력과, 지연 회로(203)에 의해 수신 데이터 시프트 클럭(306)의 1/4 주기만큼 수신 데이터 시프트 클럭(306)을 지연시켜 얻어진 위상 조합 클럭(308)을 조합한다. 데이터 전송 회로(101)에서 수신 에러를 발생시킬 수 있는 위상차가 위상 조합 동안 위상 검출/조합 회로(201)에 의해 검출되는 경우에, 위상 검출/조합 회로(201)는 클럭 단축 타이밍 신호(402) 또는 클럭 연장 타이밍 신호(403)를 출력한다.
수신 클럭 주파수 분할/보정 회로(202)는 클럭 단축 타이밍 신호(402) 또는 클럭 연장 타이밍 신호(403)에 기초하여 수신 데이터 시프트 클럭(306)을 단축 또는 연장 보정한다. 이러한 효과에 의해, 데이터 전송 회로(101)에서 수신 동작은 항상 정상적으로 실행된다. 즉, 클럭 주파수 분할/보정 회로(202)는 클럭 단축 타이밍 신호(402)에 펄스를 입력함으로써 수신 데이터 시프트 클럭(306)을 단축 보정하는 기능과, 클럭 연장 타이밍 신호(403)에 펄스를 입력함으로써 수신 데이터 시프트 클럭(306)을 연장 보정하는 기능을 포함한다. 전송 데이터 시프트 클럭(304)은 데이터 전송 회로(101)의 한 단자에 입력되고, 수신 데이터 시프트 클럭(306) 또한 데이터 전송 회로(101)의 다른 단자에 입력된다.
지연 회로(203)는 분할된 주파수 비율 선택 신호(309)에 기초하여 전송 레이트를 인식하고, 전송 레이트의 1/4 레이트만큼 수신 데이터 시프트 클럭(306)을 지연시키며, 지연된 클럭을 위상 조합 클럭(308)으로서 출력하는 지연 회로이다.
도6에 도시된 것 처럼, 위상 검출/조합 회로(201)는 수신 데이터 시프트 클럭(306)과 위상 조합 클럭(308)의 논리 레벨의 조합에 의해 수신 시리얼 데이터(302)의 데이터 천이 예측 구간을 결정하고, 수신 시리얼 데이터(302)의 데이터 천이점과 데이터 천이 예측 구간을 조합한다. 본 실시예에 있어서, 수신 데이터 시프트 클럭(306) 및 위상 조합 클럭(308) 모두의 논리 레벨이 1이 되는 주기는 데이터 천이 예측 구간으로서 결정된다. 위상 검출/조합 회로(201)에는 D-형 플립-플롭(501), (n-2)-단 접속 D-형 플립-플롭(502), T-형 플립-플롭(503), T-형 플립-플롭(504), T-형 플립-플롭(505) n-입력 선택기(506), XNOR 게이트(507), NOR 게이트(509), AND 게이트(510), AND 게이트(511), NAND 게이트(512) 및 지연 회로(513)가 제공된다. D-형 플립-플롭(501) 및 XNOR 게이트(507)는 수신 시리얼 데이터(302)의 천이가 발생할 때 음의 논리의 원-숏-펄스(one shot pulse)를 출력하기 위한 회로이다. 지연 회로(513)는 그 펄스의 폭을 보장하기 위해 제공된 지연 회로이다. NOR 게이트(508)는 XNOR 게이트(507)로부터의 출력을 역출력하기 위한 게이트이다. T-형 플립-플롭(503)은 XNOR 게이트(507)의 출력이 논리 1로 되는 타이밍에서 논리 1을 출력하기 위해 수신 시작 타이밍 신호(401)의 홀딩 회로이다. 수신 데이터 시프트 클럭(306)은 초기화 신호로서 T-형 플립-플롭(503)에 입력되고, 수신 동작이 시작된 이후에, T-형 플립-플롭(503)의 출력은 수신 데이터 시프트 클럭(306)이 논리 0으로 되는 타이밍에서 논리 0이 된다. AND 게이트(510)는 수신 데이터 시프트 클럭(306)이 논리 1일 때 논리 1을 출력하기 위한 게이트이고, 위상 조합 클럭(308)은, 예를 들어 데이터 천이 검출의 음의 논리 펄스가 XNOR 게이트(507)로부터 데이터 천이 예측 구간 이전에 출력될 때 논리 0이 된다. D-형 플립-플롭(504)은 AND 게이트(510)의 출력이 논리 1로 되는 타이밍에서 논리 1을 출력하기 위한 클럭 단축 타이밍 신호(402)의 홀딩 회로이다. AND 게이트(511)는 수신 데이터 시프트 클럭(306)이 논리 0일 때 논리 1을 출력하기 위한 게이트이고, 위상 조합 클럭(308)은, 예를 들어 데이터 천이 검출의 음의 논리 펄스가 XNOR 게이트(507)로부터 데이터 천이 예측 구간 이후에 출력될 때 논리 0이 된다. T-형 플립-플롭(505)은 AND 게이트(511)의 출력이 논리 1로 되는 타이밍에서 논리 1을 출력하기 위한 클럭 연장 타이밍 신호(403)의 홀딩 회로이다. NOR 게이트(509)는 수신 데이터 시프트 클럭(306) 및 위상 조합 클럭(306) 모두가 논리 0이 될 때의 주기 동안 논리 1을 출력하기 위한 게이트이다. (n-2)-단 접속 D-형 플립-플롭(502)은 NOR 게이트(509)의 출력을 입력 데이터로 시프트하고, 데이터 천이 검출 클럭(305)을 시프트 클럭으로 시프트하기 위한 시프트 레지스터이다. n-입력 선택기(506)는 n-입력 선택기(506)에 입력되는 분할된 주파수 비율 선택 신호(309)에 기초하여 (n-2)-단 접속 D-형 플립-플롭(502)의 출력과 NOR 게이트(509)의 출력을 선택하기 위한 선택기이다. n-입력 선택기(506)의 출력은 NAND 게이트(512)에 입력된다. NAND 게이트(512)는 데이터 천이 검출 클럭(305)의 논리 0과 입력 선택기(506)의 논리 1로부터의 음의 논리의 펄스를 발생하고, T-형 플립-플롭(504) 및 T-형 플립-플롭(505)의 초기화 신호를 출력하기 위한 게이트이다.
다음은, 도7을 참조하여, 클럭 주파수 분할/보정 회로(202)를 상세히 설명한다. 클럭 주파수 분할/보정 회로(202)에는 D-형 플립-플롭(514), T-형 플립-플롭(515), T-형 플립-플롭(516), n-단 접속 T-형 플립-플롭(517), 2-입력 선택기(518), n-입력 선택기(519), 수신 비트수 카운터(520), OR 게이트(521), OR 게이트(522), AND 게이트(523), AND 게이트(524) 및 지연 회로(525)가 제공된다. D-형 플립-플롭(514)은 논리 1이 수신 시작 타이밍 신호(401)에 입력될 때 논리 1을 출력하기 위한 홀딩 회로이고, D-형 플립-플롭(514)의 출력은 전체의 클럭 주파수 분할/보정 회로(202)의 동작 허용 신호와 같은 기능을 한다. 수신 비트수 카운터(520)로부터 초기화 신호로서 출력되는 클럭 주파수 분할/보정 회로(202)의 내부 리셋 펄스 신호는 D-형 플립-플롭(514)에 입력된다. D-형 플립-플롭(514)의 출력은 전송이 완료될 때 수신 비트수 카운터(520)에 의해 출력되는 리셋 펄스 신호에 의해 논리 0이 되고, 그로 인해, 전체의 클럭 주파수 분할/보정 회로(202)의 동작이 정지된다. OR 게이트(521), T-형 플립-플롭(515) 및 AND 게이트(523) 각각은 분할된 주파수 비율 선택 신호(309)에서 N=1일 때 즉, 2-분할이 선택될 때 또는, 클럭 단축 타이밍 신호(402) 또는 클럭 연장 타이밍 신호(403)에 논리 1이 입력될 때 AND 게이트(523)의 출력을 반전시키기 위한 회로이다. 2-입력 선택기(518)는 기본 클럭(303) 및 기본 클럭(303)의 반전된 신호를 선택하기 위한 선택기이고, 그 선택 신호는 AND 게이트(523)의 출력이다. AND 게이트(524)는 D-형 플립-플롭(514)의 출력이 논리 1일 때 주기 동안 카운트 클럭으로서 n-단 접속 T-형 플립-플롭(517)에 데이터 천이 검출 클럭(305)을 출력하기 위한 게이트이다. AND 게이트(524)에 입력된 클럭 연장 타이밍 신호(403)의 반전된 신호는 AND 게이트(524)로부터 클럭 출력의 마스크 신호와 같은 기능을 한다. n-단 접속 T-형 플립-플롭(517)은 카운트 클럭의 분할 기능을 하는 회로이고, n-입력 선택기(519)는 n-입력 선택기(519)에 입력되는 분할된 주파수 비율 선택 신호(309)에 기초하여 n-단 접속 T-형 플립-플롭(517)의 플립-플롭들 각각의 출력을 선택하고, 수신 데이터 시프트 클럭(306)을 출력하기 위한 회로이다. 수신 비트수 카운터(520)는 D-형 플립-플롭(514)이 논리 1을 출력하는 경우에 동작을 허용하여, 수신 데이터 시프트 클럭(306)의 클럭들의 수를 카운트함으로써 전송의 완료를 검출하고, 클럭 주파수 분할/보정 회로(202)의 내부 리셋 신호 와 수신 정지 신호(307)를 출력한다. T-형 플립-플롭(516)과 지연 회로(525) 각각은 논리 1이 클럭 단축 타이밍 신호(402)에 입력될 때 원-숏 펄스를 출력하기 위한 회로이다. OR 게이트(522)는 T-형 플립-플롭(516)의 출력과 수신 비트수 카운터(520)로부터의 내부 리셋 펄스 신호 출력이 입력되는 게이트이고, OR 게이트(522)로부터의 출력은 n-단 접속 T-형 플립-플롭(517)의 플립-플롭들 각각의 초기화 신호와 같은 기능을 한다.
다음은, 도5 내지 도7과, 도8 내지 도11의 타이밍도를 참조하여 상술한 구성을 갖는 본 발명의 데이터 전송 장치의 동작을 설명한다. 다음 설명에 있어서, 수신 데이터 시프트 클럭(306)의 각각은 기본 클럭(303)의 1/2 이다. 즉, 분할된 주파수 비율 선택 신호(309)는 N=1일 때 유효하고, N=1일 때 n-입력 선택기(506 및 519)에 의해 경로가 선택된다. 논리 1은 AND 게이트(523)에서 분할된 주파수 비율 선택 신호(309)의 (N=1) 신호 입력에 입력되고, T-형 플립-플롭(515)의 출력에 의해 2-입력 선택기(518)의 선택은 유효하게 된다.
도8은 수신 동작이 시작될 때의 동작 타이밍을 도시한 도면이다. 위상 검출/조합 회로(201)의 XNOR 게이트(507)는 D-형 플립-플롭(501)이 데이터 천이 검출 회로(305)의 상승 엣지와 동기하여 유지되는 이전 상태에서 수신 시리얼 데이터(302)의 논리 레벨과 수신 시리얼 데이터(302)를 비교하고, 차이가 있을 때, XNOR 게이트(507)는 논리 0의 천이 검출 펄스를 출력한다. NOR 게이트(508)는 그 천이 검출 펄스를 수신하여 논리 1을 출력하고, 그 결과로서, 수신 시작 타이밍 신호(401)가 출력된다. 그 수신 시작 타이밍 신호(401)는 클럭 주파수 분할/보정 회로(202)의 지연 회로(513)에 입력되고, 지연 회로(513)는 논리 1을 출력하고, 클럭 주파수 분할/보정 회로(202)의 내측은 활성 상태로 된다. 클럭 주파수 분할/보정 회로(202)가 활성 상태로 되기 때문에, AND 게이트(524)는 n-단 접속 T-형 플립-플롭(517)에 대한 카운트 클럭의 출력을 시작하고, 수신 데이터 시프트 클럭(306)이 출력되며, 그로 인해, 데이터 전송 회로(101)는 수신 동작을 시작한다.
수신 비트수 카운터(520)는 수신 비트수의 카운팅을 시작하고, 수신 정지 신호(307)에 논리 0을 출력한다. 위상 검출/조합 회로(201)에 있어서, 수신 데이터 시프트 클럭(306)이 출력되는 경우에, 수신 시작 타이밍 신호(401)는 초기화되고, 수신 정지 신호(307)가 논리 0이 되는 경우에는 NOR 게이트(508)의 출력은 논리 0으로 고정되고, 리딩 비트 검출 기능은 정지된다.
도9는 수신 데이터 시프트 클럭의 보정이 발생되지 않을 때 수신 동작 타이밍을 도시한 도면이다. 도9에 도시된 것 처럼, 데이터 천이가 데이터 천이 예측 구간에서 발생될 때, 위상 검출/조합 회로(201)에서 XNOR 게이트(507)의 출력인 천이 검출 펄스는 수신 데이터 시프트 클럭(306) 및 위상 조합 클럭(308) 각각이 논리 1인 경우에 발생된다. 즉, 위상 검출/조합 회로(201)의 AND 게이트(510)에 있어서, 위상 조합 클럭(308)이 논리 1 이 되는 구간에서 데이터 천이가 발생되지 않고, 수신 데이터 시프트 클럭(306)이 논리 0 이 되는 것을 판정하고, 수신 데이터 시프트 클럭(306)이 논리 1이 되고, 수신 데이터 시프트 클럭(306)이 논리 1 이 되고, 위상 조합 클럭(308)이 논리 0 이 되는 구간에서 데이터 천이가 발생되지 않음을 판정한다. 따라서, 논리 1 은 어떠한 경우에도 출력되지 않으며, 클럭 단축 타이밍 신호(402) 및 클럭 연장 타이밍 신호(403)는 발생되지 않는다. 따라서, 수신 데이터 시프트 클럭(306)의 보정은 클럭 주파수 분할/보정 회로(202)에서 실행되지 않으며, 클럭 주파수 분할/보정 회로(202)는 기본 클럭(303)을 단순히 분할하여 수신 데이터 시프트 클럭(306)을 출력하고, 데이터 전송 회로(101)에 공급한다.
도10은 수신 데이터 시프트 클럭을 단축하는 보정이 발생될 때 동작 타이밍을 도시한 도면이다. 도10에 도시된 것 처럼, 수신 데이터 시프트 클럭(306)이 논리 1이 되고 위상 조합 클럭(308)이 논리 0 이 될 때의 주기 동안에, 클럭 주파수 분할/보정 회로(202)의 XNOR 게이트(507)의 출력인 전송 검출 펄스가 발생되는 경우에, 위상 검출/조합 회로(201)의 AND 게이트(510)는 데이터 천이 예측 구간 이전에 천이로서 검출하고, 논리 1을 출력한다. 이러한 출력에 의해, 위상 검출/조합 회로(201)의 T-형 플립-플롭(504)의 출력은 논리 1이 되고, 클럭 단축 타이밍 신호(402)가 출력된다. 다음에, 클럭 단축 타이밍 신호(402)는 클럭 주파수 분할/보정 회로(202)의 OR 게이트(521)를 통해 T-형 플립-플롭(515)에 입력되고, T-형 플립-플롭(515)의 출력은 논리 1 이 된다. T-형 플립-플롭(515)의 출력은 AND 게이트(523)를 통해 2-입력 선택기(518)에 입력되고, 2-입력 선택기(518)에 의해 n-단 접속 T-형 플립-플롭(517)의 카운트 클럭은 기본 클럭(303)의 반전된 클럭이 된다. 따라서, n-단 접속 T-형 플립-플롭(517)의 카운트-업은 기본 클럭(303)의 1/2 만큼, 즉 수신 데이터 시프트 클럭(306)의 1 사이클 주기의 1/4만큼 빠르게 발생되고, 그 결과, 수신 데이터 시프트 클럭(306)은 단축 보정된다. 수신 데이터 시프트 클럭(306)을 단축 보정함으로써, 수신 시리얼 데이터(302)의 다음의 데이터 천이점은 수신 데이터 시프트 클럭(306) 및 위상 조합 클럭(308) 모두의 논리가 1로 되는 한 구간, 즉 데이터 천이 예측 구간으로 복귀한다. 클럭 단축 타이밍 신호(402)는 데이터 천이 검출 클럭(305), 수신 데이터 시프트 클럭(306) 및 위상 조합 클럭(308) 모두가 논리 0으로 될 때의 주기 동안 위상 검출/조합 회로(201)의 NOR 게이트(512)로부터 발생된 초기화 신호에 의해 논리 0으로 크리어된다.
도11은 수신 데이터 클럭을 연장하는 보정이 발생될 때 동작 타이밍을 도시한 도면이다. 도11에 도시된 것 처럼, 수신 데이터 시프트 클럭(306)이 논리 0으로 되고 위상 조합 클럭(308)이 논리 1로 될 때의 주기 동안에 클럭 주파수 분할/보정 회로(202)의 XNOR 게이트(507)의 출력인 천이 검출 펄스가 발생될 때, 위상 검출/조합 회로(201)의 AND 게이트(511)는 데이터 천이 예측 구간 이후에 천이로서 검출하고, 논리 1을 출력한다. 이러한 출력에 따라, 위상 검출/조합 회로(201)의 T-형 플립-플롭(505)의 출력은 논리 1로 되고, 클럭 연장 타이밍 신호(403)가 출력된다. 다음에, 클럭 연장 타이밍 신호(403)는 클럭 주파수 분할/보정 회로(202)의 OR 게이트(521)를 통해 T-형 플립-플롭(515)에 입력되고, T-형 플립-플롭(515)의 출력은 논리 1로 된다. T-형 플립-플롭(515)의 출력은 AND 게이트(523)를 통해 2-입력 선택기(518)에 입력되고, 2-입력 선택기(518)에 의해 선택된 n-단 접속 T-형 플립-플롭(517)의 카운트 클럭은 기본 클럭(303)의 반전된 클럭이 된다. 클럭 연장 타이밍 신호(403)는 반전되어 AND 게이트(524)에 입력되고, 클럭 연장 타이밍 신호(403)가 논리 1이 되는 구간 동안 카운트 클럭 출력을 마스크한다. 이에 따라, n-단 접속 T-형 플립-플롭(517)의 카운트-업은 기본 클럭(303)의 1/2만큼, 즉 수신 데이터 시프트 클럭(306)의 1 사이클 주기의 1/4만큼 보유되고, 그 결과로서, 수신 데이터 시프트 클럭(306)은 연장 보정된다. 수신 데이터 시프트 클럭(306)을 연장 보정함으로써, 수신 시리얼 데이터(302)의 다음 데이터 천이점은 수신 데이터 시프트 클럭(306) 및 위상 조합 클럭(308) 모두의 논리가 1로 되는 한 구간, 즉 데이터 천이 예측 구간으로 복귀한다. 클럭 연장 타이밍 신호(403)는 데이터 천이 검출 클럭(305), 수신 데이터 시프트 클럭(306) 및 위상 조합 클럭(308) 모두가 논리 0으로 될 때의 주기 동안 위상 검출/조합 회로(201)의 NAND 게이트(512)로부터 발생된 초기화 신호에 의해 논리 0으로 크리어된다.
기본 클럭(303)의 1/4(N=2 내지 n) 또는 그 이상이 수신 데이터 시프트 클럭(306)의 레이트로서 선택될 때, 논리 0은 AND 게이트(523)의 분할된 주파수 비율 선택 신호의 (N=1) 신호 입력에 입력되고, T-형 플립-플롭(515)의 출력에 의해 2-입력 선택기(518)의 선택은 무효로 된다. 기본 클럭(303)의 1/8(N=3 내지 n) 또는 그 이상이 수신 데이터 시프트 클럭(306)의 레이트로서 선택될 때, 위상 검출/조합 회로(201)의 NOR 게이트(509)는 수신 데이터 시프트 클럭(306) 및 위상 조합 클럭(308) 모두가 논리 0이 될 때의 주기를 검출하고, (n-2)-단 접속 D-형 플립-플롭(502)에 의해 주기를 카운트하여 n-입력 선택기(506)가 논리 1을 출력하는 타이밍을 지연시키고, 그로 인해, 클럭 단축 타이밍 신호(402) 및 클럭 연장 타이밍 신호(403) 각각의 펄스 폭은 연장된다. 본 실시예에 있어서, 이러한 기능은 수신 데이터 시프트 클럭(306)의 레이트와 관계없이 도10 및 도11에서와 같은 동일한 보정 타이밍을 실현할 수 있다.
다음은, 도12의 블럭도와 도13의 수신 클럭 주파수 분할/보정 회로(204)의 개략 회로도를 참조하여 본 발명의 제 2 실시예를 설명한다. 제 2 실시예의 데이터 전송 장치에 있어서, 수신 클럭 주파수 분할/보정 회로는 제 2 수신 클럭 주파수 분할/보정 회로(204)로 대치되어 있다. 도13에 도시된 것 처럼, 제 2 수신 클럭 주파수 분할/보정 회로(204)에 있어서, n-단 접속 T-형 플립-플롭(517), n-단 접속 T-형 플립-플롭(526), n-입력 선택기(519) 및 n-입력 선택기(527)는 서로 병렬로 배치되어 있고, 제 2 지연 회로(205)는 제 2 수신 클럭 주파수 분할/보정 회로(204)에 포함되어 있다. 제 2 지연 회로(205)는 전송 레이트의 1/4만큼 OR 게이트(522) 및 AND 게이트(524)의 출력 각각을 지연시키고, 위상 조합 클럭(308)을 발생하기 위한 n-단 접속 T-형 플립-플롭(526)에 출력을 공급하는 이중 시스템 지연 회로이다.
전송 레이트의 1/4만큼 수신 데이터 시프트 클럭(306)을 지연시켜 얻어진 클럭은 제 2 지연 회로(205), n-단 접속 T-형 플립-플롭(526) 및 n-입력 선택기(527)의 기능에 의해 위상 조합 클럭(308)에 항상 출력된다. 클럭 출력과 마찬가지로, 위상 조합 클럭(308)의 클럭은 전송 레이트의 1/4만큼 수신 데이터 시프트 클럭(306)을 지연시키고, 수신 데이터 시프트 클럭(306)의 것과 동일한 방법으로 위상 조합 클럭(308)의 클럭을 보정함으로써 보정된다. 제 2 수신 클럭 주파수 분할/보정 회로(204)로부터의 수신 데이터 시프트 클럭(306) 및 위상 조합 클럭(308) 출력은 다른 회로를 통하지 않고 위상 검출/조합 회로(201)에 직접 입력된다. 위상 검출/조합 회로(201)의 수신 시리얼 데이터(302), 수신 데이터 시프트 클럭(306) 및 위상 조합 클럭(308)의 수신 데이터 천이점의 위상 조합 기능과 동작 타이밍은 제 1 실시예의 것과 동일하다.
제 2 실시예에 있어서, 수신 데이터 시프트 클럭(306)과 위상 조합 클럭(308) 사이의 경로에는 회로가 존재하지 않기 때문에, 위상 검출/조합 회로(201)로의 두 개의 클럭의 전송 지연 사이의 차이는 작게 된다. 결과적으로, 제 1 실시예와 비교할 때, 데이터 천이 예측 구간이 보다 안정적으로 보장되고, 위상 조합의 정밀도가 향상될 수 있는 효과가 있다.
상술한 것 처럼, 본 발명의 데이터 전송 장치에 따라, 수신 데이터 시프트 클럭의 위상과 수신 데이터의 천이점이 보정될 때, 수신 데이터 시프트 클럭과 수신 데이터 시프트 클럭으로부터 발생된 위상 조합 클럭의 논리 레벨에 의해 데이터 천이 예측 구간을 결정하고, 이 데이터 천이 예측 구간과 수신 천이점은 보정된다. 따라서, 수신 데이터 시프트 클럭의 전송 레이트와 관계없이 수신 데이터 시프트 클럭을 보정할 수 있고, 그로 인해, 정상적인 데이터 수신 동작을 실현할 수 있고, 정상적인 데이터 보정과 데이터 전송의 고속화를 실현할 수 있다.
Claims (5)
- 데이터 전송 장치에 있어서,상기 데이터 전송 장치의 외부로부터 입력되는 데이터를 입력 데이터로서 상기 데이터 전송 장치에 출력하고, 상기 데이터 전송 장치로부터 입력된 전송 데이터를 상기 데이터 전송 장치의 외부에 출력하기 위한 외부 인터페이스 회로;상기 입력 전송 데이터를 시프트 클럭과 동기하여 출력하고, 상기 입력 수신 데이터를 시프트 클럭과 동기하여 저장하기 위한 전송 회로;입력 수신 시프트 클럭을 지연시켜 위상 조합 클럭으로서 출력하기 위한 지연 회로;상기 입력 수신 데이터 시프트 클럭과 상기 위상 조합 클럭의 논리 레벨에 기초한 상기 수신 데이터의 천이 예측 구간을 결정하여 상기 수신 데이터 시프트 클럭의 위상과 상기 입력 수신 데이터의 천이점을 조합하고, 상기 수신 데이터 천이점이 상기 수신 데이터 시프트 클럭의 위상 보다 빠를 때 상기 수신 데이터 시프트 클럭을 단축할 필요가 있는지를 검출하여 클럭 단축 타이밍 신호를 출력하고, 상기 수신 데이터 천이점이 상기 수신 데이터 시프트 클럭의 위상 보다 느릴 때 상기 수신 데이터 시프트 클럭을 연장할 필요가 있는지를 검출하여 클럭 연장 타이밍 신호를 출력하는 위상 검출/조합 회로;상기 데이터 전송 장치의 외부로부터의 기본 클럭 입력을 분할하여 상기 수신 데이터 시프트 클럭을 출력하고, 클럭 단축 타이밍 신호가 입력될 때 상기 수신 데이터 시프트 클럭을 단축 보정하여 출력하고, 클럭 연장 타이밍 신호가 입력될 때 상기 수신 데이터 시프트 클럭을 연장 보정하여 출력하는 수신 클럭 주파수 분할/보정 회로와;상기 데이터 전송 장치에 입력되는 상기 기본 클럭을 분할하여 전송 데이터 시프트 클럭을 출력하기 위한 전송 클럭 주파수 분할 회로를 포함하고,데이터 전송 레이트와 무관하게 클럭을 보정하는 데이터 전송 장치.
- 제 1 항에 있어서, 상기 외부 인터페이스 회로를 통해 외측으로부터의 수신 시리얼 데이터 입력의 위상, 상기 클럭 주파수 분할/보정 회로로부터의 상기 수신 데이터 시프트 클럭 출력의 위상과, 상기 지연 회로의 수단에 의해 상기 수신 데이터 시프트 클럭의 1/4 주기 사이클만큼 상기 수신 데이터 시프트 클럭을 지연시켜 얻어진 위상 조합 클럭의 위상을 조합하고, 상기 데이터 전송 회로에서 수신 에러를 발생시킬 수 있는 위상차가 검출되는 경우에, 상기 클럭 단축 타이밍 신호 또는 상기 클럭 연장 타이밍 신호를 출력하는 데이터 전송 장치.
- 제 1 항에 있어서, 상기 수신 클럭 주파수 분할/보정 회로는 상기 클럭 단축 타이밍 신호에 펄스를 입력함으로써 상기 수신 데이터 시프트 클럭을 단축 보정하고, 상기 클럭 연장 타이밍 신호에 펄스를 입력함으로써 상기 수신 데이터 시프트 클럭을 연장 보정하는 데이터 전송 장치.
- 제 1 항에 있어서, 상기 지연 회로는 상기 지연 회로에 입력되는 분할된 주파수 비율 선택 신호에 기초한 전송 레이트를 인식하고, 상기 전송 레이트의 1/4 레이트만큼 상기 수신 데이터 시프트 클럭을 지연시키며, 지연된 클럭을 위상 조합 클럭으로서 출력하는 데이터 전송 장치.
- 제 1 항에 있어서, 상기 수신 클럭 주파수 분할/보정 회로는,n-단 접속 T-형 플립-플롭;상기 n-단 접속 T-형 플립-플롭에 병렬로 되어 있는 다른 n-단 접속 T-형 플립-플롭;상기 n-단 접속 T-형 플립-플롭에 접속된 n-입력 선택기;상기 n-단 접속 T-형 플립-플롭에 접속된 다른 n-입력 선택기와;OR 게이트 및 AND 게이트의 출력을 전송 레이트의 1/4 레이트만큼 지연시키고, 위상 조합 클럭을 발생하기 위한 상기 n-단 접속 T-형 플립-플롭에 출력을 공급하는 이중 데이터 전송 장치 지연 회로를 포함하는 데이터 전송 장치.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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