KR930010918B1

KR930010918B1 - 분산형 프레임 구조의 병렬 프레임 검출회로

Info

Publication number: KR930010918B1
Application number: KR1019900018792A
Authority: KR
Inventors: 이규석
Original assignee: 삼성전자 주식회사; 정용문
Priority date: 1990-11-20
Filing date: 1990-11-20
Publication date: 1993-11-17
Also published as: KR920011136A

Abstract

내용 없음.

Description

분산형 프레임 구조의 병렬 프레임 검출회로

제1도는 분산형 프레임 구조도.

제2도는 종래의 회로도.

제3도는 본 발명에 따른 회로도.

제4도는 제3도의 동작 타이밍도.

* 도면의 주요 부분에 대한 부호의 설명

10 : 카운터 20 : 분주기

30 : 가변분주기 40 : 비교기

본 발명은 분산형의 프레임 데이타를 송수신하는 통신장비의 프레임 비트 검출 회로에 관한 것으로, 특히 프레임 데이타를 병렬로 검사함으로써 프레임 비트를 보다 신속하게 병령 프레임 검출회로에 관한 것이다.

일반적으로 데이타를 프레임 단위로 송수신하는 장비에서 프레임 데이타의 형태는 제1도와 같은 구성을 갖는다.

상기 제1도에서 한 프레임은 4슬롯으로 구성되며 각 슬롯은 x개의 비트로 구성하며 y개의 비트수마다 오버헤드 비트를 갖는다.

특히 상기 x개의 비트를 갖는 각 슬롯의 첫비트를 F1, F1, F0, F0는 프레임 비트라 한다. 이 프레임 비트는 송수신하는 통신장비가 데이타를 프레임 단위로 송수신할시 각 프레임들을 정확히 검출하기 위해 각 프레임의 시작점을 찾기 위한 것이다. 상기 오버헤드 비트(0/H1,0/H2)는 통신장비에서 감시, 제어 또는 데이타 통신을 위한 용도로 사용할 수 있다.

프레임 비트들 F1, F1, F0, F0이 정상적으로 검출될 때의 프레임 비트는 “1100”의 상태이다.

상기 프레임 비트를 송수신하는 통신장비중 수신단의 프레임 검출회로에 의해 검출되는데, 종래의 프레임 비트를 직렬로 검출하는 회로의 동작을 제1도 및 제2도를 참조하여 설명한다.

제2도는 종래의 프레임 비트를 검출하는 회로도이다.

지금 프레임 데이타(DT)는 통신장비 수신단의 프레임 비트 검출회로의 비교기(40-1)로 입력한다.

한편 상기 비교기(40-1)의 프레임 데이타(DT) 중의 프레임 비트를 검출하기 위해 클럭(CK)이 카운터(10)로 입력된다.

카운터(10)는 상기 클럭(CK)을 입력으로 비교기(40-1)에서 출력되는 소정의 비트제어신호(BT)에 y-1분주함으로 1비트씩 쉬프트하여 오버헤드 검출펄스(a)를 출력하고, 소정의 비트제어신호(BT)가 없을 경우에는 y분주하여 오버헤드 검출펄스(a)를 출력한다.

분주기(20)는 상기의 오버헤드 검출펄스(a)를 입력으로 3분주하여 4분주기(30-1)와 비교기(40-1)로 슬롯검출펄스(b)를 각각 출력한다. 이에 의하여 상기 4분주기(30-1)는 슬롯검출펄스(b)를 입력으로 4분주하여 프레임 검출펄스(c)를 비교기(40-1)로 출력하는데, 이 프레임 검출펄스(c)는 비교기(40-1)로 입력되는 프레임 데이타(DT)의 한 프레임만을 동기시켜 줌으로 비교기(40-1)에서 한 프레임의 프레임 비트(F1, F1, F0, F0)을 비교하도록 한다.

따라서 비교기(40-1)는 프레임 데이타(DT)를 입력으로 4분주기(30-1)의 프레임 검출펄스(c)에 의해 한 프레임을 동기하고 분주기(20)의 슬롯검출펄스(b)에 의하여 프레임 데이타(DT)중 각 슬롯의 첫비트들 즉 프레임 비트 F1, F1, F0, F0의 값들을 비교기(40-1)에 내장된 기준 값 “1100”과 비교한다. 상기 비교기(40-1)에서 입력된 프레임 비트 F1, F1, F0, F0가 “1100”이면, 정상적으로 프레임 비트를 검출하는 것이므로 계속하여 동일하게 프레임 비트 검출을 수행한다. 그러나 비교기(40-1)에서 입력된 프레임 비트 F1, F1, F0, F0가 “1100”이 아니면 비트에러를 나타내는 비트제어신호(BT)를 카운터(10)으로 출력하고 동시에 외부로 경보신호(ALM)를 출력한다.

상기의 카운터(10)는 비트제어신호(BT)에 응답하여 클럭(CK)을 y-1분주의동작으로 일시 천이하여 y-1분주된 오버헤드 검출펄스(a)를 분주기(20)로 출력한다. 비교기(40-1)는 상기 카운터(10), 분주기(20)를 통하여 쉬프트된 슬롯검출펄스(b)에 의하여 미리 설정된 “1100”프레임 비트와 입력된 프레임 데이타(DT)의 프레임 비트를 계속하여 비교하여 “1100”의 프레임 비트를 검출한다.

상술한 제2도의 종래 회로는 프레임 비트를 직렬 검사하여 정상적인 프레임 비트 “1100”을 검출하기 때문에 이 정상적인 프레임 비트의 최대 검출시간은 한 프레임 지트수(4×x비트)만큼이나 걸리게 되는 문제점이 있었다.

따라서 본 발명의 목적은 프레임 비트 검출시 검출시간이 짧게 걸리는 회로를 제공함에 있다.

본 발명의 다른 목적은 프레임 비트의 검출을 병렬로 행할 수 있는 회로를 제공함에 있다.

이하 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

제3도는 본 발명에 따른 회로도로서, 클럭(DK)을 입력으로 비트제어신호(BT)의 제1, 또는 제2상태에 따라 y 또는 y-1분주하여 오버헤드 검출펄스(a)를 생성 출력하는 카운터(10)와, 상기 카운터(10)에서 출력되는 오버헤드 검출펄스(a)를 입력으로 3분주하여 슬롯검출펄스(b)를 생성 출력하는 분주기(20)와, 상기 슬롯검출펄스(b)를 입력으로 4분주하여 프레임 검출펄스(FP)를 출력하되 펄스제어신호(CT)의 소정상태에 따라 1,2,3 또는 4분주하여 프레임 검출펄스(FP)를 출력하는 가변분주기(30)와, 프레임 단위로 구성된 프레임 데이타(DT)를 입력으로 상기 분주기(20)의 슬롯검출펄스(b) 및 상기 가변분주기(30)에서 출력되는 프레임 검출펄스(FP)에 의해 미리 내장된 기준 프레임 비트의 4가지 상태와 비교하여, 이 프레임 비트들과 동일 유무에 따라 제1, 또는 제2상태의 비트제어신호(BT)를 상기 카운터(10)로 출력하고, 서로 동일한 프레임 비트가 있으며 펄스제어신호(CT)를 가변분주기(30)로 출력하는 비교기(40)로 구성한다.

그리고 제4도는 본 발명의 따른 파형도로서, (가)는 비교기(40)로 입력되는 프레임 데이타(DT)의 파형도이고, (나)는 카운터(10)의 출력인 오버헤드의 검출펄스(a)의 파형도이며, (다)는 분주기(20)의 출력인 슬롯검출펄스(b)의 파형도이다.

그리고 (라)∼(사)는 비교기(40)의 펄스제어신호(CT)의 4가지 상태에 따라서 가변분주기(30)에서 4,3,2 또는 1분주되어 출력되는 프레임 검출펄스(FP)의 파형도이다.

지금 프레임 데이타(DT)는 통신장비 수신단의 프레임 비트 검출회로의 비교기(40)로 입력한다. 비교기(40)는 프레임 단위로 구성된 프레임 데이타(DT)에서 프레임 비트(1100,1001,0011,0110)가 입력되는 위치를 포착하기 위한 것으로, 비교기(40) 내부에는 상기 프레임 비트와 같은 1100,1001,0011,0110의 기준 프레임 분주기가 설정되어 있다.

한편 클럭(CK)는 카운터(10)로 입력되는데, 이 클럭(CK)은 프레임 데이타(DT)의 슬롯 및 프레임 비트를 검출하기 위한 동기신호를 제공한다.

상기 카운터(10)는 입력되는 클럭(CK)을 비교기(40)로부터 출력되는 제1상태의 비트제어신호(BT)에서 y분주하여 오버헤드 검출퍼스(a)를 출력하고, 상기 비교기(40)로부터 출력되는 제2상태의 비트제어신호(BT)에서 y-1분주하여 오버헤드 검출펄스(a)를 출력한다. 여기서 상기 제1상태의 비트제어신호(BT)는 비교기(40)에서 입력된 프레임 비트가 미리 설정된 기준 프레임 비트와 동일한 상태에서 카운터(10)로 출력되는 신호이고, 제2상태의 비트제어신호(BT)는 상기의 입력된 프레임 비트가 상기 미리 설정된 기준 프레임 비트와 동일하지 않은 상태에서 카운터(10)로 출력되는 신호는 나타내는 것이다. 따라서 상기의 제2상태의 비트제어신호(BT)가 카운터(10)로 인가되면, 카운터(10)는 y-1분주하게 됨으로 오버헤드 검출펄스(a)를 1비트 쉬프트하여 출력한다.

분주기(20)는 상기의 오버헤드 검출펄스(a)를 3분주함으로써 프레임 데이타(DT)의 각 슬롯을 검출할 수 있는 슬롯검출펄스(b)를 가변분주기(30) 및 비교기(40)로 출력한다.

따라서 비교기(40)는 분주기(20)에서 출력되는 슬롯검출펄스(b)에 의하여 입력되는 프레임 데이타(DT)를 동기하여 각 슬롯의 첫단에 위치한 프레임 비트 F1, F1, F0, F0와 미리 설정된 기중 프레임 비트를 프레임 비트 제1동기구간(제4도에 도시됨)에서 비교한다. 상기의 프레임 데이타(DT)의 프레임 비트가 기준 프레임 비트(1100,1001,0011,0110)의 4가지 상태중 어느 한 기준 프레임 비트와 동일하면, 비교기(40)는 카운터(10)로 제1상태의 비트제어신호(BT)를 출력하고 가변분주기(30)로 펄스제어신호(CT)를 출력한다. 만일 상기의 프레임 데이타(DT)의 프레임 데이타와 기준 프레임 비트(1100,1001,0011,0110)의 4가지 상태 중 어느 한 기준 프레임 비트와도 동일하지 않으면, 비교기(40)는 상기의 카운터(10)로 제2상태의 비트제어신호(BT)를 출력하고, 동시에 외부로 경보신호(ALM)를 보낸다.

비교기(40)에서 미리 설정된 기준 프레임 비트와 비교된 상기의 프레임 비트의 4가지 상태(1100,1001,0011,0110)가 동일한 경우 펄스제어신호(CT)의 상태 및, 이 펄스제어신호(CT)의 각 상태에 응답하여 가변분주기(30)에서 분주되는 상태는 아래 문단의 표1과 같다.

[표 1]

(CT)를 가변분주기(30)로 인가함에 따라, 가변분주기(30)는 이에 응답하여 입력되는 슬롯검출펄스(b)를 4분주, 3분주, 2분주 또는 1분주하여 프레인 검출펄스(FP)를 상기 비교기(40)로 출력한다. 프레임 비트 제2동기구간(제4도에 도시됨)에서 분주기(40)로 출력되는 프레임 검출 펄스(FP)의 신호는 아래와 같다.

제4도의 (라)는 4분주하여 출력되는 프레임 검출펄스(FP)의 c신호이고, 제4도의 (마)는 3분주하여 출력되는 프레임 검출펄스(FP)의 c'신호이며, 제4도의 (바)는 2분주하여 출력되는 프레임 검출펄스(FP)의 c＂신호이다.

그리고, 제4도의 (사)는 1분주하여 출력되는 프레임 검출펄스(FP)의 c＂신호이다.

따라서, 가변분주기(30)에서 상기의 프레임 검출펄스(FP)를 비교기(40)로 출력함에 따라 그 뒤이어져 비교기(40)로 입력되는 프레임 데이타(DT)의 프레임 비트는 프레임 비트 제3동기구간(제4도에 도시됨)에서 나타난 것과 같이 “1100”의 프레임 비트가 검출된다. 상기 “1100”의 프레임이 검출에 응답하여 비교기(40)에서는 “11”상태의 펄스제어신호(CT)를 가변분주기(30)로 출력하고, 가변분주기(30)에서는 입력되는 슬롯검출펄스(b)를 계속 4분주하여 프레임 검출펄스(FP)의 c신호를 비교기(40)로 제공한다. 따라서 비교기(40)에서는 입력되는 프레임 데이타(DT)의 정상적인 프레임 비트“1100”가 계속 검출된다.

상술한 바와 같이 본 발명은 비교기(40)로 입력되는 프레임 데이타(DT)중 프레임 비트 1100,1001,0011,0110중 어느 한 상태만 검출되더라도 다음 프레임 동기구간에서 비교기(40)가 정상적인 프레임 비트“1100”를 검출할 수가 있다.

따라서 상기의 프레임 비트를 검출에 소요되는 시간을 종래에 “1100”의 프레임 비트만을 검출할시 소요되는 시간의 1/4로 줄일 수가 있는 장점이 있다.

Claims

분산형 프레임 데이타를 처리하는 통신장비의 프레임 비트 검출회로에 있어서, 클럭(CK)을 받아 제1제어신호에 의해 가변 분주하여 오버헤드 검출펄스를 출력하는 제1가변분주기(10)와, 상기 제1가변분주기(10)의 오버헤드 검출펄스를 받아 미리 예정된 분주를 행하여 슬롯검출펄스를 출력하는 분주기(20)와, 상기 슬롯검출펄스를 예정된 분주를 행하여 시작 프레임 동기신호를 출력하되 소정 제2제어신호에 의해 상기 예정된 분주보다 작거나 같은 수의 분주를 행하여 상기 시작 프레임 동기신호를 출력하는 제2가변분주기(30)와, 프레임 단위로 구성된 프레임 데이타(DT)를 받아 상기 분주기(20)의 슬롯검출펄스 및 상기 제2가변분주기(30)의 시작 프레임 동기신호에 의해 프레임 비트를 검출하여 미리 설정된 적어도 두가지 이상의 기준 프레임 비트와 비교함으로, 상기 비교된 두 프레임 비트가 동일한 상태에서 상기 제2가변분주기(30)로 제2제어신호를 출력하고 제1가변분주기(10)로 제1제어신호의 제1상태를 출력하며, 상기 두 프레임 비트가 동일하지 않는 상태에서는 상기 제1가변분주기(10)로 제1제어신호의 제2상태를 출력하는 비교수단(40)으로 구성함을 특징으로 하는 프레임 비트 검출회로.
제1항에 있어서, 상기 비교수단(40)은 4가지의 기준 프레임 비트로 설정되어 있어 상기 프레임 비트와 동일상태에서 상기 기준 프레임 비트에 대응된 4가지의 상기 제2제어신호중 한 펄스제어신호를 선택하여 상기 제2가변분주기(30)로 출력하는 비교기(40)로 구성함을 특징으로 하는 프레임 비트 검출회로.
제2항에 있어서, 상기 제2가변분주기(30)는 상기의 슬롯검출펄스를 상기 선택된 펄스제어신호에 의해 4분주, 3분주, 2분주, 또는 1분주를 택일 분주하여 상기 비교기(40)로 시작 프래임 동기신호를 출력함을 특징으로 하는 프레임 비트 검출회로.
제2항에 있어서, 상기 비교기(40)에 설정된 4가지의 기준 프레임 비트는 입력되는 프레임 데이타의 한 프레임 동기하여 프레임 비트 검출상태에서 생성되는 4가지 경우의 프레임 비트임을 특징으로 하는 프레임 비트 검출회로.
제1항에 있어서, 상기 제1가변분주기(10)는 상기 비교수단(40)의 제1제어신호의 제1상태에 의해서 상기 클럭(CK)을 y분주하여 제1오버헤드 검출펄스를 출력하고, 상기 비교수단(40)의 제1제어신호의 제2상태에 의해서 상기 클럭(CK)을 y-1분주하여 상기 제1오버헤드 검출펄스를 1비트 쉬프트하여 제2오버헤드 검출펄스를 출력하는 카운터(10)로 구성함을 특징으로 하는 프레임 비트 검출회로.
제1항에 있어서, 상기 비교수단(40)은 상기 제1제어신호의 제2상태에서 외부로 경보신호를 출력하는 경로를 더 구비함을 특징으로 하는 프레임 비트 검출회로.