JPH0993228A - ビット誤り測定回路 - Google Patents
ビット誤り測定回路Info
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- JPH0993228A JPH0993228A JP27342295A JP27342295A JPH0993228A JP H0993228 A JPH0993228 A JP H0993228A JP 27342295 A JP27342295 A JP 27342295A JP 27342295 A JP27342295 A JP 27342295A JP H0993228 A JPH0993228 A JP H0993228A
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Abstract
(57)【要約】
【課題】 入力された受信データのＰＮ段数を自動的に
認識・設定することにより、ＰＮ段数を外部より設定す
ること無く受信したＰＮデータのビット誤りの測定を行
うことができるビット誤り測定回路を提供する。 【解決手段】 レジスタ７は受信データ入力端子１に入
力される受信データの任意の連続したパターンを保持す
る。カウンタ回路８は、レジスタ７が受信データを保持
してから受信データのビット数をカウントし、段数に応
じた周期である（２a −１）ビットをカウントした時に
パルスを出力する。ＰＮ段数検出回路９はカウンタ回路
８がパルスを出力したときに受信データとレジスタが保
持しているデータとを比較し、一致を検出することでＰ
Ｎ段数を検出し、基準ＰＮパターン発生回路９のＰＮ段
数を設定してビット誤りの測定を行う。
認識・設定することにより、ＰＮ段数を外部より設定す
ること無く受信したＰＮデータのビット誤りの測定を行
うことができるビット誤り測定回路を提供する。 【解決手段】 レジスタ７は受信データ入力端子１に入
力される受信データの任意の連続したパターンを保持す
る。カウンタ回路８は、レジスタ７が受信データを保持
してから受信データのビット数をカウントし、段数に応
じた周期である（２a −１）ビットをカウントした時に
パルスを出力する。ＰＮ段数検出回路９はカウンタ回路
８がパルスを出力したときに受信データとレジスタが保
持しているデータとを比較し、一致を検出することでＰ
Ｎ段数を検出し、基準ＰＮパターン発生回路９のＰＮ段
数を設定してビット誤りの測定を行う。
Description
【０００１】
【発明の属する技術分野】この発明はビットエラー評価
装置、より具体的には送信装置側より送られてきた疑似
ランダムパターン（以下、ＰＮパターンと称す）を、受
信装置内に持つＰＮパターン発生回路の発生する基準の
ＰＮパターンと比較することによりビット誤りを測定す
るビット誤り測定回路についてのものである。
装置、より具体的には送信装置側より送られてきた疑似
ランダムパターン（以下、ＰＮパターンと称す）を、受
信装置内に持つＰＮパターン発生回路の発生する基準の
ＰＮパターンと比較することによりビット誤りを測定す
るビット誤り測定回路についてのものである。
【０００２】
【従来の技術】通信用のデバイス、伝送装置、伝送線路
等の試験には、ＰＮパターンが良く使用される。ＰＮパ
ターンを送信、受信して試験を行う試験評価装置におい
て、受信装置では受信したデータと内部で発生する基準
データとの同期を取り、受信したデータと基準データと
の比較を行い、誤っているビット数をカウントし、受信
データの評価を行う。
等の試験には、ＰＮパターンが良く使用される。ＰＮパ
ターンを送信、受信して試験を行う試験評価装置におい
て、受信装置では受信したデータと内部で発生する基準
データとの同期を取り、受信したデータと基準データと
の比較を行い、誤っているビット数をカウントし、受信
データの評価を行う。
【０００３】すなわち、この種の試験では、送信装置で
発生したＰＮパターンは、デバイスあるいは伝送装置等
を経由して受信装置で受信される。そして、受信装置で
受信されたＰＮパターンは、受信装置内のＰＮパターン
発生回路のＰＮパターン発生回路の発生する基準のＰＮ
パターンと比較され、受信データのビット誤りの発生数
が計数出力される。
発生したＰＮパターンは、デバイスあるいは伝送装置等
を経由して受信装置で受信される。そして、受信装置で
受信されたＰＮパターンは、受信装置内のＰＮパターン
発生回路のＰＮパターン発生回路の発生する基準のＰＮ
パターンと比較され、受信データのビット誤りの発生数
が計数出力される。
【０００４】次に、受信データのビット誤りの発生数を
カウントするエラー測定回路の従来例を図２を参照して
説明する。図２は従来技術におけるエラー測定回路のブ
ロック図であり、１は受信データ入力端子、２はビット
誤りカウント値出力端子、３は同期引き込み回路、４は
基準ＰＮパターン発生回路、５は比較回路、６はビット
誤りカウンタ回路、１０はＰＮ段数設定入力端子であ
る。
カウントするエラー測定回路の従来例を図２を参照して
説明する。図２は従来技術におけるエラー測定回路のブ
ロック図であり、１は受信データ入力端子、２はビット
誤りカウント値出力端子、３は同期引き込み回路、４は
基準ＰＮパターン発生回路、５は比較回路、６はビット
誤りカウンタ回路、１０はＰＮ段数設定入力端子であ
る。
【０００５】受信装置で受信されたＰＮパターンは、受
信データ入力端子１に入力される。同期引き込み回路３
は受信されたＰＮパターンを監視し、基準ＰＮパターン
発生回路４が受信されるＰＮパターンに同期したＰＮパ
ターンを出力するように基準ＰＮパターン発生回路４を
制御する。比較回路５は受信データ入力端子１に入力さ
れるＰＮパターンと基準ＰＮパターン発生回路４が出力
するＰＮパターンとの比較を行い、異なっているビット
の数だけパルスを出力する。ビット誤りカウンタ回路６
は比較回路５の出力するパルスの数を計数し、カウント
値をビット誤りカウント値出力端子２に出力する。
信データ入力端子１に入力される。同期引き込み回路３
は受信されたＰＮパターンを監視し、基準ＰＮパターン
発生回路４が受信されるＰＮパターンに同期したＰＮパ
ターンを出力するように基準ＰＮパターン発生回路４を
制御する。比較回路５は受信データ入力端子１に入力さ
れるＰＮパターンと基準ＰＮパターン発生回路４が出力
するＰＮパターンとの比較を行い、異なっているビット
の数だけパルスを出力する。ビット誤りカウンタ回路６
は比較回路５の出力するパルスの数を計数し、カウント
値をビット誤りカウント値出力端子２に出力する。
【０００６】次に、基準ＰＮパターン発生回路４につい
て説明する。図３に基準ＰＮパターン発生回路４の構成
を示す回路図を示す。図３で、１１はクロック入力端
子、１２は基準ＰＮパターン出力端子、１３はＰＮ段数
設定入力端子、１４は排他的論理和演算回路、１５−
１，２はセレクト回路、１６−１，１６−２，・・・，
１６−ｍ，１６−ｎはフリップフロップ回路（ＦＦ）で
ある。
て説明する。図３に基準ＰＮパターン発生回路４の構成
を示す回路図を示す。図３で、１１はクロック入力端
子、１２は基準ＰＮパターン出力端子、１３はＰＮ段数
設定入力端子、１４は排他的論理和演算回路、１５−
１，２はセレクト回路、１６−１，１６−２，・・・，
１６−ｍ，１６−ｎはフリップフロップ回路（ＦＦ）で
ある。
【０００７】通常、ＰＮパターン発生回路はフリップフ
ロップ回路１６−１，１６−２，・・・，１６−ｍ，１
６−ｎのシフトレジスタと、これらフリップフロップ回
路１６の２つの出力の排他的論理和を初段のフリップフ
ロップ回路１６−１の入力に出力する排他的論理和演算
回路１４により構成される。また、排他的論理和演算回
路１４に入力される２入力の信号を変えることにより、
図４に示すように周期が異なるＰＮパターンが出力され
る。
ロップ回路１６−１，１６−２，・・・，１６−ｍ，１
６−ｎのシフトレジスタと、これらフリップフロップ回
路１６の２つの出力の排他的論理和を初段のフリップフ
ロップ回路１６−１の入力に出力する排他的論理和演算
回路１４により構成される。また、排他的論理和演算回
路１４に入力される２入力の信号を変えることにより、
図４に示すように周期が異なるＰＮパターンが出力され
る。
【０００８】つぎに、各ＰＮ段数のＰＮパターンの時の
排他的論理和の演算方法の例を図４に示す。図４は、例
えばＰＮ７段のＰＮパターンを発生する時には、６段目
のフリップフロップ回路１６−６と７段目のフリップフ
ロップ回路１６−７の出力の排他的論理和を初段のフリ
ップフロップ回路１６−１に入力することを意味する。
図４のようにＰＮパターンは段数によりその周期が変化
し、例えばＰＮａ段のＰＮパターンでは（２a −１）ビ
ットの周期を持つ。そして、その中の任意の連続したａ
ビットのパターンは１周期中に１つしか存在しないとい
う特徴がある。
排他的論理和の演算方法の例を図４に示す。図４は、例
えばＰＮ７段のＰＮパターンを発生する時には、６段目
のフリップフロップ回路１６−６と７段目のフリップフ
ロップ回路１６−７の出力の排他的論理和を初段のフリ
ップフロップ回路１６−１に入力することを意味する。
図４のようにＰＮパターンは段数によりその周期が変化
し、例えばＰＮａ段のＰＮパターンでは（２a −１）ビ
ットの周期を持つ。そして、その中の任意の連続したａ
ビットのパターンは１周期中に１つしか存在しないとい
う特徴がある。
【０００９】図３の基準ＰＮパターン発生回路４の回路
図では、排他的論理和演算回路１４の２入力信号を、そ
れぞれセレクト回路１５−１，１５−２で切り替えるこ
とにより、発生させるＰＮパターンの段数を変化させて
いる。すなわち、ＰＮ段数設定入力端子１３の信号によ
り、セレクト回路１５−１，１５−２が切り替わり、複
数のＰＮ段数のＰＮパターンがＰＮパターン出力端子１
２に出力される。
図では、排他的論理和演算回路１４の２入力信号を、そ
れぞれセレクト回路１５−１，１５−２で切り替えるこ
とにより、発生させるＰＮパターンの段数を変化させて
いる。すなわち、ＰＮ段数設定入力端子１３の信号によ
り、セレクト回路１５−１，１５−２が切り替わり、複
数のＰＮ段数のＰＮパターンがＰＮパターン出力端子１
２に出力される。
【００１０】図２に示す従来のビット誤り測定回路で
は、受信データに入力されるＰＮパターンのＰＮ段数を
ＰＮ段数設定入力端子１０に外部より設定してから、ビ
ットエラーの測定を行なっていた。
は、受信データに入力されるＰＮパターンのＰＮ段数を
ＰＮ段数設定入力端子１０に外部より設定してから、ビ
ットエラーの測定を行なっていた。
【００１１】
【発明が解決しようとする課題】しかし、このような従
来のビット誤り測定回路では、ＰＮ段数設定入力端子１
０に受信データ入力端子１に入力されているＰＮパター
ンのＰＮ段数を入力しなければ、基準ＰＮパターン発生
回路４が受信データに同期したＰＮパターンを発生しな
いので、ビット誤りの測定は行えなかった。このため、
送られてくるＰＮパターンのＰＮ段数を予め知っておく
必要があるとともに、間違って設定した場合にはビット
誤りの測定が行えなくなるという問題があった。
来のビット誤り測定回路では、ＰＮ段数設定入力端子１
０に受信データ入力端子１に入力されているＰＮパター
ンのＰＮ段数を入力しなければ、基準ＰＮパターン発生
回路４が受信データに同期したＰＮパターンを発生しな
いので、ビット誤りの測定は行えなかった。このため、
送られてくるＰＮパターンのＰＮ段数を予め知っておく
必要があるとともに、間違って設定した場合にはビット
誤りの測定が行えなくなるという問題があった。
【００１２】この発明は、入力された受信データのＰＮ
段数を自動的に認識・設定することにより、ＰＮ段数を
外部より設定すること無く受信したＰＮデータのビット
誤りの測定を行うことができるビット誤り測定回路を提
供することを目的とする。
段数を自動的に認識・設定することにより、ＰＮ段数を
外部より設定すること無く受信したＰＮデータのビット
誤りの測定を行うことができるビット誤り測定回路を提
供することを目的とする。
【００１３】
【課題を解決するための手段】この目的を達成するた
め、この発明は、送信側より送られてきた第１の疑似ラ
ンダムパターンを内部で生成した第２の疑似ランダムパ
ターンと比較することによりビット誤りを測定するビッ
ト誤り測定回路は、第１の疑似ランダムパターンの任意
の連続したパターンを保持するレジスタ７と、レジスタ
７がパターンを保持してから、第１の疑似ランダムパタ
ーンのビット数をカウントし、そのカウント値が所定の
値となった時にパルスを出力するカウンタ回路８と、カ
ウンタ回路８がパルスを出力したときに第１の疑似ラン
ダムパターンとレジスタ７が保持しているデータとを比
較することにより、第１の疑似ランダムパターンの段数
を検出する疑似ランダムパターン段数検出回路９と、第
１の疑似ランダムパターンを監視し、第２の疑似ランダ
ムパターンに同期するための制御信号を出力する同期引
き込み回路３と、同期引き込み回路３から制御信号を、
疑似ランダムパターン段数検出回路９から第１の疑似ラ
ンダムパターンの段数をそれぞれ入力し、この第１の疑
似ランダムパターンと同じ段数の前記第２の疑似ランダ
ムパターンを生成する基準疑似ランダムパターン発生回
路４と、第１の疑似ランダムパターンと基準疑似ランダ
ムパターン発生回路４で生成された第２の疑似ランダム
パターンとを比較し、これらパターンの異なっているビ
ットの数だけパルスを出力する比較回路５と、比較回路
５で出力されたパルスの数を計数し、そのカウント値を
出力するビット誤りカウント回路６とを有する。
め、この発明は、送信側より送られてきた第１の疑似ラ
ンダムパターンを内部で生成した第２の疑似ランダムパ
ターンと比較することによりビット誤りを測定するビッ
ト誤り測定回路は、第１の疑似ランダムパターンの任意
の連続したパターンを保持するレジスタ７と、レジスタ
７がパターンを保持してから、第１の疑似ランダムパタ
ーンのビット数をカウントし、そのカウント値が所定の
値となった時にパルスを出力するカウンタ回路８と、カ
ウンタ回路８がパルスを出力したときに第１の疑似ラン
ダムパターンとレジスタ７が保持しているデータとを比
較することにより、第１の疑似ランダムパターンの段数
を検出する疑似ランダムパターン段数検出回路９と、第
１の疑似ランダムパターンを監視し、第２の疑似ランダ
ムパターンに同期するための制御信号を出力する同期引
き込み回路３と、同期引き込み回路３から制御信号を、
疑似ランダムパターン段数検出回路９から第１の疑似ラ
ンダムパターンの段数をそれぞれ入力し、この第１の疑
似ランダムパターンと同じ段数の前記第２の疑似ランダ
ムパターンを生成する基準疑似ランダムパターン発生回
路４と、第１の疑似ランダムパターンと基準疑似ランダ
ムパターン発生回路４で生成された第２の疑似ランダム
パターンとを比較し、これらパターンの異なっているビ
ットの数だけパルスを出力する比較回路５と、比較回路
５で出力されたパルスの数を計数し、そのカウント値を
出力するビット誤りカウント回路６とを有する。
【００１４】
【発明の実施の形態】次に、この発明によるビット誤り
測定回路の実施例を詳細に説明する。図１はこの発明に
よるビット誤り測定回路の実施の形態を示すブロック図
である。図１に示すように、本実施の形態では、受信デ
ータ入力端子１より入力されるＰＮ段数を検出して、自
動的に基準ＰＮパターン発生回路４のＰＮ段数の設定を
行うため、図２に示した回路にレジスタ７、カウンタ回
路８およびＰＮ段数検出回路９が付加されている。
測定回路の実施例を詳細に説明する。図１はこの発明に
よるビット誤り測定回路の実施の形態を示すブロック図
である。図１に示すように、本実施の形態では、受信デ
ータ入力端子１より入力されるＰＮ段数を検出して、自
動的に基準ＰＮパターン発生回路４のＰＮ段数の設定を
行うため、図２に示した回路にレジスタ７、カウンタ回
路８およびＰＮ段数検出回路９が付加されている。
【００１５】レジスタ回路７は、受信データ入力端子１
に受信データが入力されると、任意のタイミングで受信
データ中の連続したパターンを保持する。保持するパタ
ーンのビット数は、少なくとも、受信データのＰＮ段数
の最大がＰＮｂ段であるとしたら、ｂビット以上必要で
ある。これは、ｂビット以下のパターンでは受信データ
１周期中に複数そのパターンが存在し、受信データのＰ
Ｎ段数の検出が行えなくなるためである。
に受信データが入力されると、任意のタイミングで受信
データ中の連続したパターンを保持する。保持するパタ
ーンのビット数は、少なくとも、受信データのＰＮ段数
の最大がＰＮｂ段であるとしたら、ｂビット以上必要で
ある。これは、ｂビット以下のパターンでは受信データ
１周期中に複数そのパターンが存在し、受信データのＰ
Ｎ段数の検出が行えなくなるためである。
【００１６】カウンタ回路８はレジスタ７が受信データ
中の任意のパターンを保持してから、受信データに入力
している受信データのビット数をカウントする。そし
て、カウンタ回路８は（２a −１）ビット（ａは整数）
をカウントした時にパルスをＰＮ段数検出回路９に出力
する。ここで、ａの値は受信データ入力端子１に入力さ
れる可能性のある全てのＰＮ段数の値でなければならな
い。また、カウンタ回路８は、受信データ入力端子１に
入力される受信データの最大のＰＮ段数がＰＮｂ段であ
れば、（２b −１）ビット以上をカウントできることが
必要である。
中の任意のパターンを保持してから、受信データに入力
している受信データのビット数をカウントする。そし
て、カウンタ回路８は（２a −１）ビット（ａは整数）
をカウントした時にパルスをＰＮ段数検出回路９に出力
する。ここで、ａの値は受信データ入力端子１に入力さ
れる可能性のある全てのＰＮ段数の値でなければならな
い。また、カウンタ回路８は、受信データ入力端子１に
入力される受信データの最大のＰＮ段数がＰＮｂ段であ
れば、（２b −１）ビット以上をカウントできることが
必要である。
【００１７】ＰＮ段数検出回路９はカウンタ回路８がパ
ルスを出力した時点で、受信データ入力端子１に入力さ
れている受信データとレジスタ７が保持しているパター
ンとを比較し、ＰＮ段数を検出し基準ＰＮパターン発生
回路４のＰＮ段数の設定を行う。すなわち、カウンタ回
路８がカウント値（２x −１）をカウントした時のパル
ス出力で受信データとレジスタ７の保持しているパター
ンが一致した場合に、ＰＮパターン検出回路９は、受信
データはＰＮｘ段であると検出し、ＰＮｘ段のパターン
を基準ＰＮパターン発生回路４が出力するように設定す
る。
ルスを出力した時点で、受信データ入力端子１に入力さ
れている受信データとレジスタ７が保持しているパター
ンとを比較し、ＰＮ段数を検出し基準ＰＮパターン発生
回路４のＰＮ段数の設定を行う。すなわち、カウンタ回
路８がカウント値（２x −１）をカウントした時のパル
ス出力で受信データとレジスタ７の保持しているパター
ンが一致した場合に、ＰＮパターン検出回路９は、受信
データはＰＮｘ段であると検出し、ＰＮｘ段のパターン
を基準ＰＮパターン発生回路４が出力するように設定す
る。
【００１８】基準ＰＮパターン発生回路４のＰＮ段数の
設定が行われた後、同期引き込み回路３が基準ＰＮパタ
ーン発生回路４が受信データに同期した信号が得られる
ように制御を行い、比較回路５で受信データと基準デー
タの比較を行う。比較回路５の出力するパルス数をビッ
ト誤りカウンタ回路６がカウントし、カウント値をビッ
ト誤りカウント値に出力することによりビット誤りの測
定を行う。
設定が行われた後、同期引き込み回路３が基準ＰＮパタ
ーン発生回路４が受信データに同期した信号が得られる
ように制御を行い、比較回路５で受信データと基準デー
タの比較を行う。比較回路５の出力するパルス数をビッ
ト誤りカウンタ回路６がカウントし、カウント値をビッ
ト誤りカウント値に出力することによりビット誤りの測
定を行う。
【００１９】つぎに、図１のブロック図の動作の１例
を、図５のタイムチャートに示す。図５では、説明を容
易にするために受信データにＤ１、Ｄ２、・・・という
ように順番に記号を付ける。そして、図５は、例として
受信データに入力されるＰＮパターンは図４に示したＰ
Ｎ７、９、１１、１５、２３段のいずれかが入力され、
今現在、受信データ入力端子１には、ＰＮ９段のＰＮパ
ターンが入力されているとしている。
を、図５のタイムチャートに示す。図５では、説明を容
易にするために受信データにＤ１、Ｄ２、・・・という
ように順番に記号を付ける。そして、図５は、例として
受信データに入力されるＰＮパターンは図４に示したＰ
Ｎ７、９、１１、１５、２３段のいずれかが入力され、
今現在、受信データ入力端子１には、ＰＮ９段のＰＮパ
ターンが入力されているとしている。
【００２０】レジスタ７は、受信データ入力端子１に受
信データが入力されて、Ｄ４からの連続したデータを保
持し、出力する。ここで保持するデータのビット数は、
受信データの最大のＰＮ段数を図４で示したＰＮ２３段
としているので、レジスタ７はＤ４から連続した２３ビ
ット、すなわち、Ｄ４〜Ｄ２６を保持し出力する。
信データが入力されて、Ｄ４からの連続したデータを保
持し、出力する。ここで保持するデータのビット数は、
受信データの最大のＰＮ段数を図４で示したＰＮ２３段
としているので、レジスタ７はＤ４から連続した２３ビ
ット、すなわち、Ｄ４〜Ｄ２６を保持し出力する。
【００２１】カウンタ回路８は、レジスタ７がＤ４〜Ｄ
２６を保持してから、受信データ入力端子１に入力され
る受信データのビット数をカウントし、受信データには
図４のいずれかのＰＮ段数が入力されるとしているの
で、２7 −１、２9 −１、２11−１、２15−１、２23−
１ビットをカウントした時にパルスを出力する。カウン
タ回路８は、レジスタ７が受信データを保持してから、
ＰＮ７段の２7 −１ビット、すなわち、１２７ビットを
カウントした時に、初めてパルスを出力する。
２６を保持してから、受信データ入力端子１に入力され
る受信データのビット数をカウントし、受信データには
図４のいずれかのＰＮ段数が入力されるとしているの
で、２7 −１、２9 −１、２11−１、２15−１、２23−
１ビットをカウントした時にパルスを出力する。カウン
タ回路８は、レジスタ７が受信データを保持してから、
ＰＮ７段の２7 −１ビット、すなわち、１２７ビットを
カウントした時に、初めてパルスを出力する。
【００２２】カウンタ回路８がパルスを出力すると、Ｐ
Ｎ段数検出回路９はその時刻の受信データＤ１３１〜Ｄ
１５３とレジスタ７の出力Ｄ４〜Ｄ２６とを比較する。
入力端子１に入力するＰＮパターンは、異なる段数では
連続したパターンが一致することはない。したがって、
入力端子１に入力しているＰＮ９段のＰＮパターンで
は、１周期中に任意の９ビット以上連続したパターンは
１つしか存在しないので、ＰＮ７段の周期では受信デー
タＤ１３１〜Ｄ１５３とレジスタ出力Ｄ４〜Ｄ２６は一
致せず、ＰＮ段数検出回路９はＰＮ段数を検出しない。
Ｎ段数検出回路９はその時刻の受信データＤ１３１〜Ｄ
１５３とレジスタ７の出力Ｄ４〜Ｄ２６とを比較する。
入力端子１に入力するＰＮパターンは、異なる段数では
連続したパターンが一致することはない。したがって、
入力端子１に入力しているＰＮ９段のＰＮパターンで
は、１周期中に任意の９ビット以上連続したパターンは
１つしか存在しないので、ＰＮ７段の周期では受信デー
タＤ１３１〜Ｄ１５３とレジスタ出力Ｄ４〜Ｄ２６は一
致せず、ＰＮ段数検出回路９はＰＮ段数を検出しない。
【００２３】次に、カウンタ回路８が２9 −１ビット、
すなわち、５１１ビットをカウントした時にも同様に、
ＰＮ段数検出回路９はその時刻の受信データＤ５１５〜
Ｄ５３８とレジスタの出力Ｄ４〜Ｄ２６を比較する。受
信データ入力端子１に入力されているデータはＰＮ９段
としているので、受信データは２9 −１ビット、すなわ
ち、５１１ビットの周期を持つ。したがって、受信デー
タＤ５１５〜Ｄ５３８は、レジスタ７の出力Ｄ４〜Ｄ２
６の１周期後のデータであるため、ＰＮ段数検出回路９
は一致を検出する。そして、２9 −１ビット目のパルス
で一致を検出しているので、ＰＮ段数検出回路９は受信
データがＰＮ９段であると検出でき、基準ＰＮパターン
発生回路９にＰＮ９段を出力する。
すなわち、５１１ビットをカウントした時にも同様に、
ＰＮ段数検出回路９はその時刻の受信データＤ５１５〜
Ｄ５３８とレジスタの出力Ｄ４〜Ｄ２６を比較する。受
信データ入力端子１に入力されているデータはＰＮ９段
としているので、受信データは２9 −１ビット、すなわ
ち、５１１ビットの周期を持つ。したがって、受信デー
タＤ５１５〜Ｄ５３８は、レジスタ７の出力Ｄ４〜Ｄ２
６の１周期後のデータであるため、ＰＮ段数検出回路９
は一致を検出する。そして、２9 −１ビット目のパルス
で一致を検出しているので、ＰＮ段数検出回路９は受信
データがＰＮ９段であると検出でき、基準ＰＮパターン
発生回路９にＰＮ９段を出力する。
【００２４】ＰＮ段数検出回路９よりＰＮ段数を出力し
た後は、基準ＰＮパターン発生回路４は同期引き込み回
路３の制御により受信データに同期したＰＮパターンを
出力する。比較回路５とビット誤りカウンタ回路６によ
るビット誤り計数は、基準ＰＮパターン発生回路４が基
準ＰＮパターンを出力してから開始する。
た後は、基準ＰＮパターン発生回路４は同期引き込み回
路３の制御により受信データに同期したＰＮパターンを
出力する。比較回路５とビット誤りカウンタ回路６によ
るビット誤り計数は、基準ＰＮパターン発生回路４が基
準ＰＮパターンを出力してから開始する。
【００２５】以上のように、本実施の形態によるビット
誤り測定回路では、任意の時刻にレジスタ７が受信デー
タ入力端子１に入力される受信データ中の連続したパタ
ーンを保持する。そして、カウンタ回路８とＰＮ段数パ
ターン検出回路９によりレジスタ７に保持したパターン
が受信データ入力端子１に受信されている受信データに
何ビット周期で存在いているかを監視することによりＰ
Ｎ段数を検出し、基準ＰＮパターン発生回路４のＰＮ段
数を設定する。すなわち、ＰＮパターンには、たとえば
ＰＮａ段のＰＮパターンでは周期として（２a −１）ビ
ットを持ち、その中の任意の連続したａビット以上のパ
ターンは１周期中に１つしか存在しないという性質があ
る。
誤り測定回路では、任意の時刻にレジスタ７が受信デー
タ入力端子１に入力される受信データ中の連続したパタ
ーンを保持する。そして、カウンタ回路８とＰＮ段数パ
ターン検出回路９によりレジスタ７に保持したパターン
が受信データ入力端子１に受信されている受信データに
何ビット周期で存在いているかを監視することによりＰ
Ｎ段数を検出し、基準ＰＮパターン発生回路４のＰＮ段
数を設定する。すなわち、ＰＮパターンには、たとえば
ＰＮａ段のＰＮパターンでは周期として（２a −１）ビ
ットを持ち、その中の任意の連続したａビット以上のパ
ターンは１周期中に１つしか存在しないという性質があ
る。
【００２６】本実施の形態では、このＰＮパターンの性
質を利用し、レジスタ７とカウンタ回路８とＰＮ段数設
定回路９により、ＰＮ段数を求める。ＰＮ段数が求めら
れたら、基準ＰＮパターン発生回路４のＰＮ段数を設定
し、同期引き込み回路３により同期した基準データを発
生させ、比較回路５とビット誤り検出回路６によりビッ
ト誤りの測定を行う。
質を利用し、レジスタ７とカウンタ回路８とＰＮ段数設
定回路９により、ＰＮ段数を求める。ＰＮ段数が求めら
れたら、基準ＰＮパターン発生回路４のＰＮ段数を設定
し、同期引き込み回路３により同期した基準データを発
生させ、比較回路５とビット誤り検出回路６によりビッ
ト誤りの測定を行う。
【００２７】
【発明の効果】この発明によれば、受信データ入力端子
１に入力されているＰＮパターンのＰＮ段数を検出し、
基準のＰＮパターンを発生させているので、外部より受
信データのＰＮ段数にあわせたＰＮ段数を入力しなくて
もよい。したがって、受信データが入力されると自動的
に受信データのＰＮ段数を検出し、ビット誤りを測定す
るビット誤り測定回路を提供できる。
１に入力されているＰＮパターンのＰＮ段数を検出し、
基準のＰＮパターンを発生させているので、外部より受
信データのＰＮ段数にあわせたＰＮ段数を入力しなくて
もよい。したがって、受信データが入力されると自動的
に受信データのＰＮ段数を検出し、ビット誤りを測定す
るビット誤り測定回路を提供できる。
【図１】この発明によるビット誤り測定回路の実施の形
態の構成を示したブロック図である。
態の構成を示したブロック図である。
【図２】従来技術におけるビット誤り測定回路の構成例
を示すブロック図である。
を示すブロック図である。
【図３】基準ＰＮパターン発生回路の構成を示した回路
図である。
図である。
【図４】各段のＰＮパターンの周期と発生させるための
演算方法を示した表である。
演算方法を示した表である。
【図５】図１のブロック図を説明するタイムチャートで
ある。
ある。
１ 受信データ入力端子 ２ エラーカウント値出力端子 ３ 同期引き込み回路 ４ 基準ＰＮパターン発生回路 ５ 比較回路 ６ ビット誤りカウンタ回路 ７ レジスタ ８ カウンタ回路 ９ ＰＮ段数検出回路
Claims (5)
- 【請求項１】 送信側より送られてきた第１の疑似ラン
ダムパターンを内部で生成した第２の疑似ランダムパタ
ーンと比較することによりビット誤りを測定するビット
誤り測定回路において、 前記第１の疑似ランダムパターンの任意の連続したパタ
ーンを保持するレジスタ(7) と、 レジスタ(7) がパターンを保持してから、前記第１の疑
似ランダムパターンのビット数をカウントし、そのカウ
ント値が所定の値となった時にパルスを出力するカウン
タ回路(8) と、 カウンタ回路(8) がパルスを出力したときに前記第１の
疑似ランダムパターンとレジスタ(7) が保持しているデ
ータとを比較することにより、前記第１の疑似ランダム
パターンの段数を検出する疑似ランダムパターン段数検
出回路(9) と、 前記第１の疑似ランダムパターンを監視し、前記第２の
疑似ランダムパターンに同期するための制御信号を出力
する同期引き込み回路(3) と、 同期引き込み回路(3) から制御信号を、疑似ランダムパ
ターン段数検出回路(9) から前記第１の疑似ランダムパ
ターンの段数をそれぞれ入力し、この第１の疑似ランダ
ムパターンと同じ段数の前記第２の疑似ランダムパター
ンを生成する基準疑似ランダムパターン発生回路(4)
と、 前記第１の疑似ランダムパターンと基準疑似ランダムパ
ターン発生回路(4) で生成された前記第２の疑似ランダ
ムパターンとを比較し、これらパターンの異なっている
ビットの数だけパルスを出力する比較回路(5) と、 比較回路(5) で出力されたパルスの数を計数し、そのカ
ウント値を出力するビット誤りカウント回路(6) とを有
することを特徴とするビット誤り測定回路。 - 【請求項２】 請求項１に記載のビット誤り測定回路に
おいて、カウンタ回路(8) はカウント値が２a −１（ａ
は整数）になった時点で前記パルスを出力することを特
徴とするビット誤り測定回路。 - 【請求項３】 請求項２に記載のビット誤り測定回路に
おいて、前記ａの値は前記送信側より送られてくる前記
第１の疑似ランダムパターンすべての段数の値であるこ
とを特徴とするビット誤り測定回路。 - 【請求項４】 請求項１に記載のビット誤り測定回路に
おいて、前記送信側より送られてくる前記第１の疑似ラ
ンダムパターンの最大の段数をｂ段とした場合、前記レ
ジスタ(7) の保持するデータのビット数は、少なくとも
ｂビット以上であることを特徴とするビット誤り測定回
路。 - 【請求項５】 請求項１に記載のビット誤り測定回路に
おいて、前記送信側より送られてくる前記第１の疑似ラ
ンダムパターンの最大の段数をｂ段とした場合、前記カ
ウンタ回路(4) のカウントする最大値は、少なくとも
（２b −１）以上であることを特徴とするビット誤り測
定回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27342295A JPH0993228A (ja) | 1995-09-27 | 1995-09-27 | ビット誤り測定回路 |
| US08/721,059 US5732089A (en) | 1995-09-27 | 1996-09-26 | Bit error measurement circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27342295A JPH0993228A (ja) | 1995-09-27 | 1995-09-27 | ビット誤り測定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0993228A true JPH0993228A (ja) | 1997-04-04 |
Family
ID=17527685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27342295A Pending JPH0993228A (ja) | 1995-09-27 | 1995-09-27 | ビット誤り測定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0993228A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010045583A (ja) * | 2008-08-12 | 2010-02-25 | Oki Electric Ind Co Ltd | 伝送路試験回路 |
-
1995
- 1995-09-27 JP JP27342295A patent/JPH0993228A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010045583A (ja) * | 2008-08-12 | 2010-02-25 | Oki Electric Ind Co Ltd | 伝送路試験回路 |
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