JPH08274763A

JPH08274763A - 遅延時間測定装置

Info

Publication number: JPH08274763A
Application number: JP7100306A
Authority: JP
Inventors: Kenji Otoshi; 賢治大利
Original assignee: Ando Electric Co Ltd
Current assignee: Ando Electric Co Ltd
Priority date: 1995-03-31
Filing date: 1995-03-31
Publication date: 1996-10-18

Abstract

(57)【要約】【目的】ビットエラー測定と同時に遅延時間測定も行
うことができる遅延時間測定装置を提供する。【構成】送信側のＰＲＢＳパターン発生器１と受信側
のＰＲＢＳパターン測定器２にそれぞれＡＮＤゲート３
・４を付加し、ＡＮＤゲート３・４から出力される測定
開始信号３ａと測定停止信号４ａとの位相差を時間測定
回路５により測定する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は遅延時間測定装置につ
いてのものであり、特に、デジタル通信網やデジタル通
信装置におけるＰＲＢＳパターンによる遅延時間測定装
置についてのものである。

【０００２】

【従来の技術】まず、図７により、デジタル通信網やデ
ジタル通信装置を測定器によって遅延時間測定を行う場
合の一例を説明する。図７において、装置５１は装置５
３を経由してデジタル通信網５６に、また装置５２は装
置５４を経由してデジタル通信網５６にそれぞれ接続さ
れている。そして、装置５１と装置５２間のデジタル信
号の遅延時間を測定する場合には、装置５１の代わりに
装置５３に測定器５５を接続し、また装置５４には装置
５２を接続せずにデジタル通信網５６へ折り返す測定形
態としている。

【０００３】つぎに、従来の遅延時間測定装置を図６に
示す。ここで、遅延時間を測定するためのパターンは連
続する１の中に０を８ビット挿入するもので、フリップ
フロップ１１から出力される。フリップフロップ１１は
通常１を出力しているが、トリガ信号が与えられると０
を出力する。カウンタ１２は、フリップフロップ１１の
出力を監視しており、フリップフロップ１１から０が出
力されることによって動作を開始し、送信クロックをカ
ウントする。そして、８クロック目にカウンタ１２から
プリセット信号が出力され、フリップフロップ１１から
はまた１が出力される。この時、時間測定回路１３は時
間カウントを開始する。

【０００４】こうして出力された連続する１の中の０が
８ビットのパターンは、測定器５５からデジタル通信網
５６へと出力され、また装置５４で折り返されて測定器
５５の受信側へと戻ってくる。戻ってきた受信パターン
は、シフトレジスタ１４に入力され、シフトレジスタ１
４からは常に受信パターンの最も新しい８ビットが出力
される。

【０００５】シフトレジスタ１４から出力された受信パ
ターンは、８入力のＯＲ回路１５に入力される。そし
て、０が８ビットそろった場合に、ＯＲ回路１５からは
検出信号１５ａが出力される。検出信号１５ａが時間測
定回路１３に入力されると、時間カウントを停止し測定
値を保持する。

【０００６】

【発明が解決しようとする課題】図６に示すような構成
では、通常は測定器においてＰＲＢＳパターンまたは８
ビットの固定パターンによってビットエラー測定を行
い、デジタル信号が導通しているかどうかのパス試験ま
たはビットエラー率による品質試験を行っている。とこ
ろが、遅延時間測定を行う場合には、特別な遅延時間測
定パターンを使用することから、パス試験や品質試験と
は別途で遅延時間測定を行う必要がある。

【０００７】また遅延時間測定をする際に、送信側から
出力されたパターンがどこかで折り返されて受信側に戻
ってくること、そしてそのパターンのエラー率が低いこ
とが条件としているため、あらかじめランダムパターン
等によりビットエラー測定をする必要がある。また、従
来の測定パターンの場合、連続する１の中に挿入した８
ビットの０に１ビットでも誤りがあるとその挿入したパ
ターンによる測定ができなくなるという問題もある。

【０００８】この発明は、ビットエラー測定と同時に遅
延時間測定も行う遅延時間測定装置を提供することを目
的とする。

【０００９】

【課題を解決するための手段】この目的を達成するた
め、この発明は、送信パターンを出力する送信パターン
発生器と、前記送信パターン発生器を構成する内部レジ
スタがすべて１になった場合に測定開始信号を出力する
第１のＡＮＤゲートと、受信パターンを受信するパター
ン測定器と、前記パターン測定器を構成する内部レジス
タがすべて１になった場合に測定停止信号を出力する第
２のＡＮＤゲートと、前記測定開始信号と前記測定停止
信号の位相差を計る時間測定回路とを備える。また、送
信パターンと受信パターンは、通常はＰＲＢＳパターン
が用いられる。

【００１０】

【作用】送信側のパターン発生器と受信側のパターン測
定器にそれぞれＡＮＤゲートを設け、これらパターン発
生器やパターン測定器の内部レジスタがすべて１になっ
たことを検出して、送信側と受信側のパターンの位相差
を測定することにより、遅延時間を測定する。

【００１１】この構成とすることで、ビットエラー測定
と遅延時間測定の切り替えを行う必要がなく、また遅延
時間測定中に発生した障害もビットエラー測定により監
視することができる。

【００１２】

【実施例】つぎに、この発明の実施例の遅延時間測定装
置の構成を図１に示す。この遅延時間測定装置は、送信
パターンを発生するＰＲＢＳパターン発生器１、受信パ
ターンを受信するＰＲＢＳパターン測定器２、ＡＮＤゲ
ート３・４、時間測定回路５から構成される。

【００１３】つぎに、パターン長が２¹⁵−１の場合にお
けるＰＲＢＳパターン発生器１の構成例を図２に示し、
同じくＰＲＢＳパターン測定器２の構成例を図３にそれ
ぞれ示す。ＰＲＢＳパターン発生器１の内部は、１５ビ
ットのシフトレジスタ２１と排他的ＯＲゲート２２とで
構成されており、発生したパターンをインバータ２３で
反転して出力する。また排他的ＯＲゲート２２にはシフ
トレジスタ２１の１４段目と１５段目が入力しており、
排他的ＯＲゲート２２の出力はシフトレジスタ２１の１
段目に戻される。つぎに、排他的ＯＲゲート２２の真理
値表を表１に示す。

【００１４】

【表１】上記のシフトレジスタ２１を送信クロックで動作させた
場合、２¹⁵−１ビット長のＰＲＢＳパターンがインバー
タ２３から出力される。なお、このＰＲＢＳパターン発
生器１から発生されるパターンは、２¹⁵−１ビット長の
パターンであり、その一周期内の、どの１５ビットをみ
ても同じパターンは存在しない。つまり１が１５ビット
連続する場合も２¹⁵−１ビット長の中で１回しかないと
いう特徴をもつ。

【００１５】また、ＰＲＢＳパターン測定器２も、上記
と同様な排他的ＯＲゲート３２やシフトレジスタ３１な
どで構成されており、したがってＰＲＢＳパターンを発
生する機能は同様であるが、シフトレジスタ３１の入力
をスイッチ３３で切り替えて受信パターンを取り込むこ
とができるものである。そして、受信パターンを取り込
んだ後に排他的ＯＲゲート３２の出力に切り替えること
により、受信パターン３５に同期したＰＲＢＳパターン
３２ａを発生することができる。そして発生したＰＲＢ
Ｓパターン３２ａと受信パターン３５とを排他的ＯＲゲ
ート３４で比較することにより、パターン誤り３４ａを
検出する。

【００１６】ＡＮＤゲート３は、ＰＲＢＳパターン発生
器１の内部のレジスタ２１がすべて１になった場合に測
定開始信号３ａを出力するものである。またＡＮＤゲー
ト４は、ＰＲＢＳパターン測定器２の内部のレジスタ３
１がすべて１になった場合に測定停止信号４ａを出力す
るものである。

【００１７】つぎに、時間測定回路５の構成例を図４に
示す。ここで、フリップフロップ４１は通常はリセット
状態であり、フリップフロップ４２とカウンタ４３をそ
れぞれリセットしている。またフリップフロップ４１
は、送信クロックで測定開始信号をサンプリングしてお
り、ハイレベルのパルスをサンプリングした場合には反
転出力からローレベルが出力されて自らをプリセット
し、また非反転出力がハイレベルに固定される。そし
て、この場合、カウンタ４３がリセットを解除されて時
計クロックのカウントを開始する。なお、カウンタ４３
は、最大測定時間を１秒間、時計クロックを１ＭＨｚと
すると２０ビット必要である。また、フリップフロップ
４１・４２・４５は、例えば、日立製作所の７４ＨＣ７
４を使用することができる。

【００１８】次に、１．５Ｍ高速デジタル回線の測定を
行う場合の例を説明する。図５に、１．５Ｍ高速デジタ
ル回線のフレーム構造を示した。すなわち、１フレーム
は１２５μＳ長でかつ１９３ビットで構成されている。
また先頭にはフレームビットと呼ばれるビットが１ビッ
トあり、その後に伝送したい情報を載せるビットが１９
２ビットある。この情報を載せるビットは、タイムスロ
ット（以降ＴＳという）と呼ばれる８ビット単位に分け
られ、１から２４の番号が付けられている。

【００１９】例えば、ＴＳ１をＰＲＢＳの２¹⁵−１で測
定する場合は、ＰＲＢＳパターンの１周期の時間Ｔは、
Ｔ＝１２５［μｓ］×（（２¹⁵−１）／８）＝５１２
［ｍｓ］となり、この時間が遅延時間測定周期となる。
そして、約５１２ｍｓごとにＰＲＢＳパターン発生器１
のシフトレジスタ２１がすべて１になり、１５入力のＡ
ＮＤゲート３より測定開始信号３ａにハイレベルが出力
される。

【００２０】また、ＰＲＢＳパターン発生器１から送信
されたパターンは受信側に戻ってきており、したがって
ＰＲＢＳパターン測定器２はこの受信パターンに同期し
てＰＲＢＳパターンを発生している。また時間測定回路
５において、フリップフロップ４２は受信クロックで測
定停止信号４ａをサンプリングしており、５１２ｍｓに
１回、ハイレベルのパルスが入力されると、反転出力が
ローレベルに固定される。この反転出力は、フリップフ
ロップ４５において時計クロックでサンプリングされて
出力される。

【００２１】上記のフリップフロップ４５の出力は、フ
リップフロップ４１をリセットし、カウンタ４３の出力
をフリップフロップ４４でサンプリングする。フリップ
フロップ４４は、カウンタ４３と同じ２０ビットで構成
され、またサンプリングされたカウント値が測定値とし
て用いられる。また、リセットされたフリップフロップ
４１では、反転出力からハイレベルが出力され、これに
よりプリセットが解除されて、非反転出力からローレベ
ルが出力される。そしてこのローレベル信号がフリップ
フロップ４２をリセットし、またフリップフロップ４２
はその非反転出力からローレベルを出力する。このロー
レベルはフリップフロップ４５において時計クロックで
サンプリングされて、フリップフロップ４１のリセット
を解除する。これでもとの状態に戻り、フリップフロッ
プ４１は次の測定開始信号にハイレベルが入力されるの
を待つ。

【００２２】

【発明の効果】この発明の遅延時間測定装置によれば、
ビットエラー測定と同時に遅延時間測定を行うことがで
きる。

【図面の簡単な説明】

【図１】この発明の実施例の遅延時間測定装置の構成を
示した説明図である。

【図２】実施例におけるＰＲＢＳパターン発生器の構成
例を示した説明図である。

【図３】実施例におけるＰＲＢＳパターン測定器の構成
例を示した説明図である。

【図４】実施例における時間測定回路の構成例を示した
説明図である。

【図５】１．５Ｍ高速デジタル回線のフレーム構成の説
明図である。

【図６】従来の遅延時間測定装置の構成の説明図であ
る。

【図７】遅延時間測定を行う場合の説明図である。

【符号の説明】

１ＰＲＢＳパターン発生器２ＰＲＢＳパターン測定器３・４ＡＮＤゲート５・１３時間測定回路１１・４１・４２・４４・４５フリップフロップ１２・４３カウンタ１４・２１・３１シフトレジスタ１５ＯＲゲート２２・３２・３４排他的ＯＲゲート２３インバータ

Claims

【特許請求の範囲】

【請求項１】送信パターンを出力する送信パターン発
生器(1) と、前記送信パターン発生器(1) を構成する内部レジスタが
すべて１になった場合に測定開始信号(3a)を出力する第
１のＡＮＤゲート(3) と、受信パターンを受信するパターン測定器(2) と、前記パターン測定器(2) を構成する内部レジスタがすべ
て１になった場合に測定停止信号(4a)を出力する第２の
ＡＮＤゲート(4) と、前記測定開始信号(3a)と前記測定停止信号(4a)の位相差
を計る時間測定回路(5) とを備えることを特徴とする遅
延時間測定装置。
【請求項２】前記送信パターンと前記受信パターンが
ＰＲＢＳパターンであることを特徴とする請求項１記載
の遅延時間測定装置。