KR930010397B1

KR930010397B1 - 전자악기음 발생기의 데이타입력장치

Info

Publication number: KR930010397B1
Application number: KR1019890019909A
Authority: KR
Inventors: 조병학
Original assignee: 주식회사 금성사; 이헌조
Priority date: 1989-12-28
Filing date: 1989-12-28
Publication date: 1993-10-23
Also published as: KR910013061A

Abstract

내용 없음.

Description

전자악기음 발생기의 데이타입력장치

제1도는 본 발명에 따른 전자악기음 발생기의 블럭도.

제2도는 본 발명에 따른 데이타입력장치 구성블럭도.

제3도는 제2도에서의 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

1: 입력데이타 래치 2 : 쉬프트레지스터

31~34 : 딜레이 4 : 입력데이타레지스터

5 : 쉬프트/로드신호 발생기 6 : 스트로브 펄스 발생기

7 : 스트로브 펄스 계수기 8 : 타임아웃 검출기

9 : 클럭계수기 10 : 마이크로프로세서

20 : 음원장치 21 : 데이타입력장치

22 : 가변분주기 23 : 램

24 : 번지발생기 25 : 엔벨로프 발생기

26 : 보간기 27 : 출력회로부

G1~G6 :게이트

본 발명은 전자악기음 발생기의 데이타입력장치에 관한 것으로, 특히 전자악기용 음원장치에 있어서 제어용 마이크로 프로세서로 부터의 음 발생에 관한 제어데이타를 정확히 원하는 램(RAM)의 영역에 입력시켜 주기 위한 데이타입력장치에 관한 것이다.

본 발명에 따른 전자악기음 발생기는 제1도에 도시된 바와 같이, 키온신호(KON)가 입력받는 마이크로프로세서(10)로 부터 입력데이타(DI), 스트로브(Strobe)신호(STB), 리세트(Reset)신호(RES) 및 클럭(Clock)신호(CK)를 입력받는 음원장치(20)에서의 데이타입력장치(21)는 램(23)과 가변분주기(22)에 연결되고, 또한 클럭(CK)을 인가받는 가변분주기(22)는 램(23)에 연결되고, 램(23)은 번지(Address) 발생기(24), 엔벨로프(Envelope) 발생기(25) 및 보간기(26)에 연결되고, 상기 엔벨로프 발생기(25)와 보간기(26)는 출력회로부(27)에 연결되어 구성된다.

제2도는 제1도 데이타입력장치(21)의 상세회로도로서, 이에 도시된 바와같이 마이크로프로세서(10)로 부터 연속해서 입력되는 입력데이타(DI)를 일시 저장시키기 위한 입력데이타 래치(1)가 병렬로드/직렬출력형의 쉬프트레지스터(2)와 연결되고, 상기 쉬프트레지스터(2)는 직렬입력/병렬출력형의 입력데이타레지스터(4)와 연결되고, 마이크로프로세서(10)로 부터 입력되는 스트로브신호(STB)는 인버터로 구성된 게이트 딜레이(31)를 거쳐 그 스트로브신호(STB)와 배타오아게이트(G1)에서 조합되고, 상기 배타오아게이트(G1)의 출력은 클럭계수기(9)의 출력신호(LATIN)와 함께 앤드게이트(G2)의 두 입력단에 연결되고, 앤드게이트(G2)의 출력은 스트로브 펄스 발생기(6)에 인가됨과 동시에 반전되어 앤드게이트(G)의 일측 입력단에 인가되고, 마이크로프로세서(10)로 부터 입력되는 시스템 클럭신호(CK)는 타임아웃(Time out)검출기(8), 클럭계수기(9), 스트로브 펄스 발생기(6) 및 쉬프트레지스터(2)의 클럭단(CK)에 인가됨과 동시와 딜레이(33)를 거쳐 앤드게이트(G3)의 일측 입력단에 인가되고, 상기 타임아웃 검출기(D플립플롭으로 구성된 1024계수기)(8)의 출력은 딜레이(32)를 거쳐 마이크로프로세서(10)로 부터 입력되는 리세트신호(RES)와 함께 앤드게이트(G4)의 두 입력단에 각각 인가되고, 상기 앤드게이트(G4)의 출력은 쉬프트레지스터(2), 입력데이타레지스터(4), 쉬프트/로드 신호 발생기(5), 스트로브 펄스 발생기(6) 및 클럭계수기(9)의 클리어단(CLR)에 인가됨과 동시에 앤드게이트 (G5)의 일측 입력단에 인가되고, 상기 앤드게이트(G5)의 출력은 스트로브 펄스 계수기(7)의 클리어단(CLR)에 인가되며, 스트로브 펄스 발생기(6)의 출력은 입력데이타 래치(1), 쉬프트/로드신호 발생기(5) 및 스트로브 펄스 계수기(7)의 클럭단(CK)에 인가됨과 동시에 딜레이(34)를 거쳐 클럭계수기(9)에 인가되고, 또한 클럭계수기(9)의 출력(LATIN)은 앤드게이트(G2)의 일측 입력단에 인가됨과 동시에 쉬프트레지스터(2)에 인가되고, 또한 클럭계수기(9)의 출력(OUT)은 오아게이트(G6) 및 앤드게이트(G3)의 일측 입력단에 연결되고, 앤드게이트(G3)의 츨력은 입력데이타 레지스터(4)의 클럭단(CK)에 연결되며, 스트로브 펄스 계수기(7)의 출력

에 일측 입력단이 연결된 상기 오아게이트(G6)의 출력(FLD)은 램(또는 롬, 레지스터)에 연결되고, 쉬프트/로드신호 발생기(5)의 출력은 쉬프트 레지스터(2)에 연결되고, 앤드게이트(G3)의 출력은 입력데이타레지스터(4)의 클럭단(CK)에 인가되고, 상기 입력데이타레지스터(4)의 출력데이타(Q)는 램에 연결되는 구성이다.

이와같이 구성된 본 발명의 작용효과를 상세히 설명하면 다음과 같다.

제1도에서 키온신호(KON)를 마이크로 프로세서(10)가 감지하면, 원하는 악기음을 발생시켜 주기 위한 입력데이타(DI)를 음원장치(20)로 출력하게 된다. 이때 입력데이타(DI)는 7비트(bit)로 구성되며, 음원장치(20)를 제어하기 위해서는 7비트의 워드(Word)를 9회 연속하여 출력하게 된다. 이와동시에 입력데이타(DI)가 출력됨을 알려주기 이한 스트로브신호(STB) 1비트를 7비트의 입력데이타(DI)와 동기시켜 출력한다. 따라서 본 발명에 따른 데이타 입력장치(21)는 연속적으로 9회 입력되는 입력데이타(DI)를 입력되는 순서대로 정확히 입력데이타레지스터(4)에 직렬로 저장하고, 이를 원하는 타이밍에 램, 롬, 레지스터등에 전달시켜 주는 기능을 수행한다.

이와같은 기능을 수행하기 위한 구체적인 설명을 제2도에 도시된 데이타입력장치 구성블럭도와 제3도에 도시된 타이밍도를 참고로 설명한다.

초기리세트가 끝난 후, 마이크로프로세서(10)로 부터 제1의 입력데이타(DI)와 함께 스트로브신호(STB)가 ＂0→1＂로 변화하면서 입력되면, 스트로브신호(STB)의 상승에지(Edge)가 검출되어 일정한 폭을 가진 펄스신호(STBP)가 딜레이(31), 배타오아게이트(G1) 및 앤드게이트(G2)에 의해 발생되며, 이 신호(STBP)가 스트로브 펄스 발생기(6)에 입력되면 항상 클럭(CK)의 상승에지에 동기된 스트로브 펄스(NSTBP)가 발생된다.

상기 스트로브 펄스(NSTBP)는 입력데이타 래치(1)의 클럭단(CK)에 인가되므로, 제1의 입력데이타가 상기 입력데이타 래치(1)에 래치되며, 동시에 스트로브 펄스(NSTBP)는 쉬프트/로드 발생기(5)의 클럭단(CK)에 인가되어 상기 쉬프트/로드신호 발생기(5)의 출력과 접속된 쉬프트레지스터(2)의 쉬프트/로드 입력단(S/LD)에 클럭(CK)의 상승에지가 반드시 1개 존재할 수 있는 기간동안 ＂0＂으로 되는 신호를 공급함으로써 상기 쉬프트레지스터(2)에 제1의 입력데이타 7비트가 병렬로 로드된다.

초기리세트 후는 클럭계수기(9)의 출력신호(OUT)가 ＂0＂인 상태이고, 입력데이타 래치(1)의 출력입력신호(LATIN)가 ＂1＂인 상태이므로 쉬프트레지스터(2)에 클럭신호(CK)가 입력되어도 입력데이타(DI)의 쉬프트는 이루어지지 않으며, 또한 입력데이타레지스터(4)로 연결되는 클럭도 앤드게이트(G3)에 의해 차단되어 입력데이타레지스터(4)의 클럭(CK)도 ＂0＂인 상태로 되었다가 상기 쉬프트레지스터(2)에 제1의 입력데이타 7비트가 병렬로드됨과 동시에 클럭계수기(9)의 출력(OUT), 래치의 출력입력신호(LATIN)의 상태가 반전되어 상기 쉬프트 레지스터(2) 및 입력데이타레지스터(4)에 클럭(CK)으로 공급되게 된다.

또한, 상기 스트로브 펄스 발생기(6)의 출력은 클럭계수기(9)와 연결되므로 스트로브 펄스(NSTBP) 발생 이후의 클럭(CK)을 계수하기 시작하여 정확히 7개의 클럭에 계수되면 다시 출력(OUT)과 래치 출력입력신호(LATIN)의 상태가 초기 리세트 후의 상태로 전환되어, 상기 쉬프트레지스터(2) 및 입력데이타레지스터(4)에 7개 클럭만 공급되며, 이에따라 첫번째 입력데이타 7비트가 순차적으로 입력데이타 레지스터(4)에 저장된다. 이어서 마이크로프로세서(10)로 부터 제2의 입력데이타 7비트와 함께 스트로브신호(STB)가 ＂1→0＂으로 변화하면, 상술한 절차에 의해 마찬가지로 입력데이타레지스터(4)에 제1의 입력데이타에 연이어 순서대로 저장되며, 이러한 과정을 9회 반복하면, 입력데이타레지스터(4)에 필요한 데이타가 순서대로 전부 저장된다. 이때 상기 스트로브 펄스 계수기(6)의 출력과 접속된 스트로브 펄스 계수기(7)는 발생된 스트로브 펄스(NSTBP)를 계수하여 9가 되면 출력

을 통해 오아게이트(G6)를 거쳐 상기 입력데이타레지스터(4)에 모든 입력데이타가 입력되었음을 나타내는 신호(FLD)를 출력하여 입력된 데이타를 원한 램 또는 레지스터등에 로드하기 위한 인에이블신호로 사용한다.

오아게이트(G6)의 한쪽 입력은 클럭계수기(9)가 7개의 클럭을 계수 완료한 시점에서 신호(FLD)을 ＂0＂으로 변화시킴으로서 제9의 입력데이타(DI)가 입력데이타레지스터(4)에 순서대로 쉬프트된 후에 출력데이타(OUT DATA)를 전달하게 된다.

또한 원하지 않은 시점에서 노이즈(NOISE)등의 영향으로 스트로브신호(STB)에 에지가 발생되면, 상술한 입력데이타 로딩(Loading)동작이 진행될 경우, 이때 입력되는 데이타를 무시할 수 있도록 클럭신호(CK)를 계수하는 타이머회로인 타임 아웃 검출기(8)의 출력이 앤드게이트(G4)의 한쪽 입력단에 접속되어, 연속적으로 일정시간내에 스트로브신호에 에지가 발생하지 않으면 입력데이타 레지스터(4)에 입력된 데이타를 클리어한다. 따라서 연속적인 규칙성을 지니지 않은 노이즈성 스트로브신호 에지에 의해 입력된 필요없는(INVALID)데이타는 램, 롬, 레지스터등으로 입력되지 않는다.

만일 제1도의 입력데이타가 로드된 후 7개의 클럭에 의해 쉬프트가 진행되는 도중에 스트로브신호(STB)에 에지가 발생되더라도, 입력데이타 래치(1)의 클럭단자(CK)에 스트로브 펄스신호(NSTBP)가 발생되지 않도록 스트로브 펄스 발생기(6)의 입력신호(SIBP)가 앤드게이트(G2)의 한쪽 입력단에 접속된 클럭계수기(9)의 출력신호(LATIN)에 의해 차단되므로 일단 로드된 입력데이타는 스트로브신호 에지에 좌우되지 않고, 7번의 쉬프트가 진행되어 입력데이타(DI)가 정확히 저장될 수 있다. 따라서 본 발명에 따른 전자악기음 발생기의 데이타입력장치는 많은 비트수의 입력데이타(DI)를 직렬로 수신가능하도록 함으로써 음원장치(20)의 입력핀(Pin)수를 병렬수신의 경우보다 현저히 감소시킬 수 있으며, 데이타 스트로브신호(STB)도 에지만을 발생시키면 입력데이타 전달이 가능하며 마이크로 프로세서(10)의 소프트웨어를 간단히 할 수 있고, 또한 잡음에 의한 스토로브신호 발생이나 적절한 시간 구간내에 규칙적으로 발생하는 스트로브신호(STB)가 아닌 경우에는 입력데이타를 클리어시킴으로써 에러(Errer) 데이타가 입력되는 것을 방지하는 것이 가능하여 정확한 데이타 전송이 이루어질 수 있으며, 비교적 간단한 순수시퀘셜로직(Sequentiallogic)회로로 구성되어 고집적 회로화에 적함하므로 저렴하게 음원장치를 구현가능하게 되는 효과가 있다.

Claims

스트로브신호(STB)를 지연하는 딜레이(31)의 출력신호 및 그 스트로브신호(STB)를 조합하는 배타오아게이트(G1)와, 클럭신호(CK)를 계수하는 클럭계수기(9)와, 상기 클럭계수기(9)의 출력신호(LATIN) 및 상기 배타오아게이트(G1)의 출력신호를 조합하는 앤드게이트(G2) 및 그의 출력신호에 의해 스트로브 펄스를 발생하는 스트로브 펄스 발생기(6)와, 상기 스트로브 펄스 발생기(6)의 출력신호를 지연하여 상기 클럭계수기(9)의 시작제어신호로 인가하는 딜레이(34)와, 상기 스트로브 펄스 발생기(6)의 출력신호를 클럭신호로 인가받는 쉬프트/로드신호 발생기(5)와, 상기 클럭신호(CK)를 지연하는 딜레이(33) 및 그의 출력신호와 상기 클럭계수기(9)의 출력신호를 조합하는 앤드게이트(G3)와, 상기 스트로브 펄스 발생기(6)의 출력신호를 클럭신호로 입력받아 입력데이타(DI)를 래치하는 입력데이타 래치(1)와, 상기클럭계수기(9)의 출력신호(LATIN) 및 상기 쉬프트/로드신호 발생기(5)의 출력신호제어를 받고 상기 클럭신호(CK)를 입력받아 상기 입력데이타 래치(1)의 출력신호를 쉬프트하는 쉬프트레지스터(2)와, 상기 앤드게이트(G3)의 출력신호를 클럭신호로 인가받아 상기 쉬프트레지스터(2)의 출력신호를 순차 저장하는 입력데이타레지스터(4)와 상기 스트로브 펄스 발생기(6)의 출력신호를 클럭신호로 인가받는 스트로브 펄스 계수기(7)와, 이 스트로브펄스 계수기(7)의 출력신호 및 상기 클럭계수기(9)의 출력신호를 조합하여 입력완료신호(FLD)로 출력하는 오아게이트(G6)와, 상기 클럭신호(CK)를 계수하여 타임아웃을 검출하는 타임아웃 검출기(8) 및 그의 출력 신호를 지연하는 딜레이(32)와, 이 딜레이(32)의 출력신호 및 리세트신호(RES)를 조합하여 상기 쉬프트레지스터(2), 입력데이타 레지스터(4), 쉬프트/로드신호 발생기(5), 스트로브 펄스 발생기(6) 및 클럭계수기(9)에 리세트 제어신호로 인가하는 앤드게이트(G4)와, 상기 앤드게이트(G2)의 반전출력신호 및 상기 앤드게이트(G4)의 출력신호를 조합하여 상기 스트로브 펄스 계수기(7)에 클리어 제어신호로 인가하는 앤드게이트(G5)로 구성하여 된 것을 특징으로 하는 전자악기음 발생기의 데이타입력장치.