JPH03113523A - ラッチ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、集積回路（ＩＣと記す）内部で使用される
ラッチ装置に関する。

（従来の技術） ＩＣ内部でデータラッチのために使用されるラッチ回路
としてはフリップフロップ回路等が用いられる。ラッチ
回路は、ストローブ人力若しくはクロック入力に応答し
て、入力端子のデータを取込む。この場合、例えばクロ
ックが供給されてから入力データが変化する時点までの
時間（ホールドタイムＴｈ）と、入力データの変化時点
からクロックが供給されるまでの時間（セットアツプタ
イムＴｓ）には、制限が伴う。このために、Ｄタイプフ
リップフロップ回路等を用いてＩＣ内部でラッチ回路を
構成する場合、その入力データと、クロックの供給位相
を調整する必要があった。

第２図は従来のラッチ回路を示し、ラッチ部にはＤタイ
プフリップフロップ回路３が使用されている。クロック
は、入力端子１を介してバッファ増幅器２を通り、フリ
ップフロップ回路３のクロック人力部に供給される。ま
た、データは、入力端子４を介してバッファ増幅器５を
通り、フリップフロップ回路３のデータ人力部に供給さ
れる。

このラッチ装置の動作タイミングは、第３図に示すよう
に設定される。

ここでフリップフロップ回、路３のセットアップタイム
Ｔｓを１０　ｎ５ｅｃｓホールドタイムＴｈを２　ｎ５
ｅｃとすると、バッファ増幅器２及び５の伝搬遅延時間
が、同一の場合、クロックＣＫＩの立ち上がり点Ｐｌは
、データの前縁の変化点Ｐ２より１０　ｎ５ｅｅ　（セ
ットアツプタイム）以上遅く、データの次の変化点Ｐ３
より２　ｎ５ｅｃ　（ホールドタイム）以上前になけれ
ばならない。

しかし、通常はクロックの分配数は、データの分配数よ
りも多く、クロックの伝搬遅延時間のようがデータの伝
搬遅延時間よりも長くなる。

例えば、第２図においてバッファ増幅器２の伝搬遅延時
間を５　ｎ５ｃｃ、バッファ増幅器５の伝搬遅延時間を
２　ｎ５ｃｃとすると、この回路におけるセットアツプ
タイムＴＳは、 １０−　（５−２）　＝７ｎｓｃｃ ホールドタイムＴｈは ２　＋　（５−２）　＝　５　ｎ５ｅｃとなる。

ところで通常、入力データはクロックと同一クロックで
ラッチされた１５号であるから、クロックからＤタイプ
フリップフロラプ回路の伝搬遅延時間分だけ遅れたタイ
ミングで出力されることになる。即ちＤタイプフリップ
フロラプ回路１２の伝搬遅延時間を３　ｎ５Ｑｃとする
と、バッファ増幅器２と５の伝搬遅延時間が同一の場合
は問題はないが、バッファ増幅器２の遅延時間がバッフ
ァ増幅器５の遅延時間より大きい場合は、ホールドタイ
ムが不足するという問題が生じる。

この問題を解決する方法としては、第１にクロックの入
力タイミングを遅延回路で調整する方法がある。また、
第２の方法としては前段と後段のラッチ部ではクロック
を反転した関係にしてラッチする方法が考えられる。

第４図は、Ｄタイプフリップフロップ回路６．３が２段
直列接続されたラッチ装置であり、フリップフロップ回
路６に供給されるクロックはインバータ７により反転さ
れている。

このラッチ装置におけるインバータ７の伝搬遅延時間を
ｉ　ｎ５ｅｃ、クロックのサイクルタイムを１００　ｎ
５ｅｃとすると、インバータ７の出力クロックＣＫ２の
立ち上がり時間は、入力側のクロックＣＫＩの立ち上が
り時間より ５　＋　１　＋　（１００／２）　−５６ｎ５ｅｃ遅れ
る（第５図（Ａ）、（Ｂ）参照）（若しくは１００−５
６−４４　ｎ５ｅｃ進む）。このために、第４図の回路
のセットアツプタイムＴｓは、 １０＋　（１０Ｏ−５６）　−２−−４４ｎｓｅｅとな
る。

第５図（Ｃ）、（Ｄ）は入力データＤＩとバッファ増幅
器５からの出力データＤ２を示している。

しかし、第４図に示したような方法では、クロックのサ
イクルが長い場合は問題はないが、サイクルが短い場合
（例えば５０　ｎ５ｅｃ）はセットアツプタイムが不足
する。

（発明が解決しようとする課題） 上記したように、従来のラッチ装置ではセットアツプタ
イム、ホールドタイムを満足するように外部クロックを
遅延調整する必要があった。またＩＣのようにセットア
ツプタイム、ホールドタイムが規定されている場合は、
規定内に治まるように回路を構成し、規定内に入らない
１ｃは不良品として処分しなければならず歩留まりも悪
いという問題がある。

そこでこの発明は、外部にクロック遅延手段を持たず、
ホールドタイム、セットアツプタイムを容易に満足させ
ることができ、歩留まりも向上するラッチ装置を提供す
ることを目的とする。

［発明の構成］ （課題を解決するための手段） この発明は、クロック信号を順次遅延する複数の遅延素
子からなる遅延回路と、前記複数の遅延素子の出力のう
ち１つを選択してラッチ回路のクロック入力部に供給す
るセレクタと、このセレクタが前記クロックを選択する
タイミングを決定するためのデータを保持したメモリと
を備えるものである。

（作　用） 上記の手段によると、メモリに選択データを格納してお
き、セレクタを制鉤することにより希望の位相のクロッ
クを遅延手段から取出すことができ、確実にセットアツ
プタイム、ホールドタイムを満足できるＩＣを得ること
ができる。

（実施例） 以下、この発明の実施例を図面を参照して説明する。

第１図はこの発明の一実施例である。入力部１１には、
入力クロックＣＫＩが供給される。入力クロックＣＫＩ
は、複数の遅延素子Ｔ１〜Ｔ８により順次遅延される。

各遅延素子Ｔｌ−７８の出力は、セレクタ１３の入力部
ＡＯ〜Ａ７に供給される。セレクタ１３は、セレクト端
子ＳＯ〜Ｓ２に供給される選択データ内容に応じて、入
力部Ｔ１〜Ｔ８のクロックの内いずれか１つを選択して
導出し、Ｄタイプフリップフロップ回路１６のクロック
入力部に供給する。

Ｄタイプフリップフロップ回路１６のデータ入力部には
、人力部１４からのデータＤｉが遅延素子１５を介して
供給されている。Ｄタイプフリップフロップ回路１６は
、クロック人力に応答して入力データを出力部１７に導
出する。

従って、セレクタ１３に対して最適な位相のクロックを
選択するように選択データを与えておけば、ホールドタ
イム、及びセットアツプタイムを満足することができる
。

次に、セレクタ１３に供給される選択データ発生部につ
いて説明する。

人力部２１には制御信号ＣＮＴが供給される。

制御信号ＣＮＴは、遅延素子２２を介して、微分回路２
５及び２６のクロック入力部に供給されるとともに、カ
ウンタ２７のクロック入力部に供給される。スタート信
号ＳＴは、入力部２３から遅延索子２４を介して、微分
回路２５及び２６のデータ入力部に供給されるとともに
セレクタ２９のセレクト端子に供給される。

微分回路２５の出力は、クリアパルスＣＬＲとして利用
されるもので、カウンタ２７のクリア端子に供給される
。また微分回路２６の出力は、ライトイネーブル信号Ｗ
Ｅとして使用されるもので、メモリ（ＥＥＦＲＯＭ）２
８に供給される。

カウンタ２７のカウント出力は、メモリ２８のデータ人
力部に供給されるとともにセレクタ２９の人力部ＹＴに
供給される。さらにこのセレクタ２９の入力部ＹＯには
メモリ２８からの出力も供給されている。

微分回路２５は、スタート信号ＳＴの立上り時に、ハイ
レベルＨのクリアパルスＣＬＲを出力する。これにより
、カウンタ２７は初期化され、また制御信号ＣＮＴに同
期してカウントアツプを開始する。カウンタ２７は、０
〜７までをカウントし、これを繰り返す。微分回路２６
は、スタート信号ＳＴの立ち下がり時にハイレベルのラ
イトイネーブル信号ＷＥを出力する。これによりメモリ
２８は、カウンタ２７から出力されているデータを記憶
する。このメモリ２８からの出力データがセレクタ１３
に選択データとして供給される。

メモリ２８にデータが書き込まれる前には、以下の測定
操作がある。

即ち、まずスタート信号ＳＴがローレベルからハイレベ
ルに変化させられ、カウンタ２７の初期化が行われる。

カウンタ２７は制御信号ＣＮＴに同期してカウントアツ
プ動作を行うが、このときはセレクタ２９のセレクト入
力部はハイレベルになっており、カウンタ２７の出力を
そのまま出力する。このために、セレクタ１３は、複数
の位相のクロックを順次選択してＤタイプフリップフロ
ップ回路１６に供給することになる。ここで、クロック
ＣＫＩと入力データＤＩの位相を設定し、Ｄタイプフリ
ップフロップ回路１６の出力の値が正常かどうかモニタ
され、セットアツプタイム及びホールドタイムの測定が
行われる。カウンタ２７の計数値が進むと選択データも
変換するので、遅延素子Ｔｌ−７８の出力クロックが順
次選択され、各クロックを使用したときのフリップフロ
ップ回路１６の出力がモニタされ、セットアツプタイム
及びホールドタイムが測定される。

このような測定が行われ、セレクタ１３がどの遅延素子
の出力クロックを選択したときに最適なラッチ出力が得
られたかの判定がなされ、そのときのカウンタ２７の値
が確認される。以後は、カウンタ２７を最適状態と同じ
値にし、その値がメモリ２８に書き込まれる。書き込み
はスタート信号ＳＴをハイレベルからローレベルに変化
させる０ ことによりライトイネプル信号ＷＥが発生しメモリ２８
の書き込みが実行される。以後は、セレクタ２９のセレ
クト信号はローレベルとなるので、このセレクタ２９は
メモリ２８からの出力を選択してセレクタ１３へ供給す
ることになる。

以上のように、位相の異なる複数のクロックを発生し、
そのなかからラッチタイミングとして最適なものを選択
し、以後はメモリ２８とセレクタ１３により最適位相の
クロックをフリップフロップ回路１６に供給するように
している。この結果、ラッチ用のクロックとしては、回
路設計時から遅延時間を計算したりする必要はなくある
程度の調整できる範囲で回路設計を行えばよい。

上記の実施例では、ＥＥＲＯＭにカウンタの値を保持さ
せたが、これに限定されるものではなく種々の変形例が
可能である。例えば最適値の保持手段としては、ＲＯＭ
、不揮発性メモリなどでもよい。またカウンタをＩＣ内
部に一体に持つ必要はなく外部からシリアル若しくはパ
ラレルで選択データを供給し、最適な位相のクロックを
サーチ１ することもできる。

［発明の効果］ 以上説明したようにこの発明は、外部にクロック遅延手
段を持たず、ホールドタイム、セットアツプタイムを容
易に満足させることができ、設計も用意になり、歩留ま
りも向上させることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路図、第２図は従
来のラッチ装置を示す回路図、第３図は第２図の回路の
動作を説明するために示したタイミングチャート、第４
図も従来のラッチ装置を示す回路図、第５図は第４図の
回路の動作を説明するために示したタイミングチャート
である。 Ｔｌ−Ｔ８・・・遅延素子、１３．２９・・・セレクタ
、１６・・・Ｄタイプフリップフロップ回路、２５．２
６・・・微分回路、２７・・・カウンタ、２８・・・メ
モリ。

Claims (1)

【特許請求の範囲】
1. 　クロック信号を順次遅延する複数の遅延素子からなる
   遅延回路と、前記複数の遅延素子の出力クロックのうち
   １つを選択してラッチ回路のクロック入力部に供給する
   セレクタと、このセレクタが前記遅延素子の出力クロッ
   クのうちのどれかを選択するタイミングを決定するため
   のデータを保持したメモリとを具備したことを特徴とす
   るラッチ装置。