KR100216415B1

KR100216415B1 - Ic 테스터의 타이밍 발생장치

Info

Publication number: KR100216415B1
Application number: KR1019960018001A
Authority: KR
Inventors: 마사카츠 스다
Original assignee: 오우라 히로시; 가부시키가이샤 아드반테스트
Priority date: 1995-05-26
Filing date: 1996-05-27
Publication date: 1999-08-16
Also published as: KR960042083A; US5710744A; JP3574696B2; JPH08320360A; TW296434B

Abstract

메모리(11)로부터 판독된 설정데이타중의 정수부분(Di)에 따라 기본주기(T)의 정수배의 주기의 펄스가 코스타이밍 발생수단(13)으로부터 출력되고, 이 펄스는 분리 수단(17)에서 파형생성제어회로(18)에 의해 셋트측 지연수단(26s)와 리셋트측 지연수단(26r)으로 나누어진다. 메모리(11)로부터 판독된 설정데이타중의 소수부분과 셋트측의 스큐흡수데이타 및 리셋트측의 스큐흡수데이타를 각각 가산한 데이타(Dr, Ds)가 지연수단(26s, 26r)에 각각 지연 제어신호로서 공급된다. 데이타(Ds) 중의 정수부분값에 의해 논리지연수단(27s)이 0, 1T, 2T중의 하나로 지연된 펄스가, 파인지연수단(28s)에 공급되고, 이것에 의해서 데이타(Ds) 중의 소수부분값만큼 지연된다.

마찬가지로 리셋트측의 펄스는 데이타(Dr)에 의해 정수부분에서 논리지연되어, 소수부분에서 파인지연수단(28r)에 의해 지연된다. 파인지연수단(28s, 28r)의 출력에 의해 플립플롭(25)이 셋트, 리셋트되어 파형생성 출력이 얻어진다.

Description

IC 테스터의 타이밍 발생기

제1도는 종래의 타이밍발생기를 나타내는 블록도이다.

제2도는 본 발명의 제1태양의 실시예를 도시하는 블록도이다.

제3도 a 내지 제3도 i는 제2도에 도시한 타이밍 발생기의 동작때의 각부의 파형을 나타내는 타이밍도이다.

제4도는 본 발명의 제1태양의 다른 실시예를 도시하는 블록도이다.

제5도는 본 발명의 제2태양의 실시예를 도시하는 블록도이다.

제6도는 본 발명의 제2태양의 다른 실시예를 도시하는 블록도이다.

[발명의 배경]

본 발명은 IC 테스터어 있어서 피시험IC 디바이스의 핀마다 설치되고, 피시험 IC 디바이스로 공급하는 각종 패턴의 파형의 생성등에 쓰이는 타이밍을 발생하는 타이밍 발생기에 관한것이다. 제1도에 종래의 타이밍발생기를 나타낸다.

타이밍 설정데이타는 기본주기(T)를 단위로하여 표시되고, 타이밍발생기(10)내의 주기 메모리(11)에는 타이밍설정데이타가, 정수부분의 데이타(Di)와, 소수부분의 데이타(Df)로 나누어 기억되고, 이 주기메모리(11)는 테스트사이클마다 순차 판독된다.

판독된 타이밍설정데이타는 설정데이타레지스터(12)에 격납되고, 그 레지스터(12)중의 정수데이타(Di)는 코스 타이밍발생수단(coarse timing generation means)(13)으로 입력된다. 코스타이밍 발생수단(13)은 안정된 클록발생기(15)에서의 기본주기(T)의 클록이 입력되고, 이 기본주기의 정수배, 요컨대 설정 데이타(Di)와 대응한 주기를 가지는 펄스를 출력하여 파인지연수단(fine delay means)(16)에 공급한다. 코스타이밍발생수단(13)은 예컨대 1996년 2월 13일 발행 미국특허 제5,491,673호에 나타나 있다. 파인지연수단(16)에는 레지스터(12)중의 소수데이타(Df)가 부여되어 있고, 이 데이타에 따른 지연을 그 입력펄스에 대하여 부여한다. 이 파인지연수단(16)의 출력펄스, 요컨대 설정데이타에 따른 주기의 펄스는 분리 수단(17), 요컨대 게이트(17a, 17b)에서 파형생성제어회로(18)의 출력에 의해, 셋트측과 리셋트측으로 나누어진다. 파형생성 제어회로(18)는 예컨대 일본국 특개평 3-4185호 공보(1991년 1월 10일 발행)에 도시되어 있다.

이 분리 수단(17)에 의해 나누어진 펄스는, 이 타이밍발생기(10)에 따라 피시험 IC 디바이스(19)에 도달하는 셋트측의 전파로에서의 전파지연의 편차를 보정한다.

소위 스큐흡수지연수단(21)으로 공급되고, 또한 리셋트측에 나누어진 펄스는 마찬가지로 타이밍발생기(10)보다 피시험 IC 디바이스(19)로 이르는 통로에서의 전파지연의 편차를 보정하는 스큐흡수지연수단(22)으로 공급된다. 요컨대 스큐흡수지연수단(21, 22)은 각각 레지스터(23, 24)에 격납되어 있는 전파지연 편차보정데이타(스큐흡수데이타)에 따른 지연을 그 입력펄스에 부여한다. 스큐흡수지연수단(21, 22)의 각 출력펄스에 의해서 플립플롭(25)이 셋트, 리셋트 제어되고, 플립플롭(25)의 출력이 피시험 IC 디바이스(19)의 1개의 핀에 도시하지 않은 구동회로를 통하여 공급된다. 제1도에 도시하고 있지 않지만, 제1도에 나타낸 타이밍발생기는 피시험 IC 디바이스(19)의 입력핀 또는 입출력핀마다 설치된다.

상기한 바와같이, 주기메모리(11)는 시험사이클 마다 판독되고, 요컨대 타이밍발생기(10)에 의해 발생하는 펄스의 주기는 시험주기마다 변경할 수가 있도록 구성되어 있다. 한편, 스큐흡수지연수단(21, 22)에 있어서의 지연제어는, 실시간 제어는 하지 않고, 적당한 때에 각 전파로의 전파지연을 측정하여, 그 편차를 보정하는 전파지연 보정데이타를 만들어 대응하는 레지스터(23, 24)에 설정한다.

종래의 타이밍 발생기에 있어서는, 파인지연수단(16)과 스큐흡수지연수단(21, 22)은 미세한 지연을 제어할 수 있으며, 그 지연수단은 예컨대 D. Murakami, T. Kuwabara A Digitally Programmable Delay Line and Duty Cycle Controller with Picosecond Resolution, IEEE 1991 Bipolar Circuits and Technology Meeting 9. 4, PP. 218-221에 설명된 것처럼, IC 디바이스내에 구성된 게이트나 버퍼등으로 인한 전파지연을 이용하여, 그 지연용 버퍼를 통과시킬까 또는 통과시키지 않을까를 선택하는 회로를 종속 접속시켜 구성되어 있고, 더구나 파인지연수단(16)은 최대로 기본주기(T) 까지, 요구된 고정밀도에 따른 각종의 지연량의 지연을 가능하게 할 필요가 있고, 또한 스큐흡수 지연수단(21, 22)에 있어서는 기본주기 3배 정도까지 각종의 지연량의 지연을 가능하게 할 필요가 있으며, 또한, 그 지연정밀도는 파인지연수단(16)의 지연정밀도와 같은 정밀도일 필요가 있다. 이것 때문에, 이들 스큐흡수지연수단(21, 22)도 파인지연수단(16)과 같은 구성의 지연수단이 사용되어 있다. 이러한 버퍼의 전파지연을 이용한 지연회로에서는 전원전압의 변동에 의해서 지연량이 변화하고, 또한 클록속도에 의해서 지연량이 변화하고, 또한 온도의 영향도 받기 쉽고, 게다가 지연량은 제조상의 편차도 크다. 더구나 고정밀도로 하기위해서는 진술한 지연 회로를 다수, 종속으로 설치할 필요가 있어, 상기한 각종 영향을 더욱 받기 쉽고, 잡음도 타기 쉬운 등의 결점이 있어, 그와 같은 지연수단을 종래에 있어시는 각 전파로마다 3개씩 필요로 하고 있고, 그 만큼 전체적으로 고정밀도에서의 IC 시험을 곤란하게 하고 있었다.

또 지연수단(16, 21, 22)으로서는 상기 버퍼의 지연을 이용하지만, 그 외에 정전용량 소자를 부가하거나, 빼기도 하여 지연량을 변경하는 것도 모두 같은 문제가 있었다.

[발명의 개요]

본 발명의 제1태앙에 의하면 코스타이밍 발생수단에서 펄스가 파형생성 제어회로에 의해서 셋트측과 리셋트측으로 나누어지고, 이들 셋트측과 리셋트측으로 나누어진 펄스는 셋트측 지연수단과 리셋트측 지연수단으로 공급된다. 셋트측 지연수단은 타이밍설정 데이타중의 소수부분과, 셋트측의 전파로 지연편차 보정데이타, 소위 스큐 흡수데이타를 가산한 데이터만큼 입력펄스를 지연시키고, 또한 리셋트측 지연수단은 타이밍 설정데이타중의 소수부분과 리셋트측의 스큐흡수데이타를 가산한 만큼만 입력펄스를 지연시킨다.

본 발명의 제2태양에 의하면, 코스타이밍 발생수단에서의 펄스는 셋트측 지연수단과 리셋트측 지연수단에 공급되고, 셋트측 지연수단은 제1태양의 셋트측 지연수단과 같이 구성되고, 또한 리셋트측 지연수단은 제1태양의 리셋트측 지연수단과 같이 구성되며, 이들 셋트측 지연수단의 출력펄스, 리셋트측 지연수단의 출력펄스는 각각 파형생성 제어회로에서의 셋트측 출력, 리셋트측 출력에 의해 게이트수단이 제어되어, 통과 또는 차단된다.

어떤 셋트측 지연수단은 셋트측 가산데이타중의 정수부분에 따라서 입력펄스에 기본주기의 정수배의 지연을 부여하는 논리지연수단과, 그 논리지연수단의 출력펄스에 셋트측 가산 데이타중의 소수부분에 따라서 기본주기 이하의 지연을 부여하는 파인지연수단으로 이루어진다.

마찬가지로 어떤 리셋트측 지연수단도 리셋트측 가산데이타중의 정수부분에 따라서 입력펄스에 기본주기의 정수배의 지연을 부여하는 논리지연수단과, 그 논리지연수단의 출력펄스에 리셋트측 가산데이타 중의 소수부분에 따라서 기본주기 이하의 지연을 부여하는 파인지연수단으로 이루어진다.

셋트측 가산데이타, 리셋트측 가산데이타는 타이밍설정 데이타와 함께 메모리에 기억시켜도 좋고, 또는, 메모리로 부터 판독된 타이밍설정 데이타중의 소수부분과, 셋트측 전파지연편차 보정데이타 및 리셋트축 전파지연편차 보정데이터를 각각 가산기로 가산하여 얻어도 좋다.

이와 같이 구성되어 있기 때문에, 고정밀도의 지연수단은 셋트측 지연수단과 리셋트측 지연수단을 각각 1개 설치하면 좋고, 또한 그 파인지연수단으로서의 지연량은 최대로 기본 주기로 하는 것이 가능해진다.

[바람직한 실시예의 설명]

제2도에 본 발명의 실시예를 개시하여, 제1도와 대응하는 부분에 동일부호로 나타내었다. 이 실시예에 있어서 주기메모리(11)에는 타이밍설정 데이타가 종래와 같은 기본주기(T) 를 단위로 기억되고, 또한 그 설정데이타 중의 정수데이타(Di)는 그대로 기억되고, 또한 소수데이타(Df)와 셋트측의 스큐흡수데이타를 가산한 데이타(Ds), 및 (Df)와 리셋트측의 스큐흡수데이타를 가산한 데이타(Dr)가 기억된다. 셋트측의 데이타(Ds)에는 그 가산의 자리올림에 의해서 생긴 또는 스큐흡수데이타 자체가 기본주기(T) 이상이기 위한 정수부분의 데이타(Dsi)와 소수부분의 데이타(Dsf)가 있고, 마찬가지로 리셋트측의 데이타(Dr)에는 정수부분의 데이타(Dri)와 소수부분의 데이타(Drf)가 있고, 이것들의 정수데이타(Dsi, Dri)는 예컨대 2비트로 구성된다.

주기메모리(11)는 시험사이클마다 판독이 시작되지만, 판독된 데이타 중의 정수데이타(Di)는 레지스터(12i)에 격납되고, 이로써 종래와 같이 코스타이밍 발생수단(13)으로 공급된다. 또한 셋트측의 데이타(Ds)는 레지스터(12s)에, 리셋트측의 데이타(Dr)는 레지스터(12r)에 각각 격납된다.

코스타이밍 발생수단(13)으로 부터는 종래와 같이 설정된 데이타(Di)와 대응되는 기본주기(T) 정수배의 주기를 가지는 펄스가 출력되지만, 이 실시예에 있어서 이 펄스는 우선 분리 수단(17)에 의해서 파형생성제어회로(18)의 출력에 따라 셋트측과 리셋트측으로 나누어지고, 각각 셋트측 지연수단(26s), 리셋트측 지연수단(26r)에 공급된다. 셋트측 지연수단(26s)는 분리수단(17)에 의해 나누어진 셋트측의 펄스가 입력되는 논리지연수단(27s)과, 그 논리지연수단(27s)의 출력이 입력되는 파인지연수단(28s)으로 구성된다.

논리지연수단(27s)은 논리회로에 의해 구성되어, 레지스터(23s)중의 정수데이타(Dsi)에 따른 지연을 그 입력펄스에 부여하는 것이다. 파인지연수단(28s)은 레지스터(12s)중의 소수데이타(Dsf)에 따른 지연을 그 입력펄스에 부여한다.

논리지연수단(27s)은 D형 플립플롭(31s, 32s)이 종속으로 접속되고, 그 초단측의 플립플롭(31s)의 입력측과, 플립플롭(31s, 32s)의 각 출력측이 셀렉터(33s)의 입력측에 접속되고, 셀렉터(33s)는 정수데이타(Dsi)에 의해서 그 입력중 1개를 선택한다.

즉 데이타(Dsi)가 0인 경우는 플립플롭(31s, 32s)를 통하지 않고, 입력된 펄스를 즉시 파인지연수단(28s)으로 공급하고, 데이타(Dsi)가 1인 경우는 플립플롭(31s)의 출력, 요컨대 1기본주기(T) 지연된 펄스를 파인지연수단(28s)으로 공급하고, 데이타(Dsi)가 2인 경우는 플립플롭(32s)의 출력, 요컨대 2기본주기(2T) 지연된 펄스를 파인지연수단(28s)으로 공급한다. 또 플립플롭(31s, 32s)은 클록발생기(15)의 클록에 의해서 각각 트리거된다.

리셋트측 지연수단(26r)도 셋트측 지연수단(26s)과 같이 구성된다.

요컨대 논리지연수단(27r)과 파인지연수단(28r)으로 구성되어, 논리지연수단(27r)은 나누어진 리셋트측 펄스가 입력되어, 클록발생기(15)에 의해 트리거되는 플립플롭(31r, 32r)으로 이루어지는 2단의 지연회로가 구성되고, 또한 이 플립플롭을 통하지 않은 펄스와, 플립플롭(31r)을 통한 펄스와 플럽플롭(31r 및 32r)를 통한 펄스, 요컨대 지연되지 않은 펄스와, 1기본주기(T) 지연된 펄스와, 2기본주기(2T) 지연된 펄스가 셀렉터(33r)에 의해서 선택되고, 이 셀렉터(33r)는 레지스터(12r)의 정수데이타(Dri)에 의해서 선택제어되고, 이 셀렉터(33r)의 출력이 파인지연수단(28r)으로 공급된다.

이들 파인지연수단(28s, 28r)의 출력펄스에 의해서 플립플롭(25)이 셋트, 리셋트 제어된다.

이와 같이 구성되어 있기 때문에, 셋트측 지연수단(26s)에서 설정데이타중의 소수데이타와 셋트측의 스큐흡수데이타의 합에 따른 지연이 그 입력펄스에 대하여 행하여지고, 또한 리셋트측 지연수단(26r)에서는 설정데이타중의 소수데이타와 리셋트측의 스큐흡수데이타와의 합에 따른 지연이 그 입력펄스에 부여된다. 따라서, 플립플롭(25)의 출력은 제1도의 플립플롭(25)의 출력과 같은 것으로 되고, 더구나 파인지연수단(28s, 28r)은 각각 최대지연량이 기본주기(T)에서 좋고, 또한 논리지연수단(27s, 27r)는 논리회로로 구성되어 있기 때문에, 그 지연은 전원전압이나 온도등 외부변동의 영향을 받기 어렵고, 외부의 영향을 받을우려가 있는 파인지연수단은 종래에 비교하여 2개가 좋고, 더구나 파인지연수단의 그 최대 지연량은 종래의 스큐흡수지연수단의 최대 지연량 보다도 작아서, 규모가 작은 것이 된다.

제2도에 나타낸 장치의 동작예를 제3도에 나타낸다. 요컨대 제3도 a는 클록발생기(15)에서의 기준클록을 나타낸다. 제3도 b는 코스타이밍 발생수단(13)의 출력으로서, 데이타(Di)에 따른 기준클록의 정수배의 주기를 가진 펄스이다.

요컨대 점선펄스는 각 테스트사이클의 시작으로서 이것에 대하여 데이타(Di)만큼 지연된 펄스가 코스타이밍 발생수단(13)의 출력으로 된다. 파형생성제어회로(18)의 셋트측 출력과 리셋트측 출력은 예컨대 제3도 c, d도에서 나타낸 바와같이 1 또는 0이고, 게이트(17a, 17b)는 파형생성 제어회로(18)에서의 입력이 1은 개방으로 되고, 0은 폐쇄로 된다. 따라서 제3도의 예로서는 분리 수단(17)으로 셋트측과 리셋트측에 나누어진 펄스는 제3도 e, 3도 f에 각각 도시된 바와같이 코스타이밍 발생수단(13)의 출력펄스가 교대로 나누어져 취해지고, 이들 나누어진 펄스는 셋트측 지연수단(26s), 리셋트측 지연수단(26r)에 의해서 각각 △Ds, △Dr 만큼 제3도 g, 제3도 h에 도시된 바와같이 셋트측 펄스, 리셋트측 펄스에 대하여 지연되고, 이들 지연펄스에 의해서 플립플롭(25)이 셋트, 리셋트되고, 출력파형은 제3도 i에 도시한 바와 같이 된다.

제4도에 본 발명의 다른 실시예를 개시하여, 제1도, 제2도와 대응하는 부분에 동일부호로 나타내었다. 이 실시예에 있어서는 주기메모리(11)에는 제1도에서와 같은 데이타가 기억되어 있고, 따라서 이렇게하여 판독된 데이타중의 정수데이타(Di)는 레지스터(12i)에 격납되고, 소수데이타(Df)는 레지스터(12f)에 격납된다. 또한 코스타이밍발생수단(13)의 출력펄스는 파형생성제어회로(18)의 출력에 의해 셋트측 지연수단(26s)및 리세트측 지연수단(26r)의 어느 하나에 나누어지고, 이들 지연수단(26s, 26r)는 제2도와 같이 논리지연수단 및 파인지연수단이 설치된다. 이 실시예는 또한 셋트측 지연수단(26s)에 가산기(35s)가 설치되고, 설정데이타중의 소수데이타, 요컨대 레지스터(12s)에서의 데이타(Df)와 레지스터(23)에서의 셋트측 스큐흡수데이타, 요컨대 셋트측 전파지연 보정데이타가 가산된다. 그 가산 출력중의 소수부분의 데이타는 파인지연수단(28s)에 설정데이타로서 부여되고, 이것과 함께 가산기(35s)의 자리올림 출력과 레지스터(23)중의 정수부분의 데이타가 셀렉터(33s)에 제어데이타로서 공급된다. 이 제어데이타에 의해, 제2도중의 셀렉터(33s)에 대한 제어데이타와 같이 셀렉터(33s)가 제어된다. 요컨대 소수데이타(Ds)와 셋트측 스큐 흡수데이타를 가산한 값중의 정수데이타에 따라서 셀렉터(33s)가 제어되고, 이 정수데이타가 0이면 입력된 셋트측 분리펄스가 그대로 파인지연수단(28s)으로 공급되고, 정수값이 1이면 플립플롭(31s)의 출력이 선출되어 파인지연수단(28s)으로 공급되고, 가산데이타가 2이면 플립플롭(32s)의 출력이 파인지연수단(28s)으로 공급된다.

리셋트측 지연수단(26r)에서도 마찬가지로 가산기(35r)가 설치되고, 이것에 의해 소수데이타(Df)와 레지스터(24)에서의 리셋트측 스큐흡수데이타가 가산되어, 그 소수데이타에 의해서 파인지연수단(28r)이 지연제어되고, 가산기(35r)의 자리올림신호와 레지스터(24)내의 정수에 따라서 셀렉터(33r)가 제어된다. 그 밖의 구성 및 동작은 제2도의 경우와 같다.

제5도에 제4도와 대응하는 부분에 동일부호를 나타내고 분리수단(17)을 논리지연수단(27s, 27r)의 전단으로부터 생략하고, 코스타이밍 발생수단(13)의 출력펄스를 논리지연수단 (27s, 27r)로 직접 공급하여 파인지연수단(28s, 28r)의 각 출력을 게이트수단(41)의 게이트(41a, 41b)로 각각 공급하고, 이들 게이트(41a, 41b)를 파형생성제어회로(18)의 셋트측 출력, 리셋트측 출력으로 각각 개폐제어하여, 게이트(17a, 17b)의 각 출력으로 플립플롭(25)을 각각 셋트, 리셋트제어하도록 하여도 좋다.

마찬가지로 제2도에 나타낸 실시예에 있어서 제6도에 도시하도록 분리수단(17)을 생략하여 셋트측 지연수단(26s), 리셋트측 지연수단(26r)의 후단에 게이트수단(41)을 설치하여도 좋다.

상술한 것처럼, 본 발명에 의하면 코스타이밍 발생수단(13)에서의 펄스를, 셋트측 지연수단과 리셋트측 지연수단에 공급하여, 셋트측 지연수단과 리셋트측 지연수단에 있어서 각각 설정주기데이타의 소수 데이타와 각각의 스큐흡수데이타를 가산한 값만큼만 셋트측의 펄스, 리셋트측의 펄스를 지연제어하고 있고, 그 때에 그 지연하여야 할 지연량 중 정수부분은 논리지연수단(27s, 27r)에서 지연하고 있기 때문에, 파인지연수단으로서는 최고지연시간은 기본주기이면 좋고, 종래에 비교하여 최고 기본주기까지의 파인지연수단과, 최고 2기본주기 정도까지의 지연이 가능한 2개의 파인지연수단과의 3개를 설치한 경우와 비교하여 파인지연 수단의 수가 적고, 그 지연량도 적다.

논리지연수단을 셋트측, 리셋트측에 설치하고 있지만, 이것은 전원전압, 온도변동등의 영향을 받기 어렵고, 또한 잡음의 영향을 받기 어렵다. 파인지연수단이 그 최대지연 시간이 작다는 것은 외부변동이나 잡음등의 영향을 받기 어려운 효과가 있다.

특히 제2도, 제4도에 나타낸 각 실시예는 제5도, 제6도에 나타낸 각 실시예보다도 게이트수단(41)의 온도변동에도 영향이 없다.

Claims

IC 테스터에 있어서의 피시험 IC 디바이스의 핀마다 설치되는 타이밍 발생기에 있어서, 기본주기를 단위로 하는 타이밍 설정 데이타중의 정수부분에 따라서 상기 기본 주기의 정수배의 주기를 가진 펄스를 출력하는 코스타이밍 발생수단과, 상기 펄스를 파형생성제어회로의 출력에 의해 셋트측과 리셋트측으로 나누는 분리 수단과, 상기 분리 수단에 의해 셋트측에 나누어진 펄스를, 상기 설정데이타중의 소수부분과, 상기 타이밍발생기보다 후단에서 발생하는 셋트측의 전파지연편차를 보정하는 데이타를 가산한 데이터만큼을 지연하는 셋트측 지연수단과, 상기 분리 수단에 의해 리셋트측에 나누어진 펄스를, 상기 설정데이타의 소수부분과, 상기 타이밍 발생기보다 후단에서 발생하는 리셋트측의 전파지연 편차를 보정하는 데이타를 가산한 데이타만큼 지연하는 리셋트측 지연수단을 구비하는 것을 특징으로 하는 타이밍 발생기.
제1항에 있어서, 상기 설정데이타중의 상기 정수부분과, 상기 셋트측의 가산데이타와, 상기 리셋트 측의 가산데이타를 기억하여, 시험 사이클마다 판독되고, 판독된 상기 정수부분을 상기 코스타이밍 발생수단으로 공급하는 메모리를 가지고, 상기 셋트측 지연수단은 이것에 입력된 펄스에 상기 판독된 셋트측 가산데이타중의 정수부분에 따라서 상기 기본주기의 정수배의 지연을 부여하는 셋트측 논리지연수단과, 그 셋트 논리지연수단과, 그셋트측 논리지연수단과, 그셋트측 논리지연수단의 출력펄스에 상기 판독된 셋트측 가산데이타중의 소수부분에 따라 상기 기본주기 이하의 지연을 부여하는 파인지연수단으로 이루어지고, 상기 리셋트측 지연수단은 이것에 공급되는 펄스에 상기 판독된 리셋트즉 가산 데이타중의 정수부분에 따라서 상기 기본주기의 정수배의 지연을 부여하는 리셋트측 논리지연수단과, 그 리셋트측 논리지연수단의 출력펄스에 상기 판독된 리셋트측 데이타중의 소수부분에 따른 상기 기본주기 이하의 지연을 부여하는 파인지연수단으로 이루어지는 것을 특징으로 하는 타이밍 발생기.
제1항에 있어서, 상기 설정데이타가 그 정수부분과 소수부분으로 기억되고, 시험 사이클마다 판독되고, 그 판독된 정수부분을 상기 코스타이밍발생수단에 공급하는 메모리를 가지고, 상기 셋트측 지연수단은 상기 판독된 설정데이타중의 소수부분과, 상기 셋트측 전파지연 편차보정데이타를 가산하는 셋트측 가산기와, 그 셋트측 가산출력 데이타중의 정수부분에 따라서 입력된 펄스에, 상기 기본주기의 정수배의 지연을 부어하는 셋트측 논리지연수단과, 그 셋트측 논리지연수단의 출력펄스에, 상기 가산데이타중의 소수부분에 따라서 상기 기본주기 이하의 지연을 부여하는 파인지연수단으로 이루어지고, 상기 리셋트측 지연수단은 상기 판독된 설정데이타중의 소수부분과, 상기 리셋트측 전파로지연 편차보정데이타를 가산하는 리셋트측 가산기와, 그 리셋트측 가산기의 출력데이타중의 정수부분에 따라서 입력펄스에 상기 기본주기의 정수배의 지연을 부여하는 리셋트측 논리지연수단과, 그 리셋트측 논리지연수단의 출력펄스에 상기 가산데이타중의 소수부분에 따라서 상기 기본주기 이하의 지연을 부여하는 파인지연수단으로 이루어지는 것을 특징으로 하는 타이밍 발생기.
IC 테스터에 있어서의 피시험IC 디바이스의 핀마다 설치되는 타이밍발생기에 있어서, 기본주기를 단위로 하는 타이밍설정 데이타중의 정수부분과, 상기 설정데이타중의 소수 부분 및 상기 타이밍발생기보다 후단에서 발생하는 셋트측의 전파지연편차를 보정하는 데이타를 가산한 셋트측 가산데이타와, 상기 설정데이타중의 소수부분 및 상기 타이밍발생기보다 후단에서 발생하는 리셋트측의 전파지연편차를 보정하는 데이타를 가산한 리셋트측 가산데이타를 기억하여, 시험사이클마다 판독되는 메모리와, 상기 판독되는 상기 설정데이타중의 정수부분이 공급되고, 이것에 따라서 상기 기본주기의 정수배의 주기를 가지는 펄스를 출력하는 코스타이밍 발생수단과, 상기 코스타이밍 발생수단의 출력펄스에 상기 판독된 셋트축 가산데이타중의 정수부분에 따라서 상기 기본주기의 정수배의 지연을 셋트측 논리지연수단으로 부여하고, 그 셋트측 논리지연수단의 출력펄스에 상기 판독된 셋트측 가산데이타중의 소수부분에 따라서 상기 기본주기 이하의 지연을 파인지연수단으로 부여하는 셋트측 지연수단과, 상기 코스타이밍 발생수단의 출력펄스에 상기 판독된 리셋트측 가산데이타중의 정수부분에 따라서 상기 기본주기의 정수배의 지연을 리셋트측 논리지연수단으로 부여하고, 그 리셋트측 논리지연수단의 출력펄스에 상기 판독된 리셋트측 가산데이타중의 소수부분에 따라서 상기 기본주기 이하의 지연을 파인지연 수단으로 부여하는 리셋트측 지연수단과, 파형생성 제어회로의 셋트측 출력, 리셋트측 출력에 의해 각각 제어되고, 상기 셋트측 지연수단의 출력펄스, 상기 리셋트측 지연수단의 출력펄스를 각각 통과 또는 차단하는 게이트수단을 구비하는 것을 특징으로 하는 타이밍 발생기.
제2항 또는 제4항에 있어서, 상기 셋트측 논리지연수단은 종속 접속되어, 상기 기본주기의 클록으로 입력펄스를 시프트 제어하는 복수의 플립플롭과, 상기 복수의 플립플롭의 초단입력과, 각 단의 출력으로부터 1개를 상기 셋트측 가산데이터에 따라서 선택하여 출력하는 셀렉터로 이루어지고, 상기 리셋트측 논리지연수단은 종속 접속되어, 상기 기본주기의 클록으로 입력펄스를 시프트 제어하는 복수의 플립플롭과, 상기 복수의 플립플롭의 초단입력과, 각 단의 출력으로부터 1개를 상기 리셋트즉 가산데이타에 따라서 선택하여 출력하는 셀렉터로 이루어지는것을 특징으로 하는 타이밍 발생기.
IC 테스터에 있어서의 피시험IC 디바이스의 핀마다 설치되는 타이밍발생기에 있어서, 기본주기를 단위로 하는 타이밍설정 데이타가 그 정수부분과, 소수부분으로서 기억되고, 시험사이클마다 판독되는 메모리와, 상기 판독된 설정데이타중의 정수부분이 공급되고, 이것에 따라서 상기 기본주기의 정수배의 주기를 가지는 펄스를 출력하는 코스타이밍발생 수단과, 상기 판독된 설정데이타중의 소수부분과, 상기 타이밍발생기보다 후단에서 발생하는 셋트즉의 전파지연편차를 보정하는 데이타를 셋트측 가산기에서 가산하고, 그 가산 출력데이타중의 정수부분에 따라서, 상기 코스타이밍 발생수단의 출력펄스에 상기 기본주기의 정수배의 지연을 셋트측 논리지연수단으로 부여하고, 그 셋트측 논리지연수단의 출력펄스에 상기 가산출력데이타중의 소수부분에 따라서 상기 기본주기 이하의 지연을 파인지연수단으로 부여하는 셋트측 지연수단과, 상기 판독된 설정데이타중의 소수부분과, 상기 타이밍발생기보다 뒤에 발생하는 리셋트 측의 전파지연편차를 보정하는 데이타를 리셋트측 가산기에서 가산하고, 그 가산출력데이타중의 정수부분에 따라서, 상기 코스타이밍발생수단의 출력펄스에 상기 기본주기의 정수배의 지연을 리셋트측 논리지연수단에서 부여하고, 그 리셋트측 논리지연수단의 출력펄스에 상기 가산출력데이타중의 소수부분에 따라서 상기 기본주기 이하의 지연을 파인지연수단에서 부여하는 리셋트측 지연수단과, 파형생성 제어회로의 리셋트측 출력, 리셋트측 출력에 의해 각각 제어되고, 상기 셋트측 지연수단의 출력펄스, 상기 리셋트측 지연수단의 출력펄스를 각각 통과 또는 차단하는 게이트 수단으로 이루어지는 것을 특징으로 하는 타이밍 발생기.
제3항 또는 제6항에 있어서, 상기 셋트측 논리지연수단은 종속 접속되어, 상기 기본주기의 클록으로 입력펄스를 시프트 제어하는 복수의 플립플롭과, 상기 븍수의 플립플롭의 초단입력과, 각 단의 출력으로부터 1 개를, 상기 셋트측 가산기의 자리올림 출력 및 상기 셋트측의 전파지연 편차보정 데이타중의 정수부분에 따라서 선택하여 출력하는 셀렉터로 이루어지고, 상기 리셋트측 논리지연수단은 종속 접속되어, 상기 기본주기의 클록으로 입력펄스를 시프트 제어하는 복수의 플립플롭과, 상기 복수의 플립플롭의 초단입력과, 각 단의 출력으로부터 1개를, 상기 리셋트측 가산기의 자리올림 출력 및 상기 리셋트측의 전파지연 편차보정데이타 중의 정수부분에 따라서 선택하여 출력하는 셀렉터로 이루어지는 것을 특징으로 하는 타이밍 발생기.