JP3691112B2

JP3691112B2 - 半導体集積回路

Info

Publication number: JP3691112B2
Application number: JP14013395A
Authority: JP
Inventors: 博明斉藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1995-06-07
Filing date: 1995-06-07
Publication date: 2005-08-31
Anticipated expiration: 2020-08-31
Also published as: JPH08334550A

Description

【０００１】
【産業上の利用分野】
本発明は、半導体集積回路に関し、特に、高速クロックで動作する半導体集積回路に関する。
近年、半導体集積回路（以下「ＬＳＩ」と略すこともある）の高速化が著しく、例えば、５ｎｓ若しくはそれ以下の周期で動作するものも珍しくない。このため、ＬＳＩのＳＥＴＵＰ／ＨＯＬＤ規格や信号ディレイ等の要求精度が大幅にアップし、既存のＬＳＩテスターでは充分に対応できないレベルに達している。もちろん、ＬＳＩテスターを高性能化することによって対応可能ではあるが、コスト的に不利であるから、半導体集積回路の側に何らかの対策が求められる。
【０００２】
【従来の技術】
（第１従来例）
図７は従来の半導体集積回路の例である。この図において、１は代表的に示す内部回路である。この内部回路１は、クロック信号ＣＬＫに同期して入力信号ＩＮ１、ＩＮ２（信号の数は一例）を取り込み、この入力信号ＩＮ１、ＩＮ２に対応した出力信号ＯＵＴ１、ＯＵＴ２（信号の数は一例）を外部に取り出すという機能を有しており、これらの信号ディレイを調節するために、各信号経路上に複数段（図では便宜的に２段）のインバータゲート遅延回路２〜６を備えている。
【０００３】
図８は図７の波形図である。Ｔ_SET1はＩＮ１のセットアップ時間（ＳＥＴＵＰ規格）、Ｔ_SET2はＩＮ２のセットアップ時間、Ｔ_DLY1はＯＵＴ１のディレイ時間、Ｔ_DLY2はＯＵＴ２のディレイ時間である。ところで、図７では、例えば、ＣＬＫやＩＮ１、ＩＮ２に「ゆらぎ（時間軸上の揺れ）」があった場合には、そのゆらぎも内部回路１に伝えられてしまう。ゆらぎは、特にＬＳＩテスターによって高速のＣＬＫやＩＮ１、ＩＮ２を発生させた場合に顕著であり、セットアップ時間やディレイ時間の測定精度を損なう要因になる。
（第２従来例）
図９は従来の半導体集積回路の他の例である。図７との違いは、ＩＮ１、ＩＮ２、ＯＵＴ１およびＯＵＴ２の取り込みタイミング（あるいは出力タイミング）を任意に設定できる手段を備える点にある。７はその手段である。手段７は、ＣＬＫやＩＮ１、ＩＮ２ごとに設けられたインバータゲート回路２、３と同等のディレイ量を持つインバータゲート遅延回路８と、ＣＬＫ、ＩＮ１、ＩＮ２、ＯＵＴ１、ＯＵＴ２ごとに設けられたレジスタ９〜１３とを含んでいる。外部からのタイミング信号ＴＣＫによってレジスタ９〜１３の動作をコントロールでき、内部回路１の入・出力タイミングを任意に設定できる。これによれば、ＣＬＫやＩＮ１、ＩＮ２の「ゆらぎ」を避けてタイミングを設定できるため、測定精度の低下問題を回避できると考えられるが、図１０に示すように、ＴＣＫに「ゆらぎ」があった場合には、内部回路１の入・出力タイミングそのものがゆらいでしまうから、やはり、測定精度の低下を否めない。なお、図９において、ＭＯＣＬＫ、ＭＯＩＮ１、ＭＯＩＮ２は、レジスタ９、１０、１１の出力を外部モニタするための信号で、各信号端子と内部回路間のディレイ値測定（端子間スキューの測定）に用いられるが、ＴＣＫが測定の基準となるため、このＴＣＫの「ゆらぎ」の影響からは逃れられない。
（第３従来例）
図１１は、参考までに示す、ＬＳＩテスター側における高速動作波形生成のための回路例である。この回路は、位相の異なるいくつかの基本クロック信号を合成して短周期のクロック信号ＣＬＫ（いわゆる倍速クロック信号）を作るというもので、図示のように４つの基本クロック信号ＣＬＫ１〜ＣＬＫ４を合成する場合には、３個のイクスクルーシブノアゲート１４〜１６を備える。基本クロックの合成数が多いほど短周期のＣＬＫを得ることができる。例えば、合成数が２であれば２倍速のＣＬＫが得られる。しかも、それぞれの基本クロックの位相やパルス幅を調整することによって、ＣＬＫのパルス幅を調整することもできる。しかしながら、かかる手法にあっては、ＣＬＫを外部でモニターしながら、それぞれの基本クロック信号のパルス幅や周期等を微調整する必要があり、手間がかかるという不都合（測定時間の増大）がある。また、図１２に示すように、基本クロック自体に「ゆらぎ」がある場合には、ＣＬＫにもゆらぎがそのまま乗ってしまうから、上記の各従来例と同様に、測定精度の低下を避けられない。
【０００４】
【発明が解決しようとする課題】
このように、上述の各従来技術にあっては、ＬＳＩテスターからの信号の「ゆらぎ」によって測定精度の低下が避けられないという不都合があり、特に、高速動作タイプの半導体集積回路に対する評価品質が、使用するＬＳＩテスターの性能に大きく左右されるという問題点があった。
【０００５】
そこで、本発明は、使用するＬＳＩテスターの性能に依存することなく、充分な評価精度が得られる有用な機能を組み込んだ半導体集積回路の提供を目的とする。
【０００６】
【課題を解決するための手段】
本発明は、上記目的を達成するために、外部クロックを入力し各段ごとに所定のディレイを有する信号を出力するインバータ列を備え、前記インバータ列から出力された中間ディレイを有する一つの信号を内部回路に対するクロック信号として使用するとともに、前記インバータ列から出力された他の信号を順次に選択しながら、順次に選択した他の信号に同期して内部回路に接続されたデータ入力信号線上に入力信号を設定することを特徴とする。
【０００７】
【作用】
本発明では、インバータ列から出力された中間ディレイを有する一つの信号と他の信号との間のディレイのみに基づいて、内部回路に対する、例えばＳＥＴＵＰ／ＨＯＬＤ規格が測定される。したがって、仮に、外部クロックに「ゆらぎ」が生じていても、内部回路に供給される入力信号には全く影響がないから、外部クロックを発生するＬＳＩテスターの性能に依存することなく、精度のよい測定機能が実現される。
【０００８】
【実施例】
以下、本発明の実施例を図面に基づいて説明する。
図１〜図４は本発明に係る半導体集積回路の第１実施例を示す図である。
まず、構成を説明する。図１において、１００は代表的に示す内部回路である。この内部回路１００は、クロック信号ＭＣＬＫに同期して入力信号ＢＩＮ１、ＢＩＮ２（信号の数は一例）を取り込み、この入力信号ＢＩＮ１、ＢＩＮ２に対応した出力信号ＢＯＵＴ１、ＢＯＵＴ２（信号の数は一例）を外部に取り出すという機能を有している。入力信号ＢＩＮ１、ＢＩＮ２は、それぞれｉ段（便宜的にｉ＝３とする；以下同様）のインバータゲート遅延回路１０１、１０２を通過したレジスタ（以下「入力レジスタ」と言う）１０３、１０４のＱ端子出力である。入力レジスタ１０３、１０４は、設定手段としての機能を有し、半導体集積回路の端子１０５、１０６に与えられた外部からの入力信号ＩＮ１、ＩＮ２を、Ｃ端子の信号（ＴＣＫ１）のタイミングでＤ端子に取り込んで端子Ｑから出力する機能（以下「ラッチ機能」と言う）を有するほか、Ｒ端子に所定の外部信号（ＩＮＰＳ１）が与えられているときには、Ｄ端子とＱ端子間をスルーで接続する（すなわち入力レジスタ１０３、１０４の入出力間を直接接続した状態に相当）機能（以下「スルー機能」と言う）を有している。
【０００９】
内部回路１００の出力信号ＢＯＵＴ１、ＢＯＵＴ２は、それぞれレジスタ（以下「出力レジスタ」と言う）１０７、１０８を介して、半導体集積回路の外部端子１０９、１１０から外部に取り出されており、これらの出力レジスタ１０７、１０８は、上述の入力レジスタ１０３、１０４と同様な機能を有している。すなわち、出力レジスタ１０７、１０８は、内部回路１００の出力信号ＢＯＵＴ１、ＢＯＵＴ２を、Ｃ端子の信号（ＴＣＫ２）のタイミングでＤ端子に取り込んで端子Ｑから出力するラッチ機能を有するほか、Ｒ端子に所定の外部信号（ＩＮＰＳ２）が与えられているときには、Ｄ端子とＱ端子間をスルーで接続するスルー機能を有している。
【００１０】
内部回路１００のクロック信号ＭＣＬＫは、ｉ段のインバータゲート遅延回路１１１を通過したクロック選択回路１１２の出力信号であり、このクロック選択回路１１２は、所定の選択信号ＣＫＳＥＬに従い、複数（図では３つ）の候補信号の一つを選択して出力する。候補信号の一つは、経路セレクタ１１３を通して伝えられた外部からのクロック信号（外部クロック）ＣＬＫであり、他の一つは、遅延量発生回路１１４によって遅延量が付加された遅延クロック信号ＤＣＬＫであり、さらに、他の一つはタイミング選択回路２００から出力された１／２ｎクロック信号（以下「１／２ｎＣＬＫ」と言う）である。すなわち、ＭＣＬＫは、ＣＬＫ、ＤＣＬＫまたは１／２ｎＣＬＫのいずれかである。
【００１１】
経路セレクタ１１３は、半導体集積回路の端子１１５に与えられた外部からのクロック信号ＣＬＫの出力先を所定の信号ＣＫＳＥＬｎに従って切り替えるもので、出力先の一つは出力特性試験信号生成回路３００、他の一つはセレクタ１１２、さらに他の一つは遅延量発生回路１１４である。
出力特性試験信号生成回路３００は、直列に接続された５個（個数は一例）のインバータゲート３０１〜３０５からなるインバータ列Ａと、各インバートゲート３０１〜３０５の出力負荷を調節するための調節回路（図では、ＣＭＯＳキャパシター利用した回路）３０６〜３１０と、初段のインバータゲート３０１の出力を取り出すための２段のインバータゲート３１１、３１２と、最終段のインバータゲートの出力を取り出すための同じく２段のインバータゲート３１３、３１４とを備えている。なお、ＦＣＬＫは初段のインバータゲート３０１の出力信号、ＬＣＬＫは最終段のインバータゲート３０５の出力信号である。ＦＣＬＫはインバータ列の初段のディレイを測定するために用いられ、ＬＣＬＫはインバータ列の最終段のディレイを測定するために用いられる。測定されたディレイ値をインバータ列の段数で割れば、インバータ列１段当りのディレイ値が得られる。また、ＣＦＰとＣＦＮには、外部から所定のバイアス電圧（例えば、ＣＦＰにはＶＣＣ相当の電圧、ＣＦＮにはＶＳＳ相当の電圧）が与えられるようになっており、これらのバイアス電圧を変えることによってインバータ列の負荷の大きさを変化させ、１段当りのディレイ値を微調整できるようになっている。
【００１２】
ここで、インバータ列Ａの各段の出力には、それぞれ符号ｎ１、ｎ２、………、ｎ５が付与されている。ｎ１は１段目（初段）の出力、ｎ２は２段目の出力、………、ｎ５は５段目（最終段）の出力である。ディレイの大小関係は、ｎ１＜ｎ２＜ｎ３＜ｎ４＜５である。ｎ３はほぼ中間のディレイを持つ出力で、タイミング選択回路２００では、このｎ３を１／２ｎＣＬＫとして単独で取り出すとともに、さらに、ｎ１、ｎ２、ｎ４またはｎ５の一つを選択的に取り出している。したがって、タイミング選択回路２００は、選択手段としての機能を有している。
【００１３】
タイミング選択回路２００の五つのインバータゲート４０１〜４０５はｎ１〜ｎ５を取り込むためのバッファ、４０６は外部から与えられる選択指示信号ＩＮＶＳＥＬを解読して、どの信号を選択するかを示す四つの内部信号Ｓ１、Ｓ２、Ｓ４、Ｓ５を発生するデコーダである。７個のＮＡＮＤゲート４０７〜４１３と、７個のインバータゲート４１４〜４２０からなる回路は、Ｓ１、Ｓ２、Ｓ４、Ｓ５に応答してｎ１、ｎ２、ｎ４またはｎ５の一つを選択し、ＴＣＫ１として取り出す回路であり、また、３個のＮＡＮＤゲート４２１〜４２３と、３個のインバータゲート４２４〜４２６からなる回路は、ｎ３を１／２ｎＣＬＫとして取り出す回路である。
【００１４】
ここで、バッファとしてのインバータゲート４０１〜４０５の各入力から、ＴＣＫ１を取り出すための最終段のインバータゲート４２０の出力および１／２ｎＣＬＫを取り出すための最終段のインバータゲート４２６の出力までのゲート段数は、すべて同一の７段である。例えば、ｎ１は、インバータゲート４０１、ＮＡＮＤゲート４０７、インバータゲート４１４、ＮＡＮＤゲート４１１、インバータゲート４１８、ＮＡＮＤゲート４１３およびインバータゲート４２０の計７段のゲートを通過し、１／２ｎＣＬＫ（ｎ３）も、インバータゲート４０３、ＮＡＮＤゲート４２１、インバータゲート４２４、ＮＡＮＤゲート４２２、インバータゲート４２５、ＮＡＮＤゲート４２３およびインバータゲート４２６の計７段のゲートを通過し、他も同様であるから、タイミング選択回路２００を通過する際に、それぞれの信号間にディレイ差が付くことはない。
【００１５】
図２は、遅延量発生回路１１４の構成例である。この遅延量発生回路１１４は、より広い範囲のディレイを得たい場合に使用する回路であり、例えば、基本のディレイを発生するｎ段のインバータ列からなる第１の回路１１４ａと、追加のディレイを発生するｍ段のインバータ列からなる第２の回路１１４ｂと、所定の信号Ｓに従ってこれら二つの回路１１４ａ、１１４ｂを単独で使用したり、組み合わせて使用したりする切換回路１１４ｃ、１１４ｄとから構成されている。遅延量発生回路１１４の出力は、図１のＤＣＬＫとして用いられるほか、出力特性試験信号生成回路３００の入力にも用いられる。
【００１６】
図３は、入力レジスタ１０３、１０４（および出力レジスタ１０７、１０８）の構成例である。なお、ここでの説明は、入力レジスタ（便宜的に１０３）について行う。ＩＮＰＳ１がＬレベルのとき、当該レジスタはラッチ機能で動作する。すなわち、ＩＮＰＳ１がＬレベルになると、トランスファゲート１０３ａがオフとなってスルールートが閉ざされるとともに、トランスファゲート１０３ｂ、１０３ｃがオンになってラッチ出力ルートが開かれる。この状態で、ＴＣＫ１がＨレベルになると、ラッチ回路のトランスファゲート１０４ｅと１０４ｆが開き、上段フリップフロップ１０４ｈのデータがその後ろのフリップフロップ１０４ｉに移され、トランスファゲート１０３ｂおよびインバータゲート列１０４ｊを介してＱ端子から出力されるとともに、下段フリップフロップ１０４ｋにＤ端子の入力データがラッチされる。また、ＴＣＫ１がＬレベルになると、ラッチ回路のトランスファゲート１０４ｄと１０４ｇが開き、下段フリップフロップ１０４ｋのデータがその後ろのフリップフロップ１０４ｍに移され、トランスファゲート１０３ｃおよびインバータゲート列１０４ｊを介してＱ端子から出力されるとともに、上段フリップフロップ１０４ｈにＤ端子の入力データがラッチされる。一方、ＩＮＳＰ１がＨレベルになると、トランスファゲート１０３ａが開き、Ｄ端子とＱ端子の間が接続されるから、当該レジスタはスルー機能で動作する。
【００１７】
次に、作用を説明する。
内部回路１００のＳＥＴＵＰ／ＨＯＬＤ規格を測定する場合は、まず、セレクタ１１３でＣＬＫの出力先に出力特性試験信号生成回路３００を選択するとともに、入力レジスタ１０３、１０４をラッチ機能に設定し、出力レジスタ１０７、１０８をスルー機能に設定する。なお、ラッチ機能とスルー機能の設定は、ＩＮＰＳ１（出力レジスタ１０７、１０８ではＩＮＰＳ２）の論理を切り替えることによって行う。例えば、ＩＮＰＳ１（またはＩＮＰＳ２）のＬ論理をラッチ機能に、Ｈ論理をスルー機能に対応させてもよい。
【００１８】
次に、ＣＫＳＥＬにより、選択回路１１２で１／２ｎＣＬＫを選択する。これによってＭＣＬＫ＝１／２ｎＣＬＫとなり、内部回路１００のクロック入力には、１／２ｎＣＬＫが与えられることになる。このとき、入力レジスタ１０３、１０４のＣ端子には、ＴＣＫ１、すなわち、ｎ１、ｎ２、ｎ４またはｎ５のいずれかが入力されており、入力レジスタ１０３、１０４は、ｎ１、ｎ２、ｎ４またはｎ５のいずれかのタイミングに従ってＩＮ１、ＩＮ２を取り込み、内部回路１００へ出力することになる。
【００１９】
したがって、内部回路１００には、インバータ列のα段目（αは１、２、４または５）の波形に同期してＢＩＮ１、ＢＩＮ２が与えられるから、内部回路１００のクロック入力（ＭＣＬＫ）と入力波形（ＢＩＮ１、ＢＩＮ２）との間には、常に、１／２ｎ−α段分のディレイが生じることになる。
このため、図４に示すように、αをスキャン（Ｓ１、Ｓ２、Ｓ４、Ｓ５を順次に発生）することによって、内部回路１００へのＢＩＮ１、ＢＩＮ２の入力タイミングをｎ１→ｎ５へと順次にサーチすることができ、その結果、ＯＵＴ１、ＯＵＴ２を外部でモニタして、期待値と比較することにより、内部回路１００のＳＥＴＵＰ／ＨＯＬＤ規格を測定できる。
【００２０】
ここで、ＳＥＴＵＰ／ＨＯＬＤ規格の測定分解能は、出力特性試験信号生成回路３００のインバータ列１段当りのディレイで与えられる。１段当たりのディレイは、ＦＣＬＫとＬＣＬＫの間のディレイをインバータ列の段数（ここでは５段）で割って求めることができる。ＳＥＴＵＰ／ＨＯＬＤ規格は、こうして求めた１段当たりのディレイとαとを掛け合わせて求めればよい。
【００２１】
以上のように、本実施例によれば、外部クロックＣＬＫをインバータ列に通して、インバータ列の１段当りのディレイに相当するディレイ差を有する複数の波形（ｎ１〜ｎ５）を生成し、そのうちのほぼ中間ディレイを有する一つの波形（ｎ３）を内部回路１００に対するクロック信号（ＭＣＬＫ）として使用するとともに、他の波形（ｎ１、ｎ２、ｎ４、ｎ５）を順次に選択しながら、内部回路１００に対する入力信号（ＢＩＮ１、ＢＩＮ２）の取り込みタイミングをサーチするので、上記一つの波形（ｎ３）と他の波形（ｎ１、ｎ２、ｎ４、ｎ５）との間のディレイのみに基づいて、ＳＥＴＵＰ／ＨＯＬＤ規格を測定することができ、仮に、ＬＳＩテスターからのクロック信号ＣＬＫに「ゆらぎ」が生じていても、内部回路１００に供給される波形には全く影響がない。その結果、ＬＳＩテスターの性能に依存することなく、精度のよい測定機能を実現できるという特有のメリットが得られる。
【００２２】
なお、出力特性試験信号生成回路３００のインバータ列の各段のディレイは、製造ばらつき等のため正確に同一はでないが、負荷調整回路３０６〜３１０を設けてあるので、ＣＦＰとＣＦＮの電圧レベルを調節することによって、ある程度のばらつき補償は可能である。
図５、図６は本発明に係る半導体集積回路の第２実施例を示す図である。なお、図１と共通の回路要素には同一の符号を付しその説明を省略する。
【００２３】
この実施例における特徴的な点は、出力特性試験信号生成回路５００をリングオシレータ構成としたことにある。すなわち、出力特性試験信号生成回路５００は、上記実施例と同様に、複数段のインバータゲート５０１〜５０５からなるインバータゲート列と、負荷調節回路５０６〜５０９とを備えるほか、インバータ列の最終段の出力を初段にフィードバックさせるための３入力ＮＡＮＤゲート５１０およびインバータゲート５１１を備える。３入力ＮＡＮＤゲート５１１のフィードバック入力以外の２入力には、セレクタ１１３を介して外部クロック信号ＣＬＫが与えられるとともに、シフトレジスタ６００を介してタイミング選択回路２００からの１／２ｎＣＬＫが与えられており、これらのＣＬＫや１／２ｎＣＬＫは、リングオシレータのリセット信号として作用する。なお、６０１はディレイ回路、６０２、６０３はＮＡＮＤゲート、６０４、６０５はインバータゲートである。
【００２４】
このような構成によれば、出力特性試験信号生成回路５００をリングオシレータ構成とし、その発振出力から前述の実施例のｎ１〜ｎ５に相当する信号を生成するとともに、その発振動作を外部クロック信号ＣＬＫに同期させるようにしたので、図６に示すように、外部クロックＣＬＫの周期よりもはるかに短い周期（インバータ列の段数に依存）の試験用クロックＴＣＫ１を作ることができ、上記実施例に比べて測定分解能の向上を図ることができる。
【００２５】
【発明の効果】
本発明によれば、インバータ列から出力された中間ディレイを有する一つの信号と他の信号との間のディレイのみに基づいて、内部回路に対する、例えばＳＥＴＵＰ／ＨＯＬＤ規格を測定できる。したがって、仮に、外部クロックに「ゆらぎ」が生じていても、内部回路に供給される入力信号には全く影響がないから、外部クロックを発生するＬＳＩテスターの性能に依存することなく、精度のよい測定機能を実現できる。
【図面の簡単な説明】
【図１】第１実施例の構成図である。
【図２】遅延回路の構成図である。
【図３】レジスタの構成図である。
【図４】第１実施例の動作波形図である。
【図５】第２実施例の構成図である。
【図６】第２実施例の動作波形図である。
【図７】第１従来例の構成図である。
【図８】第１従来例の動作波形図である。
【図９】第２従来例の構成図である。
【図１０】第２従来例の動作波形図である。
【図１１】第３従来例の構成図である。
【図１２】第３従来例の動作波形図である。
【符号の説明】
Ａ：インバータ列
ＣＬＫ：外部クロック信号（外部クロック）
ＴＣＫ１：他の信号
１／２ｎＣＬＫ：１／２ｎクロック信号（一つの信号）
１００：内部回路
１０３、１０４：入力レジスタ（設定手段）
２００：タイミング選択回路（選択手段）

Claims

外部クロックを入力し各段ごとに所定のディレイを有する信号を出力するインバータ列を備え、
前記インバータ列から出力された中間ディレイを有する一つの信号を内部回路に対するクロック信号として使用するとともに、
前記インバータ列から出力された他の信号を順次に選択しながら、順次に選択した他の信号に同期して内部回路に接続されたデータ入力信号線上に入力信号を設定することを特徴とする半導体集積回路。