JPH07191095A - タイミング・アナライザ - Google Patents
タイミング・アナライザInfo
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- JPH07191095A JPH07191095A JP6275565A JP27556594A JPH07191095A JP H07191095 A JPH07191095 A JP H07191095A JP 6275565 A JP6275565 A JP 6275565A JP 27556594 A JP27556594 A JP 27556594A JP H07191095 A JPH07191095 A JP H07191095A
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- G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
- G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
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- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31922—Timing generation or clock distribution
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- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】 プリント回路基板、集積回路又はマルチチッ
プ・モジュールに内蔵されて、これらのタイミング信号
を試験する。 【構成】 マルチプレクサ１３及びゲート付きバッファ
１５は、タイミング・アナライザ回路１２を被試験装置
に結合し、タイミング・アナライザが被試験装置の複数
のデータ・チャンネルの各々のデータを受けると共にデ
ータ・チャンネルの各々にデータを供給できるようにす
る。なお、タイミング・アナライザ回路１２は、データ
・チャンネルの各々に対して設けられ、イネーブル（／
ＥＮ）された際に、蓄積されたタイミング事象ベクトル
に応じて、端子ＯＵＴから試験データ信号を各データ・
チャンネルに供給すると共に、各データ・チャンネルか
らデータ信号を端子ＩＮに受け、受けたデータ信号をデ
ータ・バスを介して読出し可能とする。
プ・モジュールに内蔵されて、これらのタイミング信号
を試験する。 【構成】 マルチプレクサ１３及びゲート付きバッファ
１５は、タイミング・アナライザ回路１２を被試験装置
に結合し、タイミング・アナライザが被試験装置の複数
のデータ・チャンネルの各々のデータを受けると共にデ
ータ・チャンネルの各々にデータを供給できるようにす
る。なお、タイミング・アナライザ回路１２は、データ
・チャンネルの各々に対して設けられ、イネーブル（／
ＥＮ）された際に、蓄積されたタイミング事象ベクトル
に応じて、端子ＯＵＴから試験データ信号を各データ・
チャンネルに供給すると共に、各データ・チャンネルか
らデータ信号を端子ＩＮに受け、受けたデータ信号をデ
ータ・バスを介して読出し可能とする。
Description
【０００１】
【産業上の利用分野】本発明は、プリント回路基板、集
積回路又はマルチチップ・モジュールの試験及び測定装
置、特に、かかるプリント回路基板、集積回路又はマル
チチップ・モジュールに内蔵され（埋め込まれ）てもよ
いし、最終製品に内蔵されてもよく、これら回路基板、
集積回路又はモジュールの試験を行うタイミング・アナ
ライザ（タイミング分析器）に関する。
積回路又はマルチチップ・モジュールの試験及び測定装
置、特に、かかるプリント回路基板、集積回路又はマル
チチップ・モジュールに内蔵され（埋め込まれ）てもよ
いし、最終製品に内蔵されてもよく、これら回路基板、
集積回路又はモジュールの試験を行うタイミング・アナ
ライザ（タイミング分析器）に関する。
【０００２】集積回路は、複雑になると共にパッケージ
密度が高くなってきているので、試験しやすいように設
計する必要がある。試験しやすく設計する方法の１つ
は、ジョイント・テスト・アクション・グループ（ＪＴ
ＡＧ）により開発され、ＩＥＥＥ標準１１４９．１で標
準化された範囲走査試験技法（boundary scan test tec
hnique）である。この範囲走査試験技法は、集積回路及
びプリント回路基板に試験回路を埋め込んで試験を行
う。この技法は、表面実装プリント回路基板の試験が難
しいために開発された方法である。部品の高密度化及び
表面実装部品の細いリード線のために、従来の接触子の
並んだプローブを用いて最適に試験を行うことは困難で
あった。部品を基板の両面に配置した場合や、回路線が
完全に基板層内部にある場合には、プローブを適切に接
続できない。範囲走査試験技法には、４つの信号用の４
本の直列試験バス・ライン、即ち、試験データ入力（Ｔ
ＤＩ）、試験データ出力（ＴＤＯ）、試験モード選択
（ＴＭＳ）及び試験クロック（ＴＣＫ）が必要である。
アクティブに駆動されていない場合、ＴＤＩ及びＴＭＳ
がロジック高状態になり、これらバス・ラインの既知の
値を試験回路が常に受けることを確実にする。ＴＤＯ
は、３状態信号（高及び低レベル状態と、高インピーダ
ンス状態の３つの状態を有する信号）であり、この範囲
走査試験技法が導入されたハードウエア内の集積回路
（ＩＣ）内をデータがシフトする際に、ＴＤＯがアクテ
ィブ（高又は低状態）になる。その他の時点では、ＴＤ
Ｏは高インピーダンス信号になる。
密度が高くなってきているので、試験しやすいように設
計する必要がある。試験しやすく設計する方法の１つ
は、ジョイント・テスト・アクション・グループ（ＪＴ
ＡＧ）により開発され、ＩＥＥＥ標準１１４９．１で標
準化された範囲走査試験技法（boundary scan test tec
hnique）である。この範囲走査試験技法は、集積回路及
びプリント回路基板に試験回路を埋め込んで試験を行
う。この技法は、表面実装プリント回路基板の試験が難
しいために開発された方法である。部品の高密度化及び
表面実装部品の細いリード線のために、従来の接触子の
並んだプローブを用いて最適に試験を行うことは困難で
あった。部品を基板の両面に配置した場合や、回路線が
完全に基板層内部にある場合には、プローブを適切に接
続できない。範囲走査試験技法には、４つの信号用の４
本の直列試験バス・ライン、即ち、試験データ入力（Ｔ
ＤＩ）、試験データ出力（ＴＤＯ）、試験モード選択
（ＴＭＳ）及び試験クロック（ＴＣＫ）が必要である。
アクティブに駆動されていない場合、ＴＤＩ及びＴＭＳ
がロジック高状態になり、これらバス・ラインの既知の
値を試験回路が常に受けることを確実にする。ＴＤＯ
は、３状態信号（高及び低レベル状態と、高インピーダ
ンス状態の３つの状態を有する信号）であり、この範囲
走査試験技法が導入されたハードウエア内の集積回路
（ＩＣ）内をデータがシフトする際に、ＴＤＯがアクテ
ィブ（高又は低状態）になる。その他の時点では、ＴＤ
Ｏは高インピーダンス信号になる。
【０００３】この範囲走査試験技法によれば、部品の総
てのデジタルＩ／Ｏ（入力／出力）ピンの状態を試験し
たり変更できるので、この技法の名前を「範囲走査」と
呼ぶ。ＴＭＳ及びＴＣＫの両方を総てのＩＣに書込み、
１個のＩＣのＴＤＯを次のＩＣのＴＤＩとして供給する
ことにより、単一のバスを用いて、基板全体を試験す
る。この技法の詳細は、上述のＩＥＥＥ標準１１４９．
１や、１９９０年８月２日に発行された雑誌ＥＤＮのリ
チャード・エイ・クイネル著「アディング・テスタビリ
ティ・オルソ・エイズ・デバギング（Adding Testabili
ty Also Aids Debugging）」に記載されている。範囲走
査標準が定める回路構成により、試験命令及び関連試験
データを部品に供給できると共に、かかる命令の実行に
よる試験結果を読み取ることができる。総ての情報、命
令、試験データ及び試験結果は、直列型式で伝送（通
信）される。
てのデジタルＩ／Ｏ（入力／出力）ピンの状態を試験し
たり変更できるので、この技法の名前を「範囲走査」と
呼ぶ。ＴＭＳ及びＴＣＫの両方を総てのＩＣに書込み、
１個のＩＣのＴＤＯを次のＩＣのＴＤＩとして供給する
ことにより、単一のバスを用いて、基板全体を試験す
る。この技法の詳細は、上述のＩＥＥＥ標準１１４９．
１や、１９９０年８月２日に発行された雑誌ＥＤＮのリ
チャード・エイ・クイネル著「アディング・テスタビリ
ティ・オルソ・エイズ・デバギング（Adding Testabili
ty Also Aids Debugging）」に記載されている。範囲走
査標準が定める回路構成により、試験命令及び関連試験
データを部品に供給できると共に、かかる命令の実行に
よる試験結果を読み取ることができる。総ての情報、命
令、試験データ及び試験結果は、直列型式で伝送（通
信）される。
【０００４】
【発明が解決しようとする課題】この範囲走査試験技法
を用いることにより、ＩＣのリード線に仮想的にプロー
ブを接続した状態にできると共に、プリント回路基板、
集積回路又はマルチチップ・モジュールが適切に接続さ
れたかを示すことができる。しかし、範囲走査試験技法
は、問題が速度又はタイミングに関連している場合に、
プリント回路基板、集積回路又はマルチチップ・モジュ
ールが機能しないと、どこが問題か、又は何が問題かを
識別できない。特に、機能不全（故障）がプリント回路
基板又はマルチチップ・モジュール内のタイミング・エ
ラーの結果であると、この回路を適切に試験する方法が
ない。米国カリフォルニア州サンディエゴのブックツリ
ー社は、Ｂｔ６１２型２００ＭＨｚエイ・ティ・イー・
チャンネル制御器を開発した。このＢｔ６１２型制御器
の基本機能は、動作中のピン毎のタイミング及びフォー
マットに対して高性能を与えるが、これは、静的及び動
的状態の両方で中央位相拘束クロック発生器にとっても
有用である。Ｂｔ６１２型制御器は、プログラムが蓄積
されていない低密度のバイポーラ回路であるが、高価で
あり、消費電力が大きい。さらに、傾斜信号から得たク
ロック・パルス間の距離（時間間隔）比例するアナログ
直流電圧により、副尺（バーニア）付き遅延が決まる。
を用いることにより、ＩＣのリード線に仮想的にプロー
ブを接続した状態にできると共に、プリント回路基板、
集積回路又はマルチチップ・モジュールが適切に接続さ
れたかを示すことができる。しかし、範囲走査試験技法
は、問題が速度又はタイミングに関連している場合に、
プリント回路基板、集積回路又はマルチチップ・モジュ
ールが機能しないと、どこが問題か、又は何が問題かを
識別できない。特に、機能不全（故障）がプリント回路
基板又はマルチチップ・モジュール内のタイミング・エ
ラーの結果であると、この回路を適切に試験する方法が
ない。米国カリフォルニア州サンディエゴのブックツリ
ー社は、Ｂｔ６１２型２００ＭＨｚエイ・ティ・イー・
チャンネル制御器を開発した。このＢｔ６１２型制御器
の基本機能は、動作中のピン毎のタイミング及びフォー
マットに対して高性能を与えるが、これは、静的及び動
的状態の両方で中央位相拘束クロック発生器にとっても
有用である。Ｂｔ６１２型制御器は、プログラムが蓄積
されていない低密度のバイポーラ回路であるが、高価で
あり、消費電力が大きい。さらに、傾斜信号から得たク
ロック・パルス間の距離（時間間隔）比例するアナログ
直流電圧により、副尺（バーニア）付き遅延が決まる。
【０００５】したがって、本発明の目的は、プリント回
路基板、集積回路又はマルチチップ・モジュールに内蔵
され、これら回路のタイミング信号を試験できる機能を
有し、安価で高密度化された多チャンネル・タイミング
・アナライザの提供にある。
路基板、集積回路又はマルチチップ・モジュールに内蔵
され、これら回路のタイミング信号を試験できる機能を
有し、安価で高密度化された多チャンネル・タイミング
・アナライザの提供にある。
【０００６】
【課題を解決するための手段】本発明のタイミング・ア
ナライザは、プリント回路基板、集積回路又はマルチチ
ップ・モジュールに内蔵（埋め込んだ）されて、タイミ
ング信号を正確にデジタル的に発生する。このタイミン
グ・アナライザは、集積回路の一部でもよいし、独立し
た集積回路でもよい。この集積回路の各チャンネルは、
独立したタイミング・アナライザ回路を有し、このタイ
ミング・アナライザ回路がイネーブル（活性化）される
と、データを取り込み、付随的にデータを駆動（出力）
する。プログラム・バスを介して、試験データ型式のタ
イミング事象命令を各タイミング・アナライザ回路用の
命令メモリにロードする。このタイミング事象命令は、
クロック部分、補間部分及び命令部分を含んでいる。こ
のタイミング事象命令を実行すると、クロック部分がダ
ウン・カウンタにロードされ、補間部分が命令レジスタ
を介して補間器にロードされる。ダウン・カウンタの計
数が終了すると、外部クロック又は被試験装置（回路）
からのシステム・クロックを用いて、パルスを補間器に
出力する。外部クロック又はシステム・クロックの１周
期未満の時間増分である補間間隔の終わりにて、捕獲レ
ジスタはデータを捕獲するようにトリガされる。命令レ
ジスタ内の命令部分によりイネーブルされると、補間間
隔からのトリガは、駆動ロジックに入力されて、各チャ
ンネルのデータを駆動する。総てのチャンネルの捕獲し
たデータを、問題のバスの試験結果として読出す。
ナライザは、プリント回路基板、集積回路又はマルチチ
ップ・モジュールに内蔵（埋め込んだ）されて、タイミ
ング信号を正確にデジタル的に発生する。このタイミン
グ・アナライザは、集積回路の一部でもよいし、独立し
た集積回路でもよい。この集積回路の各チャンネルは、
独立したタイミング・アナライザ回路を有し、このタイ
ミング・アナライザ回路がイネーブル（活性化）される
と、データを取り込み、付随的にデータを駆動（出力）
する。プログラム・バスを介して、試験データ型式のタ
イミング事象命令を各タイミング・アナライザ回路用の
命令メモリにロードする。このタイミング事象命令は、
クロック部分、補間部分及び命令部分を含んでいる。こ
のタイミング事象命令を実行すると、クロック部分がダ
ウン・カウンタにロードされ、補間部分が命令レジスタ
を介して補間器にロードされる。ダウン・カウンタの計
数が終了すると、外部クロック又は被試験装置（回路）
からのシステム・クロックを用いて、パルスを補間器に
出力する。外部クロック又はシステム・クロックの１周
期未満の時間増分である補間間隔の終わりにて、捕獲レ
ジスタはデータを捕獲するようにトリガされる。命令レ
ジスタ内の命令部分によりイネーブルされると、補間間
隔からのトリガは、駆動ロジックに入力されて、各チャ
ンネルのデータを駆動する。総てのチャンネルの捕獲し
たデータを、問題のバスの試験結果として読出す。
【０００７】タイミング・アナライザは、共有される遅
延校正回路を具えており、この校正回路は、タイミング
・アナライザ集積回路がその一部となってもよい被試験
プリント回路基板、集積回路又はマルチチップ・モジュ
ールから得た外部クロックの特定の約数に、チャンネル
毎の補間器の各遅延要素を校正する。この共有される遅
延校正回路は、電圧制御リング発振器及びマルチプライ
アを具えており、この発振器内部の遅延要素は補間器内
の遅延要素と同じである。電圧発生器は、発振器出力を
外部クロックと比較する位相拘束ループからのエラー電
圧を、補間器及びリング発振器遅延要素用の校正制御電
圧に変換する。この電圧発生器は、電源電圧と互換性の
ある値の最大可能範囲を与える。また、タイミング・ア
ナライザが動作する外部クロック周波数も広範囲とな
る。
延校正回路を具えており、この校正回路は、タイミング
・アナライザ集積回路がその一部となってもよい被試験
プリント回路基板、集積回路又はマルチチップ・モジュ
ールから得た外部クロックの特定の約数に、チャンネル
毎の補間器の各遅延要素を校正する。この共有される遅
延校正回路は、電圧制御リング発振器及びマルチプライ
アを具えており、この発振器内部の遅延要素は補間器内
の遅延要素と同じである。電圧発生器は、発振器出力を
外部クロックと比較する位相拘束ループからのエラー電
圧を、補間器及びリング発振器遅延要素用の校正制御電
圧に変換する。この電圧発生器は、電源電圧と互換性の
ある値の最大可能範囲を与える。また、タイミング・ア
ナライザが動作する外部クロック周波数も広範囲とな
る。
【０００８】本発明のその他の目的、利点及び新規な特
徴は、添付図を参照した以下の説明より明らかになろ
う。
徴は、添付図を参照した以下の説明より明らかになろ
う。
【０００９】
【実施例】図１は、本発明によるタイミング・アナライ
ザの内の１チャンネルのブロック図であり、図２は、本
発明のタイミング・アナライザを有する集積回路の部分
的なブロック図である。各チャンネルにタイミング・ア
ナライザ回路１２を含んだ多チャンネル集積回路１０に
より、プリント回路基板、集積回路又はマルチチップ・
モジュールは、内蔵された試験機能を有する。各タイミ
ング・アナライザ回路１２は、分解能が３１２．５ピコ
秒のように高精度で、１００ＭＨｚのような高周波数
で、各チャンネルにて独立したタイミング事象を実行す
る。タイミング・アナライザ回路１２は、このタイミン
グ・アナライザ回路が含まれたプリント回路基板、集積
回路又はマルチチップ・モジュールからのクロック周波
数（レート）を１０〜１００ＭＨｚの如き広い周波数範
囲にわたて自動的に調整すると共に、温度及び処理変動
に対してもクロックを自動的に調整する。また、内部チ
ャンネル・スキューを補償するように、このタイミング
・アナライザを校正してもよい。
ザの内の１チャンネルのブロック図であり、図２は、本
発明のタイミング・アナライザを有する集積回路の部分
的なブロック図である。各チャンネルにタイミング・ア
ナライザ回路１２を含んだ多チャンネル集積回路１０に
より、プリント回路基板、集積回路又はマルチチップ・
モジュールは、内蔵された試験機能を有する。各タイミ
ング・アナライザ回路１２は、分解能が３１２．５ピコ
秒のように高精度で、１００ＭＨｚのような高周波数
で、各チャンネルにて独立したタイミング事象を実行す
る。タイミング・アナライザ回路１２は、このタイミン
グ・アナライザ回路が含まれたプリント回路基板、集積
回路又はマルチチップ・モジュールからのクロック周波
数（レート）を１０〜１００ＭＨｚの如き広い周波数範
囲にわたて自動的に調整すると共に、温度及び処理変動
に対してもクロックを自動的に調整する。また、内部チ
ャンネル・スキューを補償するように、このタイミング
・アナライザを校正してもよい。
【００１０】図２の集積回路１０は、ＩＥＥＥ標準１１
４９．１に応じた範囲走査インタフェースを有する３状
態送受信器１１の型式であり、この集積回路は、一般的
なピン出力及び通常のアプリケーションにおいて、ナシ
ョナル・セミコンダクタ社製ＳＣＡＮ１８２４５Ｔ及び
モトローラ社製ＭＣ２０ＬＸＴ２４５型と互換性があ
り、各チャンネルにタイミング・アナライザ回路１２が
含まれている。タイミング・アナライザ回路１２に対し
て、外部クロック基準（ＥＸＴＣＬＫ）及び実時間イネ
ーブル（／ＥＮ）のピン出力を付加する。また、このタ
イミング・アナライザ回路１２は、上述の試験データ入
力端ＴＤＩ及び試験データ出力端ＴＤＯも有する。さら
に、タイミング・アナライザ回路１２は、信号タイミン
グ情報を捕獲する機能を有し、また、上述の如くアセン
ブリー（集積回路）の高速内部回路試験の際に、データ
・ピンにおけるタイミング許容誤差を厳密なものとす
る。１対のＩＣピン（Ａ0 〜ＡN 〜Ａ19、Ｂ0 〜ＢN 〜
Ｂ19）間のあるチャンネル（各々２個の回路ＢＳＲと、
１個のイネーブルＥＮＢ端子付きバッファから構成され
ている）に沿って伝送する信号を、マルチプレクサ１３
の入力端０及び１に入力する。データの流れの方向を決
定するピン選択信号ＡＳが、マルチプレクサ１３の選択
入力端Ｓに供給されて、その出力を入力端０又は１に決
定する。マルチプレクサ１３で選択されたデータは、タ
イミング・アナライザ回路１２の入力端ＩＮに入力す
る。範囲走査試験のロード処理の一過程として、このピ
ン選択信号ＡＳをタイミング・アナライザ回路１２内の
試験データ・レジスタ（その一部が命令レジスタ１４：
図２に示さず）にロードする。タイミング・アナライザ
回路１２は、プリント回路基板、集積回路又はマルチチ
ップ・モジュール、即ち、集積回路１０がその一部とな
る被試験装置（ＤＵＴ）から外部クロック基準（ＥＸＴ
ＣＬＫ）を受ける。タイミング・アナライザ回路１２
は、命令メモリ１４（図１）にロードされた事象命令に
総て応じて、ピン選択信号／ＡＳ及び実時間イネーブル
／ＥＮの論理積、並びにタイミング・アナライザ・イネ
ーブル信号ＯＥＮによりイネーブルされる選択用アンド
・ゲート及びイネーブル機能付きバッファ１５の動作に
より、ＩＣ１０の適切な出力ピンを介してＤＵＴに、出
力端ＯＵＴからの試験データを送る。各タイミング・ア
ナライザ回路１２は、図１に示す如く、２個の命令メモ
リ１４と、２組のタイミング・ロジックとを具えてい
る。１外部クロック・サイクルにつき１回の捕獲又は駆
動動作が可能になるように、範囲走査インタフェースの
試験データ・レジスタの一部である命令メモリ１４がタ
イミング事象命令のロードを行う際、各命令がインタリ
ーブ（交互に）される。タイミング・アナライザ回路１
２は、かかる事象命令に応答して、入力ピンからマルチ
プレクサ１３を介して、ＤＵＴからの試験データも捕獲
する。
４９．１に応じた範囲走査インタフェースを有する３状
態送受信器１１の型式であり、この集積回路は、一般的
なピン出力及び通常のアプリケーションにおいて、ナシ
ョナル・セミコンダクタ社製ＳＣＡＮ１８２４５Ｔ及び
モトローラ社製ＭＣ２０ＬＸＴ２４５型と互換性があ
り、各チャンネルにタイミング・アナライザ回路１２が
含まれている。タイミング・アナライザ回路１２に対し
て、外部クロック基準（ＥＸＴＣＬＫ）及び実時間イネ
ーブル（／ＥＮ）のピン出力を付加する。また、このタ
イミング・アナライザ回路１２は、上述の試験データ入
力端ＴＤＩ及び試験データ出力端ＴＤＯも有する。さら
に、タイミング・アナライザ回路１２は、信号タイミン
グ情報を捕獲する機能を有し、また、上述の如くアセン
ブリー（集積回路）の高速内部回路試験の際に、データ
・ピンにおけるタイミング許容誤差を厳密なものとす
る。１対のＩＣピン（Ａ0 〜ＡN 〜Ａ19、Ｂ0 〜ＢN 〜
Ｂ19）間のあるチャンネル（各々２個の回路ＢＳＲと、
１個のイネーブルＥＮＢ端子付きバッファから構成され
ている）に沿って伝送する信号を、マルチプレクサ１３
の入力端０及び１に入力する。データの流れの方向を決
定するピン選択信号ＡＳが、マルチプレクサ１３の選択
入力端Ｓに供給されて、その出力を入力端０又は１に決
定する。マルチプレクサ１３で選択されたデータは、タ
イミング・アナライザ回路１２の入力端ＩＮに入力す
る。範囲走査試験のロード処理の一過程として、このピ
ン選択信号ＡＳをタイミング・アナライザ回路１２内の
試験データ・レジスタ（その一部が命令レジスタ１４：
図２に示さず）にロードする。タイミング・アナライザ
回路１２は、プリント回路基板、集積回路又はマルチチ
ップ・モジュール、即ち、集積回路１０がその一部とな
る被試験装置（ＤＵＴ）から外部クロック基準（ＥＸＴ
ＣＬＫ）を受ける。タイミング・アナライザ回路１２
は、命令メモリ１４（図１）にロードされた事象命令に
総て応じて、ピン選択信号／ＡＳ及び実時間イネーブル
／ＥＮの論理積、並びにタイミング・アナライザ・イネ
ーブル信号ＯＥＮによりイネーブルされる選択用アンド
・ゲート及びイネーブル機能付きバッファ１５の動作に
より、ＩＣ１０の適切な出力ピンを介してＤＵＴに、出
力端ＯＵＴからの試験データを送る。各タイミング・ア
ナライザ回路１２は、図１に示す如く、２個の命令メモ
リ１４と、２組のタイミング・ロジックとを具えてい
る。１外部クロック・サイクルにつき１回の捕獲又は駆
動動作が可能になるように、範囲走査インタフェースの
試験データ・レジスタの一部である命令メモリ１４がタ
イミング事象命令のロードを行う際、各命令がインタリ
ーブ（交互に）される。タイミング・アナライザ回路１
２は、かかる事象命令に応答して、入力ピンからマルチ
プレクサ１３を介して、ＤＵＴからの試験データも捕獲
する。
【００１１】図１において、命令メモリ１４内の各事象
命令は、クロック部分（ＣＬＫ）、補間部分（ＩＮ
Ｔ）、データ出力ビット（ＤＯ）及び駆動出力イネーブ
ル・ビット（ＯＥＮ）を有する。各事象命令のクロック
部分（クロック計数のプリセット値Ｎ）を適切な命令メ
モリ１４からダウン・カウンタ１６にロードし、補間部
分をデコードし、命令レジスタ１９を介してタイミング
（遅延）補間器１８に供給する。ダウン・カウンタ１６
は、ステート・マシンの型式でもよく、各事象命令のク
ロック部分に応じて外部クロック基準を補間する際に、
どの（何番目の）クロック・パルスが発生するかを決定
する。ダウン・カウンタ１６、即ち、ステート・マシン
は、外部クロック基準のＮ回の計数の後に、パルス出力
を発生する。なお、Ｎはこのカウンタにロードされる計
数値である。タイミング補間器１８は、ダウン・カウン
タ１６からのパルス出力を遅延させ、後で、外部クロッ
ク周期のＭ／Ｘにてトリガ出力を発生する。なお、Ｍは
事象命令の補間部分であり、Ｘはタイミング補間器１８
内の遅延要素の数である。遅延要素の数Ｘが３２のなら
ば、タイミング補間器１８は、分解能が外部クロック周
期の１／３２であるタイミングを与える。調停回路２０
は、タイミング補間器１８からトリガ出力を受け、命令
レジスタ１９からの駆動出力イネーブル・ビット（ＤＥ
Ｎ）によりイネーブルされた際に、データ出力ビットが
決定した試験信号（ＯＵＴ）をＩＣの出力ピンに供給す
る。捕獲レジスタ２２も範囲走査試験（インタフェー
ス）用の試験データ・レジスタの一部であるが、マルチ
プレクサ１３（図２）を介して、ＤＵＴからの試験デー
タ（ＩＮ）を捕獲する。共有される遅延校正回路２４
も、外部クロックＥＸＴＣＬＫを受けて、総てのチャン
ネルに対して、タイミング・アナライザ回路１２の各々
のタイミング補間器１８の遅延要素用に、電源電圧型式
の校正信号を発生する。よって、各遅延要素による遅延
は、外部クロック周期の１／Ｘである。捕獲レジスタ２
２内のデータは、範囲走査試験インタフェースにより読
出される。事象命令の終わりにて、補間器１８からのト
リガにより、適切な命令メモリ１４は、次の事象命令を
実行するために、この次の事象命令をダウン・カウンタ
１６及び命令レジスタ１９に伝送する。
命令は、クロック部分（ＣＬＫ）、補間部分（ＩＮ
Ｔ）、データ出力ビット（ＤＯ）及び駆動出力イネーブ
ル・ビット（ＯＥＮ）を有する。各事象命令のクロック
部分（クロック計数のプリセット値Ｎ）を適切な命令メ
モリ１４からダウン・カウンタ１６にロードし、補間部
分をデコードし、命令レジスタ１９を介してタイミング
（遅延）補間器１８に供給する。ダウン・カウンタ１６
は、ステート・マシンの型式でもよく、各事象命令のク
ロック部分に応じて外部クロック基準を補間する際に、
どの（何番目の）クロック・パルスが発生するかを決定
する。ダウン・カウンタ１６、即ち、ステート・マシン
は、外部クロック基準のＮ回の計数の後に、パルス出力
を発生する。なお、Ｎはこのカウンタにロードされる計
数値である。タイミング補間器１８は、ダウン・カウン
タ１６からのパルス出力を遅延させ、後で、外部クロッ
ク周期のＭ／Ｘにてトリガ出力を発生する。なお、Ｍは
事象命令の補間部分であり、Ｘはタイミング補間器１８
内の遅延要素の数である。遅延要素の数Ｘが３２のなら
ば、タイミング補間器１８は、分解能が外部クロック周
期の１／３２であるタイミングを与える。調停回路２０
は、タイミング補間器１８からトリガ出力を受け、命令
レジスタ１９からの駆動出力イネーブル・ビット（ＤＥ
Ｎ）によりイネーブルされた際に、データ出力ビットが
決定した試験信号（ＯＵＴ）をＩＣの出力ピンに供給す
る。捕獲レジスタ２２も範囲走査試験（インタフェー
ス）用の試験データ・レジスタの一部であるが、マルチ
プレクサ１３（図２）を介して、ＤＵＴからの試験デー
タ（ＩＮ）を捕獲する。共有される遅延校正回路２４
も、外部クロックＥＸＴＣＬＫを受けて、総てのチャン
ネルに対して、タイミング・アナライザ回路１２の各々
のタイミング補間器１８の遅延要素用に、電源電圧型式
の校正信号を発生する。よって、各遅延要素による遅延
は、外部クロック周期の１／Ｘである。捕獲レジスタ２
２内のデータは、範囲走査試験インタフェースにより読
出される。事象命令の終わりにて、補間器１８からのト
リガにより、適切な命令メモリ１４は、次の事象命令を
実行するために、この次の事象命令をダウン・カウンタ
１６及び命令レジスタ１９に伝送する。
【００１２】動作において、事象命令は、２つのキュー
の間で交互に実行される。事象命令がそのダウン・カウ
ンタ１６にロードされると、このカウンタは、命令動作
が行われる前に、その終了値まで減少する計数（カウン
ト・ダウン）を行う。終了値において、補間器１８が、
例えば外部クロック周期の１／３２だけの付加的な遅延
を加える。この遅延の後に、捕獲レジスタ２２内に入力
ピンのロジック・レベルを捕獲する。駆動出力イネーブ
ル・ビットＤＥＮが高ならば、調停回路２０は駆動出力
ビットの値（ＯＵＴ）を出力ピンに供給する。図１の夫
々１対のブロック１４、１６、１８、１９、２２を交互
に動作させるインタリーブ技法により、１外部クロック
・サイクル毎に１つの事象命令を実行できる。データ捕
獲のみが実行されると、１外部クロック・サイクル、又
は隣接した外部クロック・サイクル間に生じる１補間計
数内に、２回の取込みが行われる。駆動命令は、少なく
とも１外部クロック・サイクルを分割する必要がある。
本発明のタイミング・アナライザに関して範囲試験走査
技法を説明したが、適切なプログラム・バスを用いて、
命令メモリ１４にタイミング事象命令をロードできると
共に、捕獲レジスタ２２の捕獲内容を読出せる。
の間で交互に実行される。事象命令がそのダウン・カウ
ンタ１６にロードされると、このカウンタは、命令動作
が行われる前に、その終了値まで減少する計数（カウン
ト・ダウン）を行う。終了値において、補間器１８が、
例えば外部クロック周期の１／３２だけの付加的な遅延
を加える。この遅延の後に、捕獲レジスタ２２内に入力
ピンのロジック・レベルを捕獲する。駆動出力イネーブ
ル・ビットＤＥＮが高ならば、調停回路２０は駆動出力
ビットの値（ＯＵＴ）を出力ピンに供給する。図１の夫
々１対のブロック１４、１６、１８、１９、２２を交互
に動作させるインタリーブ技法により、１外部クロック
・サイクル毎に１つの事象命令を実行できる。データ捕
獲のみが実行されると、１外部クロック・サイクル、又
は隣接した外部クロック・サイクル間に生じる１補間計
数内に、２回の取込みが行われる。駆動命令は、少なく
とも１外部クロック・サイクルを分割する必要がある。
本発明のタイミング・アナライザに関して範囲試験走査
技法を説明したが、適切なプログラム・バスを用いて、
命令メモリ１４にタイミング事象命令をロードできると
共に、捕獲レジスタ２２の捕獲内容を読出せる。
【００１３】図３は、本発明によるタイミング・アナラ
イザに共有の遅延校正回路２４のブロック図である。こ
の共有遅延校正回路２４は、１９８０年１１月発行のＩ
ＥＥＥトランザクション・オン・コミュニケーションズ
のＣＯＭ−２８巻１１号の１８４９頁〜１８５８頁に記
載されたフロイド・エム・ガードナー著「電荷ポンプ位
相拘束ループ」に開示された如き電荷ポンプ位相拘束ル
ープ（ＰＬＬ）の型式である。共有遅延校正回路２４の
機能は、補間器１８に用いる遅延要素の遅延を校正する
ことである。このＰＬＬは、図４に詳細に示す位相／周
波数検出器（ＰＦＤ）２６を含んでいる。このＰＦＤ２
６は、１９７１年４月に発行されたＩＥＥＥ会報のプロ
シーディングス・レター７１７頁〜７１８頁に記載され
たジェイ・ジェイ・ブラウン著「デジタル位相及び周波
数高感度検出器」に開示されている。ＰＦＤ２６は、Ｄ
ＵＴからの外部クロック基準ＥＸＴＣＬＫと、電圧制御
発振器（ＶＣＯ）２８からの内部クロック信号（ＩＮＴ
ＣＬＫ）とを受け、エラー信号出力（ＥＲＲ）を発生す
る。ＶＣＯ２８内の基準電圧発生器３０はＥＲＲを受け
て、出力端に１対の可変電圧＋Ｖ、−Ｖを発生する。こ
れら＋Ｖ及び−Ｖをリング発振器（ＯＳＣ）３２の遅延
要素に供給して、その周波数を制御する。この実施例に
おいて、リング発振器３２は、１５個の反転器と、この
反転器と同じ伝搬遅延となるように構成された１個の伝
送ゲートとを具えている。ＯＳＣ３２は、複数の差動位
相出力を発生し、これら出力は、マルチプレクサ（ＭＵ
Ｘ）３４に入力する。複数の差動位相出力の選択された
１つは、ＰＦＤ２６の内部クロックである。これによ
り、ＰＬＬが完成する。マルチプレクサ３４は、リング
発振器の負荷となる。このＰＬＬは、スイッチングしき
い値を一定に維持するように、反転器及び伝送スイッチ
に供給する電源電圧を調整して、プリント回路基板、集
積回路又はマルチチップ・モジュールである被試験装置
（ＤＵＴ）から得た外部クロックにリング発振器をロッ
クさせる。これは、詳細に後述するように、遅延要素の
伝搬遅延を変化させて、その結果、リング発振器の周波
数を変化させる。ＰＬＬがロックされると、この例で
は、遅延要素の遅延は、外部クロック・サイクルの１／
３２毎に校正されるので、同じ電源により電源供給さ
れ、同様に負荷が与えられた遅延要素の遅延は同じにな
る。
イザに共有の遅延校正回路２４のブロック図である。こ
の共有遅延校正回路２４は、１９８０年１１月発行のＩ
ＥＥＥトランザクション・オン・コミュニケーションズ
のＣＯＭ−２８巻１１号の１８４９頁〜１８５８頁に記
載されたフロイド・エム・ガードナー著「電荷ポンプ位
相拘束ループ」に開示された如き電荷ポンプ位相拘束ル
ープ（ＰＬＬ）の型式である。共有遅延校正回路２４の
機能は、補間器１８に用いる遅延要素の遅延を校正する
ことである。このＰＬＬは、図４に詳細に示す位相／周
波数検出器（ＰＦＤ）２６を含んでいる。このＰＦＤ２
６は、１９７１年４月に発行されたＩＥＥＥ会報のプロ
シーディングス・レター７１７頁〜７１８頁に記載され
たジェイ・ジェイ・ブラウン著「デジタル位相及び周波
数高感度検出器」に開示されている。ＰＦＤ２６は、Ｄ
ＵＴからの外部クロック基準ＥＸＴＣＬＫと、電圧制御
発振器（ＶＣＯ）２８からの内部クロック信号（ＩＮＴ
ＣＬＫ）とを受け、エラー信号出力（ＥＲＲ）を発生す
る。ＶＣＯ２８内の基準電圧発生器３０はＥＲＲを受け
て、出力端に１対の可変電圧＋Ｖ、−Ｖを発生する。こ
れら＋Ｖ及び−Ｖをリング発振器（ＯＳＣ）３２の遅延
要素に供給して、その周波数を制御する。この実施例に
おいて、リング発振器３２は、１５個の反転器と、この
反転器と同じ伝搬遅延となるように構成された１個の伝
送ゲートとを具えている。ＯＳＣ３２は、複数の差動位
相出力を発生し、これら出力は、マルチプレクサ（ＭＵ
Ｘ）３４に入力する。複数の差動位相出力の選択された
１つは、ＰＦＤ２６の内部クロックである。これによ
り、ＰＬＬが完成する。マルチプレクサ３４は、リング
発振器の負荷となる。このＰＬＬは、スイッチングしき
い値を一定に維持するように、反転器及び伝送スイッチ
に供給する電源電圧を調整して、プリント回路基板、集
積回路又はマルチチップ・モジュールである被試験装置
（ＤＵＴ）から得た外部クロックにリング発振器をロッ
クさせる。これは、詳細に後述するように、遅延要素の
伝搬遅延を変化させて、その結果、リング発振器の周波
数を変化させる。ＰＬＬがロックされると、この例で
は、遅延要素の遅延は、外部クロック・サイクルの１／
３２毎に校正されるので、同じ電源により電源供給さ
れ、同様に負荷が与えられた遅延要素の遅延は同じにな
る。
【００１４】上述のガードナーの論文に記載された従来
のＰＬＬにおいては、図４に示す位相／周波数検出回路
３６を用いて、内部クロック及び外部クロックを比較
し、「アップ（ＵＰ）」及び「ダウン（ＤＮ）」パルス
を発生する。（なお、／ＵＰ及び／ＤＮは、ＵＰ及びＤ
Ｎの相補信号である。）これらパルスは、位相電流Ｉｐ
をループ・フィルタ３８に入力したり、フィルタ３８か
ら出力したりするのを制御して、ループ・フィルタ３８
内のコンデンサＣ１及びＣ２に電荷を加えたり、これら
コンデンサから電荷を取り去る。ループ・コンデンサＣ
１の電圧は、内部クロック発生用のＶＣＯ２８を制御す
る。外部クロック周波数及び内部クロック周波数の差が
顕著であると、位相／周波数検出回路３６は、大きな衝
撃係数で適切な「アップ」又は「ダウン」パルスを発生
する。これら周波数が同じであるか、２つのクロックが
位相のわずかな違いとみなせる程近い場合、「アップ」
又は「ダウン」パルスの幅は、クロック間の位相差に比
例する。制御電流Ｉｐの大きさ及びループ・フィルタ３
８のコンデンサＣ１、Ｃ２の容量により、周波数周波数
の変化率が決まる。伝搬及びデジタル化遅延により生じ
た応答の遅れを補償するために、直列の抵抗器Ｒ１及び
コンデンサＣ２により補償を行う。捕獲時間を最短にす
るため、大きなループ利得が必要である。しかし、種々
の部品、特にＶＣＯ２８内の部品の伝搬遅延のために、
過大な利得では回路が不安定になる。より高い周波数に
おいては、伝搬遅延の影響が大きくなる。広い周波数範
囲にわたって捕獲時間を最短にするためには、ループ利
得を周波数に反比例、即ち、クロック周期に比例させる
必要がある。高周波数減衰をループ・フィルタ３８によ
り行うと、付加的な伝搬遅延が生じる。
のＰＬＬにおいては、図４に示す位相／周波数検出回路
３６を用いて、内部クロック及び外部クロックを比較
し、「アップ（ＵＰ）」及び「ダウン（ＤＮ）」パルス
を発生する。（なお、／ＵＰ及び／ＤＮは、ＵＰ及びＤ
Ｎの相補信号である。）これらパルスは、位相電流Ｉｐ
をループ・フィルタ３８に入力したり、フィルタ３８か
ら出力したりするのを制御して、ループ・フィルタ３８
内のコンデンサＣ１及びＣ２に電荷を加えたり、これら
コンデンサから電荷を取り去る。ループ・コンデンサＣ
１の電圧は、内部クロック発生用のＶＣＯ２８を制御す
る。外部クロック周波数及び内部クロック周波数の差が
顕著であると、位相／周波数検出回路３６は、大きな衝
撃係数で適切な「アップ」又は「ダウン」パルスを発生
する。これら周波数が同じであるか、２つのクロックが
位相のわずかな違いとみなせる程近い場合、「アップ」
又は「ダウン」パルスの幅は、クロック間の位相差に比
例する。制御電流Ｉｐの大きさ及びループ・フィルタ３
８のコンデンサＣ１、Ｃ２の容量により、周波数周波数
の変化率が決まる。伝搬及びデジタル化遅延により生じ
た応答の遅れを補償するために、直列の抵抗器Ｒ１及び
コンデンサＣ２により補償を行う。捕獲時間を最短にす
るため、大きなループ利得が必要である。しかし、種々
の部品、特にＶＣＯ２８内の部品の伝搬遅延のために、
過大な利得では回路が不安定になる。より高い周波数に
おいては、伝搬遅延の影響が大きくなる。広い周波数範
囲にわたって捕獲時間を最短にするためには、ループ利
得を周波数に反比例、即ち、クロック周期に比例させる
必要がある。高周波数減衰をループ・フィルタ３８によ
り行うと、付加的な伝搬遅延が生じる。
【００１５】位相／周波数検出回路３６は、相補型式の
「アップ」及び「ダウン」信号出力を発生する。これら
出力は、内部クロックが外部クロックよりも進んでいる
か遅れているかを示す。これら「アップ」及び「ダウ
ン」信号は電荷ポンプ４０に入力する。この電荷ポンプ
４０は、１対の差動入力電界効果トランジスタ（ＦＥ
Ｔ）Ｑ１、Ｑ２のアップ・スイッチ４２と、１対の差動
入力ＦＥＴであるＱ３、Ｑ４のダウン・スイッチ４４と
で構成されている。各トランジスタ対の一方トランジス
タＱ１、Ｑ３の出力がループ・フィルタ３８に供給さ
れ、各トランジスタ対の他方のトランジスタＱ２、Ｑ４
の出力端がループ・フィルタ３８の出力端に結合する。
ループ・フィルタ３８は、演算増幅器４６を具えてお
り、この演算増幅器の非反転入力端は、電荷ポンプ・コ
ンデンサＣ１とリード補償用抵抗器Ｒ１及びコンデンサ
Ｃ２の直列接続との並列組合せ回路に接続されると共
に、ＦＥＴ（Ｑ１、Ｑ３）の第１出力端にも接続され
る。演算増幅器４６の出力端は、この演算増幅器の他方
の入力端（反転入力端）に接続されると共に、ＦＥＴ
（Ｑ２、Ｑ４）の他方の出力端にも接続される。この演
算増幅器４６の出力信号は、エラー信号ＥＲＲである。
「アップ」及び「ダウン」信号出力を発生する。これら
出力は、内部クロックが外部クロックよりも進んでいる
か遅れているかを示す。これら「アップ」及び「ダウ
ン」信号は電荷ポンプ４０に入力する。この電荷ポンプ
４０は、１対の差動入力電界効果トランジスタ（ＦＥ
Ｔ）Ｑ１、Ｑ２のアップ・スイッチ４２と、１対の差動
入力ＦＥＴであるＱ３、Ｑ４のダウン・スイッチ４４と
で構成されている。各トランジスタ対の一方トランジス
タＱ１、Ｑ３の出力がループ・フィルタ３８に供給さ
れ、各トランジスタ対の他方のトランジスタＱ２、Ｑ４
の出力端がループ・フィルタ３８の出力端に結合する。
ループ・フィルタ３８は、演算増幅器４６を具えてお
り、この演算増幅器の非反転入力端は、電荷ポンプ・コ
ンデンサＣ１とリード補償用抵抗器Ｒ１及びコンデンサ
Ｃ２の直列接続との並列組合せ回路に接続されると共
に、ＦＥＴ（Ｑ１、Ｑ３）の第１出力端にも接続され
る。演算増幅器４６の出力端は、この演算増幅器の他方
の入力端（反転入力端）に接続されると共に、ＦＥＴ
（Ｑ２、Ｑ４）の他方の出力端にも接続される。この演
算増幅器４６の出力信号は、エラー信号ＥＲＲである。
【００１６】位相電流Ｉｐを発生するために、従来の定
電流源の代わりに、差動電流源４７をこのＰＦＤ２６に
付加する。差動電流源４７は、外部クロックから差動位
相電流＋Ｉｐ及び−Ｉｐを発生する。外部クロックをク
ロック発生器４８に供給し、このクロック発生器４８
は、当業者に周知の方法で、外部クロックを３つの重な
らない位相信号Ｏ１、Ｏ２、Ｏ３に分割する。これら３
つの位相信号を周波数／電流変換器５０に入力して、差
動電流＋Ｉｐ、−Ｉｐを発生する。図５は、周波数／電
流変換器５０の回路図である。この図５に示す如く、定
電流源６８は、ＦＥＴの第１差動対Ｑ５、Ｑ６用の電流
を供給し、これらＱ５、Ｑ６にはクロック発生器４８か
らの差動位相１信号（Ｏ１、／Ｏ１）も供給する。電流
源６８には、正電源電圧が供給されている（図５では、
単に端子のみを示す）。正の位相１信号用のＦＥＴであ
るＱ６のドレインを接地し、負の位相１信号用のＦＥＴ
であるＱ５のドレインを、逆極性のＦＥＴであるＱ７に
結合する。このＱ７は、位相３信号Ｏ３によりゲートさ
れる。蓄積コンデンサＣ３を負の位相１ＦＥＴのＱ５及
び位相３ＦＥＴのＱ７の共通接続点と、接地との間に結
合する。差動位相２信号（Ｏ２、／Ｏ２）で制御される
伝送ゲート７０は、蓄積コンデンサＣ３を保持コンデン
サＣ４及び演算増幅器７２の反転入力端に結合する。演
算増幅器７２の出力を、バッファＦＥＴのＱ８、正出力
ＦＥＴのＱ９及び負制御ＦＥＴのＱ１０のゲートに供給
する。バッファＦＥＴのＱ８の出力端を演算増幅器７２
の正入力端に結合する。正出力ＦＥＴのＱ９の出力端
は、正電荷電流＋Ｉｐを発生し、負制御ＦＥＴのＱ１０
の出力は、電流ミラー７４を駆動して、負電荷電流−Ｉ
ｐを発生する。
電流源の代わりに、差動電流源４７をこのＰＦＤ２６に
付加する。差動電流源４７は、外部クロックから差動位
相電流＋Ｉｐ及び−Ｉｐを発生する。外部クロックをク
ロック発生器４８に供給し、このクロック発生器４８
は、当業者に周知の方法で、外部クロックを３つの重な
らない位相信号Ｏ１、Ｏ２、Ｏ３に分割する。これら３
つの位相信号を周波数／電流変換器５０に入力して、差
動電流＋Ｉｐ、−Ｉｐを発生する。図５は、周波数／電
流変換器５０の回路図である。この図５に示す如く、定
電流源６８は、ＦＥＴの第１差動対Ｑ５、Ｑ６用の電流
を供給し、これらＱ５、Ｑ６にはクロック発生器４８か
らの差動位相１信号（Ｏ１、／Ｏ１）も供給する。電流
源６８には、正電源電圧が供給されている（図５では、
単に端子のみを示す）。正の位相１信号用のＦＥＴであ
るＱ６のドレインを接地し、負の位相１信号用のＦＥＴ
であるＱ５のドレインを、逆極性のＦＥＴであるＱ７に
結合する。このＱ７は、位相３信号Ｏ３によりゲートさ
れる。蓄積コンデンサＣ３を負の位相１ＦＥＴのＱ５及
び位相３ＦＥＴのＱ７の共通接続点と、接地との間に結
合する。差動位相２信号（Ｏ２、／Ｏ２）で制御される
伝送ゲート７０は、蓄積コンデンサＣ３を保持コンデン
サＣ４及び演算増幅器７２の反転入力端に結合する。演
算増幅器７２の出力を、バッファＦＥＴのＱ８、正出力
ＦＥＴのＱ９及び負制御ＦＥＴのＱ１０のゲートに供給
する。バッファＦＥＴのＱ８の出力端を演算増幅器７２
の正入力端に結合する。正出力ＦＥＴのＱ９の出力端
は、正電荷電流＋Ｉｐを発生し、負制御ＦＥＴのＱ１０
の出力は、電流ミラー７４を駆動して、負電荷電流−Ｉ
ｐを発生する。
【００１７】位相１の期間中、定電流源６８からの電流
は、蓄積コンデンサＣ３に流れる。それ以外の位相期間
では、電流は、ＦＥＴのＱ６により接地に流れる。蓄積
コンデンサＣ３に加えられた電荷、即ち、電圧の増分は
位相１信号に比例し、この位相１信号は外部クロック周
期に比例する。位相２の期間中、伝送ゲート７０がオン
になり、蓄積コンデンサＣ３の電荷が保持コンデンサＣ
４に伝送される。なお、このコンデンサＣ４の容量は、
非常に小さい。位相３の期間中、蓄積コンデンサＣ３
は、ＦＥＴのＱ７により放電される。よって、この期間
中、保持コンデンサＣ４の電圧は、外部クロックの周期
に比例する。演算増幅器７２及びバッファＦＥＴのＱ８
により、バッファ抵抗器Ｒ２の電圧が保持コンデンサＣ
４の電圧に等しくなる。よって、バッファ抵抗器Ｒ２を
流れる電流は、外部クロック周期に比例する。正出力Ｆ
ＥＴのＱ９のゲート・ソース間の電圧は、バッファＦＥ
ＴのＱ８のゲート・ソース間の電圧と同じである。ま
た、これら両方のＦＥＴが飽和モードなので、正出力電
流＋Ｉｐは、バッファ抵抗器Ｒ２を流れる電流と同じで
ある。負制御ＦＥＴのＱ１０及び電流ミラー７４は、＋
Ｉｐと同じ大きさの負出力電流−Ｉｐを発生する。よっ
て、外部クロック周期に比例する電流＋Ｉｐ、−Ｉｐを
調整することにより、外部クロック周波数を検知し、ル
ープ利得を制御する。ループ・フィルタ３８の電圧変化
比率に影響を与えると、これら電流がＰＬＬのループ利
得を直接調整する。付加的な遅延が導入されないので、
ＰＬＬの動作は悪影響を与えない。よって、広い周波数
範囲にわたって、捕獲時間を最短にできる。
は、蓄積コンデンサＣ３に流れる。それ以外の位相期間
では、電流は、ＦＥＴのＱ６により接地に流れる。蓄積
コンデンサＣ３に加えられた電荷、即ち、電圧の増分は
位相１信号に比例し、この位相１信号は外部クロック周
期に比例する。位相２の期間中、伝送ゲート７０がオン
になり、蓄積コンデンサＣ３の電荷が保持コンデンサＣ
４に伝送される。なお、このコンデンサＣ４の容量は、
非常に小さい。位相３の期間中、蓄積コンデンサＣ３
は、ＦＥＴのＱ７により放電される。よって、この期間
中、保持コンデンサＣ４の電圧は、外部クロックの周期
に比例する。演算増幅器７２及びバッファＦＥＴのＱ８
により、バッファ抵抗器Ｒ２の電圧が保持コンデンサＣ
４の電圧に等しくなる。よって、バッファ抵抗器Ｒ２を
流れる電流は、外部クロック周期に比例する。正出力Ｆ
ＥＴのＱ９のゲート・ソース間の電圧は、バッファＦＥ
ＴのＱ８のゲート・ソース間の電圧と同じである。ま
た、これら両方のＦＥＴが飽和モードなので、正出力電
流＋Ｉｐは、バッファ抵抗器Ｒ２を流れる電流と同じで
ある。負制御ＦＥＴのＱ１０及び電流ミラー７４は、＋
Ｉｐと同じ大きさの負出力電流−Ｉｐを発生する。よっ
て、外部クロック周期に比例する電流＋Ｉｐ、−Ｉｐを
調整することにより、外部クロック周波数を検知し、ル
ープ利得を制御する。ループ・フィルタ３８の電圧変化
比率に影響を与えると、これら電流がＰＬＬのループ利
得を直接調整する。付加的な遅延が導入されないので、
ＰＬＬの動作は悪影響を与えない。よって、広い周波数
範囲にわたって、捕獲時間を最短にできる。
【００１８】図６は、本発明による共有遅延校正回路用
のリング発振器及びマルチプレクサのブロック図であ
り、図７は、このリング発振器の部分的な回路図であ
る。これら図６及び図７に示す如く、リング発振器ＯＳ
Ｃ３２は、直列結合された複数の遅延要素７６を具えて
おり、最終段遅延要素の出力端は、伝送スイッチ７８を
介して初段の遅延要素の入力端に結合している。各遅延
要素の出力はマルチプレクサ３４に入力し、このマルチ
プレクサにより選択された１つの出力が発振器３２の出
力となる。遅延要素７６の特性によれば、各要素の遅延
量は、各遅延要素に供給される電圧＋Ｖ、−Ｖの関数に
なる。よって、リング発振器を伝搬するパルスは、遅延
要素７６の総合伝搬遅延の逆数の２倍の周波数出力を発
生する。遅延要素７６用の電圧＋Ｖ、−Ｖを可変するこ
とにより、リング発振器周波数の必要な制御が行える。
のリング発振器及びマルチプレクサのブロック図であ
り、図７は、このリング発振器の部分的な回路図であ
る。これら図６及び図７に示す如く、リング発振器ＯＳ
Ｃ３２は、直列結合された複数の遅延要素７６を具えて
おり、最終段遅延要素の出力端は、伝送スイッチ７８を
介して初段の遅延要素の入力端に結合している。各遅延
要素の出力はマルチプレクサ３４に入力し、このマルチ
プレクサにより選択された１つの出力が発振器３２の出
力となる。遅延要素７６の特性によれば、各要素の遅延
量は、各遅延要素に供給される電圧＋Ｖ、−Ｖの関数に
なる。よって、リング発振器を伝搬するパルスは、遅延
要素７６の総合伝搬遅延の逆数の２倍の周波数出力を発
生する。遅延要素７６用の電圧＋Ｖ、−Ｖを可変するこ
とにより、リング発振器周波数の必要な制御が行える。
【００１９】図８は、本発明による共有遅延校正回路の
遅延要素の遅延時間を制御する電圧用の基準電圧発生器
の回路図である。この図８に示す基準電圧発生器３０は
反転回路を用いており、これは、１９８６年３月２５日
に発行されたテレンス・イー・マジーの米国特許第４５
７８６００号「ＣＭＯＳバッファ回路」を、１９８９年
５月２３日に発行されたアーノルド・エム・フリスチの
米国特許第４８３３３５０号「バイポーラＣＭＯＳデジ
タル・インタフェース回路」で変更したものである。変
更されたマジーの反転回路を、ここではマジー・エミュ
レータと呼ぶ。位相／周波数検出回路３６の「アップ」
及び「ダウン」パルスから発生したエラー信号ＥＲＲを
演算増幅器７９、８０に入力する。一方の増幅器８０
は、利得１の反転バッファとして構成され、その出力端
は、４個のＦＥＴ（Ｑ１１〜Ｑ１４）及び出力バッファ
８２、８４で形成されたマジーのエミュレータ７７の一
方の入力端に結合している。他方の増幅器７９は、帰還
増幅器として構成され、ＥＲＲ用の正の利得を与える。
増幅器７９は、増幅したＥＲＲをマジーのエミュレータ
７７の他方の入力端に供給する。バッファ８２、８４の
出力端は、ＯＳＣ３８の遅延要素７６用の＋Ｖ、−Ｖを
発生する。
遅延要素の遅延時間を制御する電圧用の基準電圧発生器
の回路図である。この図８に示す基準電圧発生器３０は
反転回路を用いており、これは、１９８６年３月２５日
に発行されたテレンス・イー・マジーの米国特許第４５
７８６００号「ＣＭＯＳバッファ回路」を、１９８９年
５月２３日に発行されたアーノルド・エム・フリスチの
米国特許第４８３３３５０号「バイポーラＣＭＯＳデジ
タル・インタフェース回路」で変更したものである。変
更されたマジーの反転回路を、ここではマジー・エミュ
レータと呼ぶ。位相／周波数検出回路３６の「アップ」
及び「ダウン」パルスから発生したエラー信号ＥＲＲを
演算増幅器７９、８０に入力する。一方の増幅器８０
は、利得１の反転バッファとして構成され、その出力端
は、４個のＦＥＴ（Ｑ１１〜Ｑ１４）及び出力バッファ
８２、８４で形成されたマジーのエミュレータ７７の一
方の入力端に結合している。他方の増幅器７９は、帰還
増幅器として構成され、ＥＲＲ用の正の利得を与える。
増幅器７９は、増幅したＥＲＲをマジーのエミュレータ
７７の他方の入力端に供給する。バッファ８２、８４の
出力端は、ＯＳＣ３８の遅延要素７６用の＋Ｖ、−Ｖを
発生する。
【００２０】マジーのエミュレータ７７は、高性能ＣＭ
ＯＳ反転器となる手段であり、スイッチング電圧は、電
源電圧の２分の１である。しかし、このアプリケーショ
ンでは、ＣＭＯＳ反転器の供給電圧＋Ｖ、−Ｖを調整し
ながら、同じスイッチング電圧を維持することが望まし
い。供給電圧＋Ｖ、−Ｖを電源電圧の最大範囲近くに調
整することも望ましい。遅延要素７６の伝搬遅延は、こ
れら要素に供給される電圧の関数であるので、最大周波
数範囲を得るには、基準電圧＋Ｖ、−Ｖが供給電圧Ｖc
c、Ｖee又は接地（ＧＮＤ）に近づけることが望まし
い。図８の回路３０の制限は、電圧＋Ｖ、−Ｖが電源電
圧の２分の１を越せないことである。この問題を避ける
には、マジーのエミュレータ７７の外側の２個のトラン
ジスタＱ１１、Ｑ１４を、図９に示すように、電圧源に
することである。これは、トランジスタＱ１１〜Ｑ１４
の総てを流れる電流が同じなので、可能である。次に、
制御電圧を、正電圧Ｖccと直列に加算し、負又は接地電
源から減算する。
ＯＳ反転器となる手段であり、スイッチング電圧は、電
源電圧の２分の１である。しかし、このアプリケーショ
ンでは、ＣＭＯＳ反転器の供給電圧＋Ｖ、−Ｖを調整し
ながら、同じスイッチング電圧を維持することが望まし
い。供給電圧＋Ｖ、−Ｖを電源電圧の最大範囲近くに調
整することも望ましい。遅延要素７６の伝搬遅延は、こ
れら要素に供給される電圧の関数であるので、最大周波
数範囲を得るには、基準電圧＋Ｖ、−Ｖが供給電圧Ｖc
c、Ｖee又は接地（ＧＮＤ）に近づけることが望まし
い。図８の回路３０の制限は、電圧＋Ｖ、−Ｖが電源電
圧の２分の１を越せないことである。この問題を避ける
には、マジーのエミュレータ７７の外側の２個のトラン
ジスタＱ１１、Ｑ１４を、図９に示すように、電圧源に
することである。これは、トランジスタＱ１１〜Ｑ１４
の総てを流れる電流が同じなので、可能である。次に、
制御電圧を、正電圧Ｖccと直列に加算し、負又は接地電
源から減算する。
【００２１】このように変形した基準電圧発生器８５を
図１０に示す。演算増幅器８８、８９と、抵抗回路網８
６とは、出力端子＋Ｖ、−Ｖと直列の各電圧源として作
用し、トランジスタＱ１２、Ｑ１３が利用可能な電圧を
増加させる。エラー信号をＶcc電源に加算し、接地電源
から減算する。この変形した回路８５は、マジーのエミ
ュレータ７７の外側の２個のＦＥＴのＱ１１、Ｑ１４
を、抵抗回路網８６及び演算増幅器８８、９０で置き換
えたものである。ＦＥＴのＱ１２、Ｑ１３からの正出力
を、一方の演算増幅器８８の一方の入力端に抵抗結合す
る。抵抗回路網８６の一部である分圧器は、エラー信号
ＥＲＲで決まる点にて、一方の入力をバイアスする。演
算増幅器８８の他方の入力は、接地及び中間範囲電圧Ｖ
MID の間の分圧器によりバイアスする。なお、この中間
範囲電圧は、供給電圧の間である。演算増幅器８８の出
力端及び第２（反転）入力端間の帰還抵抗器が、適切な
利得を定める。演算増幅器８８の出力端は、負基準出力
端−Ｖに結合する。
図１０に示す。演算増幅器８８、８９と、抵抗回路網８
６とは、出力端子＋Ｖ、−Ｖと直列の各電圧源として作
用し、トランジスタＱ１２、Ｑ１３が利用可能な電圧を
増加させる。エラー信号をＶcc電源に加算し、接地電源
から減算する。この変形した回路８５は、マジーのエミ
ュレータ７７の外側の２個のＦＥＴのＱ１１、Ｑ１４
を、抵抗回路網８６及び演算増幅器８８、９０で置き換
えたものである。ＦＥＴのＱ１２、Ｑ１３からの正出力
を、一方の演算増幅器８８の一方の入力端に抵抗結合す
る。抵抗回路網８６の一部である分圧器は、エラー信号
ＥＲＲで決まる点にて、一方の入力をバイアスする。演
算増幅器８８の他方の入力は、接地及び中間範囲電圧Ｖ
MID の間の分圧器によりバイアスする。なお、この中間
範囲電圧は、供給電圧の間である。演算増幅器８８の出
力端及び第２（反転）入力端間の帰還抵抗器が、適切な
利得を定める。演算増幅器８８の出力端は、負基準出力
端−Ｖに結合する。
【００２２】同様に、負出力端−Ｖは、他の演算増幅器
９０の第１（非反転）入力端にも結合し、この演算増幅
器は、供給電圧間の分圧器によりバイアスされる。演算
増幅器９０の第２（反転）入力端は、ＶMID 及びＥＲＲ
間の分圧器により定まる。演算増幅器９０の出力端及び
第２入力端間の帰還抵抗器が適切な利得を定め、その出
力端が正基準電圧端＋Ｖに結合する。抵抗回路網８６の
抵抗器の値は、総て等しい。
９０の第１（非反転）入力端にも結合し、この演算増幅
器は、供給電圧間の分圧器によりバイアスされる。演算
増幅器９０の第２（反転）入力端は、ＶMID 及びＥＲＲ
間の分圧器により定まる。演算増幅器９０の出力端及び
第２入力端間の帰還抵抗器が適切な利得を定め、その出
力端が正基準電圧端＋Ｖに結合する。抵抗回路網８６の
抵抗器の値は、総て等しい。
【００２３】図１１は、本発明による可変供給電圧発生
器の別の実施例９１を示す。正電源及びエラー信号の組
合せである入力制御信号ＶINは、第１演算増幅器９３に
入力するので、この制御信号が正電圧＋Ｖを直接制御す
る。第１演算増幅器９３の他方の入力は、ｐチャンネル
・トランジスタＱ１２からの正出力である。出力線は、
ｐチャンネル・トランジスタＱ１２の正出力端に結合し
ている。同様に、トランジスタＱ１２、Ｑ１３からの中
間電圧ＶMID を第２演算増幅器９５の一方の入力端に供
給し、電源電圧の半分であるＶCC／２を演算増幅器９５
の他方の入力端に基準として供給する。第２演算増幅器
９５の出力端を、ｎチャンネル・トランジスタＱ１３の
出力端及び負電圧線−Ｖに結合する。第１演算増幅器９
３は入力制御信号を緩衝し、第２演算増幅器９５は高イ
ンピーダンスで、２個のトランジスタＱ１２、Ｑ１３を
流れる電流を確実に等しくする。第２演算増幅器９５の
出力端は、２個のトランジスタＱ１２、Ｑ１３を流れる
電流を引き込むので、これらトランジスタの接続点の電
圧が基準電圧に維持される。よって、入力制御信号は、
正電圧＋Ｖを直接的に調整する一方、負電圧−Ｖが変化
に追従するので、所望の＋Ｖに対して、正確な−Ｖが発
生する。
器の別の実施例９１を示す。正電源及びエラー信号の組
合せである入力制御信号ＶINは、第１演算増幅器９３に
入力するので、この制御信号が正電圧＋Ｖを直接制御す
る。第１演算増幅器９３の他方の入力は、ｐチャンネル
・トランジスタＱ１２からの正出力である。出力線は、
ｐチャンネル・トランジスタＱ１２の正出力端に結合し
ている。同様に、トランジスタＱ１２、Ｑ１３からの中
間電圧ＶMID を第２演算増幅器９５の一方の入力端に供
給し、電源電圧の半分であるＶCC／２を演算増幅器９５
の他方の入力端に基準として供給する。第２演算増幅器
９５の出力端を、ｎチャンネル・トランジスタＱ１３の
出力端及び負電圧線−Ｖに結合する。第１演算増幅器９
３は入力制御信号を緩衝し、第２演算増幅器９５は高イ
ンピーダンスで、２個のトランジスタＱ１２、Ｑ１３を
流れる電流を確実に等しくする。第２演算増幅器９５の
出力端は、２個のトランジスタＱ１２、Ｑ１３を流れる
電流を引き込むので、これらトランジスタの接続点の電
圧が基準電圧に維持される。よって、入力制御信号は、
正電圧＋Ｖを直接的に調整する一方、負電圧−Ｖが変化
に追従するので、所望の＋Ｖに対して、正確な−Ｖが発
生する。
【００２４】図１２に示す補間器１８は、リング発振器
３８と同様に電圧で制御される遅延要素９２を具えてい
る。時間遅延を行うために、所定数の反転器を選択する
ことによる時間測定システムにおいて、遅延増分は、一
般的に、選択した反転器からの正及び負方向の出力に対
して等しくない。これは、反転器のファンアウト感度、
利得及び入力容量の総てが出力駆動の極性に敏感なため
である。出力が選択された反転器は、連結された反転器
の中で負荷が最も重くなるので、これら問題が強調され
る。その結果、正及び負の極性に対して、遅延増分が非
常に異なる。したがって、遅延増分を等しくするには、
反転器連結に対する入力信号の極性を制御して、選択し
た出力が常に同じ極性の信号とする。補間器１８の入力
は、シングル・エンド入力であり、この入力をシングル
・エンド／差動（相補）変換器９４に供給して、相補デ
ータ信号Ｄ、／Ｄを発生する。相補データ信号を簡単な
マルチプレクサ９６に入力して、補間器遅延要素９２の
入力としてＤ又は／Ｄのいずれかを発生する。すなわ
ち、遅延要素に供給される入力の極性を制御する。簡単
なマルチプレクサ９６は、図１３及び図１４に夫々詳細
に示すように排他的オア・ゲート及び排他的ノア・ゲー
トのいずれかで実現してもよい。出力は、マルチプレク
サ９６の出力端及び各遅延要素９２から導出し、図示の
ようにツリー構造でもよい出力マルチプレクサ９８に入
力する。出力マルチプレクサ９８は、反転器９７を具え
ており、伝送ゲート１０３の２段９９、１０１に接続さ
れる遅延反転器９２の容量負荷が減少する。これら２段
の設計により、伝搬遅延が最小になる。第１段９９は、
命令レジスタ１９からの完全にデコードされた入力（Ｉ
ＮＴ）を必要とするので、１個のみの遅延反転器９２が
負荷を受け、第２段１０１は従来の４入力マルチプレク
サである。出力マルチプレクサ９８が出力用に選択した
補間器１８の特定のタップに応じて、入力マルチプレク
サ９６は適切なデータ信号Ｄ、／Ｄを与えるので、出力
信号は常に同じ極性である。
３８と同様に電圧で制御される遅延要素９２を具えてい
る。時間遅延を行うために、所定数の反転器を選択する
ことによる時間測定システムにおいて、遅延増分は、一
般的に、選択した反転器からの正及び負方向の出力に対
して等しくない。これは、反転器のファンアウト感度、
利得及び入力容量の総てが出力駆動の極性に敏感なため
である。出力が選択された反転器は、連結された反転器
の中で負荷が最も重くなるので、これら問題が強調され
る。その結果、正及び負の極性に対して、遅延増分が非
常に異なる。したがって、遅延増分を等しくするには、
反転器連結に対する入力信号の極性を制御して、選択し
た出力が常に同じ極性の信号とする。補間器１８の入力
は、シングル・エンド入力であり、この入力をシングル
・エンド／差動（相補）変換器９４に供給して、相補デ
ータ信号Ｄ、／Ｄを発生する。相補データ信号を簡単な
マルチプレクサ９６に入力して、補間器遅延要素９２の
入力としてＤ又は／Ｄのいずれかを発生する。すなわ
ち、遅延要素に供給される入力の極性を制御する。簡単
なマルチプレクサ９６は、図１３及び図１４に夫々詳細
に示すように排他的オア・ゲート及び排他的ノア・ゲー
トのいずれかで実現してもよい。出力は、マルチプレク
サ９６の出力端及び各遅延要素９２から導出し、図示の
ようにツリー構造でもよい出力マルチプレクサ９８に入
力する。出力マルチプレクサ９８は、反転器９７を具え
ており、伝送ゲート１０３の２段９９、１０１に接続さ
れる遅延反転器９２の容量負荷が減少する。これら２段
の設計により、伝搬遅延が最小になる。第１段９９は、
命令レジスタ１９からの完全にデコードされた入力（Ｉ
ＮＴ）を必要とするので、１個のみの遅延反転器９２が
負荷を受け、第２段１０１は従来の４入力マルチプレク
サである。出力マルチプレクサ９８が出力用に選択した
補間器１８の特定のタップに応じて、入力マルチプレク
サ９６は適切なデータ信号Ｄ、／Ｄを与えるので、出力
信号は常に同じ極性である。
【００２５】図１３に示す如き排他的オア・ゲート構成
１０１は、ダウン・カウンタ１６又はステート・マシン
からパルスＰを受けると共に、デコードされた補間値に
応じたイネーブル信号Ｓを受ける。イネーブル信号がゼ
ロならば、このパルスが正に向かうと、出力Ｘも正にな
る。しかし、イネーブル信号が１ならば、パルスが正に
なると、出力は負になる。同様に、図１４に示す如き排
他的ノア・ゲート構成１０３では、パルスＰ及びイネー
ブル信号Ｓがゲートの入力となる。イネーブル信号がゼ
ロならば、パルスが正になると、出力Ｘが負になる。ま
た、イネーブル信号が１ならば、パルスが正になると、
出力Ｘも正になる。
１０１は、ダウン・カウンタ１６又はステート・マシン
からパルスＰを受けると共に、デコードされた補間値に
応じたイネーブル信号Ｓを受ける。イネーブル信号がゼ
ロならば、このパルスが正に向かうと、出力Ｘも正にな
る。しかし、イネーブル信号が１ならば、パルスが正に
なると、出力は負になる。同様に、図１４に示す如き排
他的ノア・ゲート構成１０３では、パルスＰ及びイネー
ブル信号Ｓがゲートの入力となる。イネーブル信号がゼ
ロならば、パルスが正になると、出力Ｘが負になる。ま
た、イネーブル信号が１ならば、パルスが正になると、
出力Ｘも正になる。
【００２６】補間器１８の遅延増分の不一致を減らす別
の解決法は、交互のタップに極性反転機能を含んだ反転
器連結の出力を緩衝を大きくすることである。しかし、
この解決法は、より多くのハードウエアと消費電力を必
要とし、良好に動作しない。
の解決法は、交互のタップに極性反転機能を含んだ反転
器連結の出力を緩衝を大きくすることである。しかし、
この解決法は、より多くのハードウエアと消費電力を必
要とし、良好に動作しない。
【００２７】相補信号は、通常、ロジック反転器を用い
た反転により、シングル・エンド入力から発生する。し
かし、これは、１個の反転器の伝搬遅延により、時間的
に、信号が不整合となる。単一の反転器の遅延に等しい
バッファ遅延を行うために、２個のカスケード接続され
た反転器と１個の非反転器とを並列にすることにより、
容量負荷がないときのみに良好な相補信号を発生する。
図１５に示すシングル・エンド／差動（相補）変換器９
４は、３個の差動増幅器１００、１０２及び１０４を組
み合わせたものである。第１差動増幅器１００は、デー
タ信号を不完全な１組の差動出力信号に変換する。これ
ら出力信号を、交差結合方式で、２個の同様な出力差動
増幅器１０２、１０４の入力端に供給する。２個の出力
差動増幅器１０２、１０４からの反転出力を用いて、入
力マルチプレクサ９６の入力用のＤ及び／Ｄ相補データ
信号を発生する。各出力差動増幅器の１組の入力端子間
の差動電圧は、振幅が完全に等しく、極性が反転してい
るので、相補データ信号は、時間的に良好に整合してい
る。
た反転により、シングル・エンド入力から発生する。し
かし、これは、１個の反転器の伝搬遅延により、時間的
に、信号が不整合となる。単一の反転器の遅延に等しい
バッファ遅延を行うために、２個のカスケード接続され
た反転器と１個の非反転器とを並列にすることにより、
容量負荷がないときのみに良好な相補信号を発生する。
図１５に示すシングル・エンド／差動（相補）変換器９
４は、３個の差動増幅器１００、１０２及び１０４を組
み合わせたものである。第１差動増幅器１００は、デー
タ信号を不完全な１組の差動出力信号に変換する。これ
ら出力信号を、交差結合方式で、２個の同様な出力差動
増幅器１０２、１０４の入力端に供給する。２個の出力
差動増幅器１０２、１０４からの反転出力を用いて、入
力マルチプレクサ９６の入力用のＤ及び／Ｄ相補データ
信号を発生する。各出力差動増幅器の１組の入力端子間
の差動電圧は、振幅が完全に等しく、極性が反転してい
るので、相補データ信号は、時間的に良好に整合してい
る。
【００２８】動作において、共有遅延校正回路２４が、
外部クロックによりタイミング・アナライザ回路１２を
校正する。共有遅延校正回路２４内で発生した基準電圧
＋Ｖ、−Ｖを補間器１８内の遅延要素９２に供給するの
で、各出力は、外部クロック周期の１／Ｎ倍の増分の遅
延を行う。なお、Ｎは、補間器内の遅延要素の数であ
る。事象命令を命令メモリ１４から読出し、クロック値
をダウン・カウンタ１６にロードし、補間値を命令レジ
スタ１９内にデコードすると共に、マルチプレクサ制御
信号として補間器出力マルチプレクサ９８に供給する。
外部クロックは、ダウン・カウンタ１６の値を終了値に
減らし、補間出力を終了値の終わりに加算して所望タイ
ミング、即ちトリガ信号を発生する。このタイミング信
号をオプションとして用いて、集積回路１０の出力ピン
の１個を駆動する。また、このタイミング信号を用い
て、入力ピンの１個におけるデータ値を捕獲する。捕獲
した値は、プログラム・バスを介して、基板又はモジュ
ール・インタフェースにて回収する。
外部クロックによりタイミング・アナライザ回路１２を
校正する。共有遅延校正回路２４内で発生した基準電圧
＋Ｖ、−Ｖを補間器１８内の遅延要素９２に供給するの
で、各出力は、外部クロック周期の１／Ｎ倍の増分の遅
延を行う。なお、Ｎは、補間器内の遅延要素の数であ
る。事象命令を命令メモリ１４から読出し、クロック値
をダウン・カウンタ１６にロードし、補間値を命令レジ
スタ１９内にデコードすると共に、マルチプレクサ制御
信号として補間器出力マルチプレクサ９８に供給する。
外部クロックは、ダウン・カウンタ１６の値を終了値に
減らし、補間出力を終了値の終わりに加算して所望タイ
ミング、即ちトリガ信号を発生する。このタイミング信
号をオプションとして用いて、集積回路１０の出力ピン
の１個を駆動する。また、このタイミング信号を用い
て、入力ピンの１個におけるデータ値を捕獲する。捕獲
した値は、プログラム・バスを介して、基板又はモジュ
ール・インタフェースにて回収する。
【００２９】タイミング・アナライザＩＣ１０の校正
は、２つのステップ処理であるが、この処理は単一のス
テップに結合できる。しかし、容易に理解できるように
するため、２ステップとして説明する。タイミング・ア
ナライザＩＣ１０は、内部チャンネル・スキューに対し
て校正する必要がある。これは、図１６に示す如く、送
受信チャンネルの２つを用いる２個の変更した回路１０
６、１０８により行う。取込みを校正するには、試験シ
ーケンスを第１変更回路１０６にロードする。この回路
１０６は、各補間器出力値を取り込む。範囲走査試験デ
ータ・レジスタ内の試験ビット（ＴＳＴ）をセットし
て、この試験を開始する。この変更回路は、ＤＵＴから
のデータではなく、外部クロックを取り込む。捕獲した
クロックの正の遷移が生じた際の補間器値は、総ての取
込み時間から減算されるスキュー値である。命令レジス
タ１４にロードすべき試験ベクトルを調整して、このス
キュー値を補償する。
は、２つのステップ処理であるが、この処理は単一のス
テップに結合できる。しかし、容易に理解できるように
するため、２ステップとして説明する。タイミング・ア
ナライザＩＣ１０は、内部チャンネル・スキューに対し
て校正する必要がある。これは、図１６に示す如く、送
受信チャンネルの２つを用いる２個の変更した回路１０
６、１０８により行う。取込みを校正するには、試験シ
ーケンスを第１変更回路１０６にロードする。この回路
１０６は、各補間器出力値を取り込む。範囲走査試験デ
ータ・レジスタ内の試験ビット（ＴＳＴ）をセットし
て、この試験を開始する。この変更回路は、ＤＵＴから
のデータではなく、外部クロックを取り込む。捕獲した
クロックの正の遷移が生じた際の補間器値は、総ての取
込み時間から減算されるスキュー値である。命令レジス
タ１４にロードすべき試験ベクトルを調整して、このス
キュー値を補償する。
【００３０】タイミング・アナライザＩＣ１０の駆動ス
キューを捕獲するために、第１変更回路１０６用の出力
ピンを駆動する。第２変更回路１０８は、取込み校正か
ら得たスキュー結果を用いて、外部クロック・サイクル
の開始にて取込みを行うようにプログラムする。第１変
更回路１０６は、各補間値間隔での正の遷移により駆動
するようにプログラムする。再び、試験ビットを試験デ
ータ・レジスタ内にセットして、この試験を開始する。
取込んだ値を試験して、最初に捕獲した負の遷移によ
り、補償用に駆動する補間遅延値を生じる。この値を、
命令メモリ１４にロードされた試験ベクトル内の総ての
駆動時間から減算する。
キューを捕獲するために、第１変更回路１０６用の出力
ピンを駆動する。第２変更回路１０８は、取込み校正か
ら得たスキュー結果を用いて、外部クロック・サイクル
の開始にて取込みを行うようにプログラムする。第１変
更回路１０６は、各補間値間隔での正の遷移により駆動
するようにプログラムする。再び、試験ビットを試験デ
ータ・レジスタ内にセットして、この試験を開始する。
取込んだ値を試験して、最初に捕獲した負の遷移によ
り、補償用に駆動する補間遅延値を生じる。この値を、
命令メモリ１４にロードされた試験ベクトル内の総ての
駆動時間から減算する。
【００３１】補間器遅延値がゼロの際に第２変更回路１
０８にて取込みを行う一方、各補間器値での正の遷移に
より第１変更回路１０６を駆動して、これら２つの試験
を組み合わせる。試験信号は、図１６の両方の線で示す
経路に沿って進む。捕獲レジスタ２２内に蓄積されたデ
ータを走査して、分析する。第１変更回路１０６は、試
験期間中に外部クロック・レベルを取り込むので、ロジ
ック１の捕獲値を示す最小補間遅延は、取込み時間遅延
を表す。第２変更回路１０８内のロジック１を示すこの
最小補間遅延は、駆動遅延と取込み遅延とを加算したも
のである。これらスキュー値を、タイミング・アナライ
ザＩＣ１０に送ったその後の試験ベクトルにて、遅延か
ら減算する。
０８にて取込みを行う一方、各補間器値での正の遷移に
より第１変更回路１０６を駆動して、これら２つの試験
を組み合わせる。試験信号は、図１６の両方の線で示す
経路に沿って進む。捕獲レジスタ２２内に蓄積されたデ
ータを走査して、分析する。第１変更回路１０６は、試
験期間中に外部クロック・レベルを取り込むので、ロジ
ック１の捕獲値を示す最小補間遅延は、取込み時間遅延
を表す。第２変更回路１０８内のロジック１を示すこの
最小補間遅延は、駆動遅延と取込み遅延とを加算したも
のである。これらスキュー値を、タイミング・アナライ
ザＩＣ１０に送ったその後の試験ベクトルにて、遅延か
ら減算する。
【００３２】
【発明の効果】上述の如く本発明によれば、プリント回
路基板、集積回路又はマルチチップ・モジュールに内蔵
され、これらを試験するタイミング・アナライザを達成
できる。このタイミング・アナライザは、事象駆動試験
器チップであり、プリント回路基板、集積回路又はマル
チチップ・モジュールからの外部クロックを基にした正
確なタイミングを提供できる。なお、これらプリント回
路基板、集積回路又はマルチチップ・モジュールは、可
変電圧の型式である電圧制御信号を受ける電荷ポンプに
よる位相拘束ループを駆動する。これら可変電圧は、Ｐ
ＬＬ発振器の遅延要素用及び補間器の縮尺（バーニア）
タイミング要素用の電源を供給するので、補間器は、広
範囲の外部クロック周波数にわたって、正確な時間増分
を与える。
路基板、集積回路又はマルチチップ・モジュールに内蔵
され、これらを試験するタイミング・アナライザを達成
できる。このタイミング・アナライザは、事象駆動試験
器チップであり、プリント回路基板、集積回路又はマル
チチップ・モジュールからの外部クロックを基にした正
確なタイミングを提供できる。なお、これらプリント回
路基板、集積回路又はマルチチップ・モジュールは、可
変電圧の型式である電圧制御信号を受ける電荷ポンプに
よる位相拘束ループを駆動する。これら可変電圧は、Ｐ
ＬＬ発振器の遅延要素用及び補間器の縮尺（バーニア）
タイミング要素用の電源を供給するので、補間器は、広
範囲の外部クロック周波数にわたって、正確な時間増分
を与える。
【図１】本発明のタイミング・アナライザの１チャンネ
ルのブロック図である。
ルのブロック図である。
【図２】本発明のタイミング・アナライザを有する集積
回路の部分的なブロック図である。
回路の部分的なブロック図である。
【図３】本発明のタイミング・アナライザ用の共有遅延
校正回路のブロック図である。
校正回路のブロック図である。
【図４】本発明による共有遅延校正回路に用いるのに適
切な電荷ポンプ位相拘束ループ回路のブロック図であ
る。
切な電荷ポンプ位相拘束ループ回路のブロック図であ
る。
【図５】本発明による電荷ポンプ位相拘束ループ回路用
の周波数／電流変換器の回路図である。
の周波数／電流変換器の回路図である。
【図６】本発明による共有遅延校正回路用のリング発振
器及びマルチプレクサのブロック図である。
器及びマルチプレクサのブロック図である。
【図７】本発明によるリング発振器の部分的な回路図で
ある。
ある。
【図８】本発明による共有遅延校正回路用の可変電源電
圧発生器の回路図である。
圧発生器の回路図である。
【図９】本発明による共有遅延校正回路用の別の可変電
源電圧発生器を示す図である。
源電圧発生器を示す図である。
【図１０】本発明による別の可変電源電圧発生器の回路
図である。
図である。
【図１１】本発明による更に別の可変電源電圧発生器の
回路図である。
回路図である。
【図１２】本発明のタイミング・アナライザ用の補間器
のブロック図である。
のブロック図である。
【図１３】本発明による補間器用の排他的オア・ゲート
の回路図である。
の回路図である。
【図１４】本発明による補間器用の排他的ノア・ゲート
の回路図である。
の回路図である。
【図１５】本発明による補間器用のシングル・エンド／
相補信号変換器のブロック図である。
相補信号変換器のブロック図である。
【図１６】本発明のタイミング・アナライザ用の校正セ
ットアップ回路の部分的なブロック図である。
ットアップ回路の部分的なブロック図である。
１２ タイミング・アナライザ １４ 命令メモリ １６ カウンタ １８ 補間器 １９ 命令レジスタ ２０ 調停回路 ２２ 捕獲レジスタ ２４ 遅延校正回路
フロントページの続き (72)発明者 トーマス・エー・アルミー アメリカ合衆国オレゴン州97062 トゥラ ティン サウス・ウェスト シャスタ・ト レイル 17830
Claims (2)
- 【請求項１】 被試験装置を試験するタイミング・アナ
ライザであって、 上記タイミング・アナライザをデータ・バス及び上記被
試験装置に結合し、上記被試験装置の複数のデータ・チ
ャンネルの各々のデータを受けると共に上記データ・チ
ャンネルの各々にデータを供給する手段と、 イネーブルされた際に、蓄積されたタイミング事象ベク
トルに応じて、試験データ信号を上記各データ・チャン
ネルに供給すると共に、上記各データ・チャンネルから
データ信号を受け、上記受けたデータ信号を上記データ
・バスを介して読出し可能で、上記データ・チャンネル
の各々に対して夫々設けられた複数のタイミング・アナ
ライザ回路とを具えたタイミング・アナライザ。 - 【請求項２】 上記タイミング・アナライザ回路の各々
は、 上記タイミング・アナライザ回路に関連したデータ・チ
ャンネル用であって、クロック値、補間値及び駆動出力
値を有するタイミング事象ベクトルを蓄積する命令メモ
リと、 該命令メモリから上記タイミング事象ベクトルのクロッ
ク値を受け、上記被試験装置からの基準クロック信号の
クロック間隔で上記クロック値で決まるクロック間隔の
開始にて各タイミング事象ベクトルに対するパルス出力
を順次発生するカウンタ手段と、 上記タイミング事象ベクトルから上記補間値及び駆動出
力値を受け、上記補間値及び上記試験データ信号からデ
コードされた補間命令を供給すると共に、各タイミング
事象ベクトルに対して上記駆動出力値から出力イネーブ
ル命令を順次供給する命令レジスタと、 上記カウンタ手段からパルスを受け、上記デコードされ
た補間命令により決まる基準クロック信号のサイクルの
正確な増分部分により遅延されたトリガ信号を発生する
遅延補間器と、 上記トリガ信号によりクロックされて、上記データ・チ
ャンネルからのデータ信号を受ける捕獲レジスタと、 上記命令レジスタからの出力イネーブル命令及び上記デ
ータ試験信号並びに上記遅延補間器からのトリガ信号を
受け、上記出力イネーブル命令によりイネーブルされた
ときに、上記トリガ信号の時点にて、上記試験データ信
号により上記データ・チャンネルを駆動する駆動ロジッ
クと、 上記基準クロック信号の関数として上記タイミング・ア
ナライザ回路の上記遅延補間器用に正確な遅延制御信号
を発生し、上記基準クロック信号の広い周波数範囲にわ
たって各増分部分を正確に決定する共有遅延校正回路と
を具えることを特徴とする請求項１のタイミング・アナ
ライザ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/138,856 US5428626A (en) | 1993-10-18 | 1993-10-18 | Timing analyzer for embedded testing |
| US08/138856 | 1993-10-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07191095A true JPH07191095A (ja) | 1995-07-28 |
| JP3047280B2 JP3047280B2 (ja) | 2000-05-29 |
Family
ID=22483967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6275565A Expired - Fee Related JP3047280B2 (ja) | 1993-10-18 | 1994-10-17 | タイミング・アナライザ |
Country Status (2)
| Country | Link |
|---|---|
| US (3) | US5428626A (ja) |
| JP (1) | JP3047280B2 (ja) |
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