JPH08223147A - 同期回路 - Google Patents
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- JPH08223147A JPH08223147A JP2295995A JP2295995A JPH08223147A JP H08223147 A JPH08223147 A JP H08223147A JP 2295995 A JP2295995 A JP 2295995A JP 2295995 A JP2295995 A JP 2295995A JP H08223147 A JPH08223147 A JP H08223147A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
- H03L7/0895—Details of the current generators
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- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
Abstract
(57)【要約】
【目的】 リーク電流による電荷の損失の回復して同相
雑音を低減することができる差動信号伝搬を取り入れた
同期回路を提供する。 【構成】 入力信号もしくはそれから生成された信号と
帰還信号もしくはそれから生成された信号との間で位相
または周波数を比較する比較回路と、該比較回路の出力
に基づいて差動信号である第１及び第２の出力信号を生
成する信号生成回路と、該信号生成回路からの前記第１
及び第２の出力信号の高周波数領域の雑音を除去するフ
ィルタ回路と、該フィルタ回路を通過した前記第１と第
２の出力信号の差に応じて位相または周波数を調整した
前記帰還信号を出力する出力回路とを備えた同期回路に
おいて、前記信号生成回路は、その第１及び第２の出力
信号の一方を直流的に所定の電圧値に固定する構成にし
たものである。
雑音を低減することができる差動信号伝搬を取り入れた
同期回路を提供する。 【構成】 入力信号もしくはそれから生成された信号と
帰還信号もしくはそれから生成された信号との間で位相
または周波数を比較する比較回路と、該比較回路の出力
に基づいて差動信号である第１及び第２の出力信号を生
成する信号生成回路と、該信号生成回路からの前記第１
及び第２の出力信号の高周波数領域の雑音を除去するフ
ィルタ回路と、該フィルタ回路を通過した前記第１と第
２の出力信号の差に応じて位相または周波数を調整した
前記帰還信号を出力する出力回路とを備えた同期回路に
おいて、前記信号生成回路は、その第１及び第２の出力
信号の一方を直流的に所定の電圧値に固定する構成にし
たものである。
Description
【０００１】
【産業上の利用分野】本発明は、データ通信等に利用さ
れる同期回路に関する。
れる同期回路に関する。
【０００２】
【従来の技術】一般に、データ通信の分野では、クロッ
クとデータを１つの信号線路で送信し、それを受信側で
再生、分離するという作業が行われ、この送受信の際に
はＮＲＺ信号と呼ばれる信号が用いられている。このＮ
ＲＺ信号は、図５に示すように、クロック１期間の間、
データの値を保持することにより、クロックとデータを
同時に送受信するものである。
クとデータを１つの信号線路で送信し、それを受信側で
再生、分離するという作業が行われ、この送受信の際に
はＮＲＺ信号と呼ばれる信号が用いられている。このＮ
ＲＺ信号は、図５に示すように、クロック１期間の間、
データの値を保持することにより、クロックとデータを
同時に送受信するものである。
【０００３】近年、高速データ通信においてクロックと
データを１つの信号線路で送信する前記ＮＲＺ（Ｎｏｎ
Ｒｅｔｕｒｎ Ｔｏ Ｚｅｒｏ）符号化の重要性が高
まるに従い、ＮＲＺ信号からクロックを抽出しデータを
再生する技術が重要となっている。
データを１つの信号線路で送信する前記ＮＲＺ（Ｎｏｎ
Ｒｅｔｕｒｎ Ｔｏ Ｚｅｒｏ）符号化の重要性が高
まるに従い、ＮＲＺ信号からクロックを抽出しデータを
再生する技術が重要となっている。
【０００４】図６は、このクロック再生に不可欠な従来
の位相周波数同期回路の内部構成を示す図である。
の位相周波数同期回路の内部構成を示す図である。
【０００５】同図の位相周波数同期回路は、差動信号伝
搬に用いた例を示すもので、ＮＲＺ信号を入力信号ＩＮ
とし、データ変化点検出回路１１１、位相比較器１１
２、チャージポンプ１１３、ローパスフィルタ１１４、
及び電圧制御発振器（以下、ＶＣＯと略す）１１５から
構成されている。
搬に用いた例を示すもので、ＮＲＺ信号を入力信号ＩＮ
とし、データ変化点検出回路１１１、位相比較器１１
２、チャージポンプ１１３、ローパスフィルタ１１４、
及び電圧制御発振器（以下、ＶＣＯと略す）１１５から
構成されている。
【０００６】データ変化点検出回路１１１では、入力信
号ＩＮがその値を変化させたことを検知し、ＶＣＯ１１
５からの帰還信号にはそれと同等の遅延を与える。その
出力信号１１１Ａは入力信号ＩＮ側のものであり、出力
信号１１１ＢはＶＣＯ１１５側のものである。
号ＩＮがその値を変化させたことを検知し、ＶＣＯ１１
５からの帰還信号にはそれと同等の遅延を与える。その
出力信号１１１Ａは入力信号ＩＮ側のものであり、出力
信号１１１ＢはＶＣＯ１１５側のものである。
【０００７】位相比較器１１２は、データ変化点検出回
路１１１からの出力信号１１１Ａと１１１Ｂとの位相を
比較し、２つの信号の位相差に応じた期間だけ、出力で
ある制御信号１１２Ａとその反転の制御信号１１２Ｂを
活性化し、その直後にＶＣＯ１１５の出力の半周期分だ
け制御信号１１２Ｃとその反転信号１１２Ｄを活性化す
る。
路１１１からの出力信号１１１Ａと１１１Ｂとの位相を
比較し、２つの信号の位相差に応じた期間だけ、出力で
ある制御信号１１２Ａとその反転の制御信号１１２Ｂを
活性化し、その直後にＶＣＯ１１５の出力の半周期分だ
け制御信号１１２Ｃとその反転信号１１２Ｄを活性化す
る。
【０００８】チャージポンプ１１３は、位相比較器１１
２からの制御信号１１２Ａ，１１２Ｂ，１１２Ｃ，１１
２Ｄを電流に変換する。ここでは、制御信号１１２Ａと
１１２Ｃから出力１１３Ａを、また制御信号１１２Ｂと
１１２Ｄから出力１１３Ｂをそれぞれ生成し、制御信号
１１２Ａと１１２Ｄが活性化されている期間には後段の
回路に電流を注入し、制御信号１１２Ｂと１１２Ｃが活
性化されている期間には後段の回路から電流を放電する
ように動作する。即ち、チャージポンプ１１３の出力１
１３Ａ，１１３Ｂは差動信号を形成しており、一方が増
加するなら他方は減少する。
２からの制御信号１１２Ａ，１１２Ｂ，１１２Ｃ，１１
２Ｄを電流に変換する。ここでは、制御信号１１２Ａと
１１２Ｃから出力１１３Ａを、また制御信号１１２Ｂと
１１２Ｄから出力１１３Ｂをそれぞれ生成し、制御信号
１１２Ａと１１２Ｄが活性化されている期間には後段の
回路に電流を注入し、制御信号１１２Ｂと１１２Ｃが活
性化されている期間には後段の回路から電流を放電する
ように動作する。即ち、チャージポンプ１１３の出力１
１３Ａ，１１３Ｂは差動信号を形成しており、一方が増
加するなら他方は減少する。
【０００９】ローパスフィルタ１１４は、チャージポン
プ１１３の出力１１３Ａと１１３Ｂを平滑化するために
用いるが、実際はこの中のキャパシタの帯電量がＶＣＯ
１１５の発振周波数を決定する。ＶＣＯ１１５では、差
動アンプ１１５ａによりローパスフィルタ１１４の出力
１１４Ａと１１４Ｂの差をとり、同相雑音を除去して制
御電圧を生成し、それを基に発振部１１５ｂの発振周波
数を制御する。
プ１１３の出力１１３Ａと１１３Ｂを平滑化するために
用いるが、実際はこの中のキャパシタの帯電量がＶＣＯ
１１５の発振周波数を決定する。ＶＣＯ１１５では、差
動アンプ１１５ａによりローパスフィルタ１１４の出力
１１４Ａと１１４Ｂの差をとり、同相雑音を除去して制
御電圧を生成し、それを基に発振部１１５ｂの発振周波
数を制御する。
【００１０】このように、本同期回路では、チャージポ
ンプ１１３の出力を差動信号にすることにより、ＶＣＯ
１１５の差動アンプ１１５ａより出力される発振周波数
制御信号から同相雑音の影響を除去し、ＶＣＯ１１５の
出力ＯＵＴのジッタを低減しようとするものである。な
お、図７に、図６の回路の主要な信号の波形を示す。
ンプ１１３の出力を差動信号にすることにより、ＶＣＯ
１１５の差動アンプ１１５ａより出力される発振周波数
制御信号から同相雑音の影響を除去し、ＶＣＯ１１５の
出力ＯＵＴのジッタを低減しようとするものである。な
お、図７に、図６の回路の主要な信号の波形を示す。
【００１１】
【発明が解決しようとする課題】しかしながら、図６の
同期回路に示したような通常の差動信号伝搬を行う場
合、ローパスフィルタの出力１１４Ａの電圧が増加する
時は、その反転信号である１１４Ｂは減少することにな
り、それら２つの電圧を同時に増加させる状況は、入力
信号ＩＮと出力ＯＵＴの位相関係がどの様な場合にも生
じ得ない。ところが、ローパスフィルタ１１４内のキャ
パシタに帯電された電荷はリーク電流により放電されて
いくから、出力１１４Ａと１１４Ｂの電圧値は時間の経
過と共に減少し、最終的には２つのうち、少なくともど
ちらか一方は接地電位となる。これでは、同相雑音を取
り除く差動アンプ１１５ａの入力の一方がアンプ入力段
のトランジスタを動作させるには至らず、同相雑音の除
去はできなくなり、差動信号伝搬の意味を失う。
同期回路に示したような通常の差動信号伝搬を行う場
合、ローパスフィルタの出力１１４Ａの電圧が増加する
時は、その反転信号である１１４Ｂは減少することにな
り、それら２つの電圧を同時に増加させる状況は、入力
信号ＩＮと出力ＯＵＴの位相関係がどの様な場合にも生
じ得ない。ところが、ローパスフィルタ１１４内のキャ
パシタに帯電された電荷はリーク電流により放電されて
いくから、出力１１４Ａと１１４Ｂの電圧値は時間の経
過と共に減少し、最終的には２つのうち、少なくともど
ちらか一方は接地電位となる。これでは、同相雑音を取
り除く差動アンプ１１５ａの入力の一方がアンプ入力段
のトランジスタを動作させるには至らず、同相雑音の除
去はできなくなり、差動信号伝搬の意味を失う。
【００１２】また、図６の同期回路の場合、位相比較器
１１２からの制御信号１１２Ａ及び１１２Ｂと１１２Ｃ
及び１１２Ｄを受けて、ローパスフィルタ１１４の出力
１１４Ａ及び１１４Ｂは図７に示すように変動するた
め、その出力１１４Ａと１１４Ｂの差は、前記制御信号
１１２Ａ及び１１２Ｂが活性化している期間は増大し、
制御信号１１２Ｃ及び１１２Ｄが活性化している期間は
減少する。ここで、位相比較器１１２からの４つの制御
信号１１２Ａ，１１２Ｂ，１１２Ｃ，１１２Ｄは、同期
回路が入力信号ＩＮに同期した安定状態においても活性
化されるため、安定動作時においてもＶＣＯ１１５の出
力ＯＵＴが同相雑音以外の理由で変動してしまい、通常
の差動信号伝搬では解決できない出力ＯＵＴのジッタが
表面化する。
１１２からの制御信号１１２Ａ及び１１２Ｂと１１２Ｃ
及び１１２Ｄを受けて、ローパスフィルタ１１４の出力
１１４Ａ及び１１４Ｂは図７に示すように変動するた
め、その出力１１４Ａと１１４Ｂの差は、前記制御信号
１１２Ａ及び１１２Ｂが活性化している期間は増大し、
制御信号１１２Ｃ及び１１２Ｄが活性化している期間は
減少する。ここで、位相比較器１１２からの４つの制御
信号１１２Ａ，１１２Ｂ，１１２Ｃ，１１２Ｄは、同期
回路が入力信号ＩＮに同期した安定状態においても活性
化されるため、安定動作時においてもＶＣＯ１１５の出
力ＯＵＴが同相雑音以外の理由で変動してしまい、通常
の差動信号伝搬では解決できない出力ＯＵＴのジッタが
表面化する。
【００１３】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、リーク電流に
よる電荷の損失の回復して同相雑音を低減することがで
きる差動信号伝搬を取り入れた同期回路を提供すること
である。またその他の目的は、位相比較器の動作に起因
する同期出力信号のジッタを低減することができる同期
回路を提供することである。
するためになされたもので、その目的は、リーク電流に
よる電荷の損失の回復して同相雑音を低減することがで
きる差動信号伝搬を取り入れた同期回路を提供すること
である。またその他の目的は、位相比較器の動作に起因
する同期出力信号のジッタを低減することができる同期
回路を提供することである。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、第１の発明の特徴は、入力信号もしくはそれから生
成された信号と帰還信号もしくはそれから生成された信
号との間で位相または周波数を比較する比較回路と、該
比較回路の出力に基づいて差動信号である第１及び第２
の出力信号を生成する信号生成回路と、該信号生成回路
からの前記第１及び第２の出力信号の高周波数領域の雑
音を除去するフィルタ回路と、該フィルタ回路を通過し
た前記第１と第２の出力信号の差に応じて位相または周
波数を調整した前記帰還信号を出力する出力回路とを備
えた同期回路において、前記信号生成回路は、その第１
及び第２の出力信号の一方を直流的に所定の電圧値に固
定する構成にしたことにある。
に、第１の発明の特徴は、入力信号もしくはそれから生
成された信号と帰還信号もしくはそれから生成された信
号との間で位相または周波数を比較する比較回路と、該
比較回路の出力に基づいて差動信号である第１及び第２
の出力信号を生成する信号生成回路と、該信号生成回路
からの前記第１及び第２の出力信号の高周波数領域の雑
音を除去するフィルタ回路と、該フィルタ回路を通過し
た前記第１と第２の出力信号の差に応じて位相または周
波数を調整した前記帰還信号を出力する出力回路とを備
えた同期回路において、前記信号生成回路は、その第１
及び第２の出力信号の一方を直流的に所定の電圧値に固
定する構成にしたことにある。
【００１５】第２の発明の特徴は、前記第１の発明にお
いて、前記比較回路は、前記入力信号もしくはそれから
生成された信号と前記帰還信号もしくはそれから生成さ
れた信号との位相差に応じたパスル幅を有する第１の制
御信号と、前記帰還信号もしくはそれから生成された信
号の半周期期間活性化される第２の制御信号とを出力と
して取り出し、前記信号生成回路は、前記第１の出力信
号を前記第１及び第２の制御信号から生成すると共に、
前記第２の出力信号を直流的に所定の電圧値に固定した
信号とすることにある。
いて、前記比較回路は、前記入力信号もしくはそれから
生成された信号と前記帰還信号もしくはそれから生成さ
れた信号との位相差に応じたパスル幅を有する第１の制
御信号と、前記帰還信号もしくはそれから生成された信
号の半周期期間活性化される第２の制御信号とを出力と
して取り出し、前記信号生成回路は、前記第１の出力信
号を前記第１及び第２の制御信号から生成すると共に、
前記第２の出力信号を直流的に所定の電圧値に固定した
信号とすることにある。
【００１６】第３の発明の特徴は、前記第２の発明にお
いて、前記信号生成回路は、高電位である第１の電源側
にソースが接続され第１ノードにドレインが接続された
第１のＰチャネルＭＯＳＦＥＴと、前記第１ノードにド
レインが接続され低電位である第２の電源側にソースが
接続された第１のＮチャネルＭＯＳＦＥＴと、前記第１
の電源側にソースが接続され第２ノードにドレインが接
続された第２のＰチャネルＭＯＳＦＥＴと、前記第２ノ
ードにドレインが接続され前記第２の電源側にソースが
接続された第２のＮチャネルＭＯＳＦＥＴとを備え、前
記第１のＰチャネルＭＯＳＦＥＴのゲートに前記第１の
制御信号を、前記第１のＮチャネルＭＯＳＦＥＴのゲー
トに前記第２の制御信号をそれぞれ供給するようにし、
前記第２のＰチャネルＭＯＳＦＥＴ及び前記第２のＮチ
ャネルＭＯＳＦＥＴの各ゲートを前記第２ノードに共通
接続し、前記第１ノードから前記第１の出力信号を、前
記第２ノードから前記第２の出力信号をそれぞれ取り出
すようにしたことにある。
いて、前記信号生成回路は、高電位である第１の電源側
にソースが接続され第１ノードにドレインが接続された
第１のＰチャネルＭＯＳＦＥＴと、前記第１ノードにド
レインが接続され低電位である第２の電源側にソースが
接続された第１のＮチャネルＭＯＳＦＥＴと、前記第１
の電源側にソースが接続され第２ノードにドレインが接
続された第２のＰチャネルＭＯＳＦＥＴと、前記第２ノ
ードにドレインが接続され前記第２の電源側にソースが
接続された第２のＮチャネルＭＯＳＦＥＴとを備え、前
記第１のＰチャネルＭＯＳＦＥＴのゲートに前記第１の
制御信号を、前記第１のＮチャネルＭＯＳＦＥＴのゲー
トに前記第２の制御信号をそれぞれ供給するようにし、
前記第２のＰチャネルＭＯＳＦＥＴ及び前記第２のＮチ
ャネルＭＯＳＦＥＴの各ゲートを前記第２ノードに共通
接続し、前記第１ノードから前記第１の出力信号を、前
記第２ノードから前記第２の出力信号をそれぞれ取り出
すようにしたことにある。
【００１７】第４の発明の特徴は、入力信号もしくはそ
れから生成された信号と帰還信号もしくはそれから生成
された信号との間で位相または周波数を比較する比較回
路と、該比較回路の出力に基づいて差動信号である第１
及び第２の出力信号を生成する信号生成回路と、該信号
生成回路からの前記第１及び第２の出力信号の高周波数
領域の雑音を除去するフィルタ回路と、該フィルタ回路
を通過した前記第１と第２の出力信号の差に応じて位相
または周波数を調整した前記帰還信号を出力する出力回
路とを備えた同期回路において、前記信号生成回路は、
前記比較回路の出力に基づいて前記第１の出力信号を生
成する第１の信号生成部と、直流的に所定の電位に固定
された信号を生成する第１の回路、及び該第１の回路に
接続され前記第１の信号生成部と同様の接続構成の第２
の回路を有し、直流的に所定の電位に固定され且つ交流
的に前記第１の出力信号と同相で変動する前記第２の出
力信号を生成する第２の信号生成部とを備えたことにあ
る。
れから生成された信号と帰還信号もしくはそれから生成
された信号との間で位相または周波数を比較する比較回
路と、該比較回路の出力に基づいて差動信号である第１
及び第２の出力信号を生成する信号生成回路と、該信号
生成回路からの前記第１及び第２の出力信号の高周波数
領域の雑音を除去するフィルタ回路と、該フィルタ回路
を通過した前記第１と第２の出力信号の差に応じて位相
または周波数を調整した前記帰還信号を出力する出力回
路とを備えた同期回路において、前記信号生成回路は、
前記比較回路の出力に基づいて前記第１の出力信号を生
成する第１の信号生成部と、直流的に所定の電位に固定
された信号を生成する第１の回路、及び該第１の回路に
接続され前記第１の信号生成部と同様の接続構成の第２
の回路を有し、直流的に所定の電位に固定され且つ交流
的に前記第１の出力信号と同相で変動する前記第２の出
力信号を生成する第２の信号生成部とを備えたことにあ
る。
【００１８】第５の発明の特徴は、前記第４の発明にお
いて、前記比較回路は、前記入力信号もしくはそれから
生成された信号と前記帰還信号もしくはそれから生成さ
れた信号との位相差に応じたパスル幅を有する第１の制
御信号と、前記帰還信号もしくはそれから生成された信
号の半周期期間活性化される第２の制御信号とを出力と
して取り出し、前記第１の信号生成部は、高電位である
第１の電源側にソースが接続され第１ノードにドレイン
が接続された第１のＰチャネルＭＯＳＦＥＴと、前記第
１ノードにドレインが接続され低電位である第２の電源
側にソースが接続された第１のＮチャネルＭＯＳＦＥＴ
とを備え、前記第１のＰチャネルＭＯＳＦＥＴのゲート
には前記第１の制御信号が、前記第１のＮチャネルＭＯ
ＳＦＥＴのゲートには前記第２の制御信号がそれぞれ供
給され、前記第２の信号生成部は、前記第１の電源側に
ソースが接続され第２ノードにドレインが接続された第
２のＰチャネルＭＯＳＦＥＴと、前記第２ノードにドレ
インが接続され前記第２の電源側にソースが接続された
第２のＮチャネルＭＯＳＦＥＴとを備え、前記第２のＰ
チャネルＭＯＳＦＥＴ及び前記第２のＮチャネルＭＯＳ
ＦＥＴの各ゲートを前記第２ノードに共通接続して前記
第１の回路を構成し、前記第２のＰチャネルＭＯＳＦＥ
Ｔとソース及びドレインと共有する第３のＰチャネルＭ
ＯＳＦＥＴと、前記第２のＮチャネルＭＯＳＦＥＴとド
レイン及びソースを共有する第３のＮチャネルＭＯＳＦ
ＥＴとを備え、前記第３のＰチャネルＭＯＳＦＥＴのゲ
ートに前記第１の制御信号を、前記第３のＮチャネルＭ
ＯＳＦＥＴのゲートに前記第２の制御信号をそれぞれ供
給して前記第２の回路を構成し、前記第１及び第２の信
号生成部で構成される前記信号生成回路は、前記第１ノ
ードから前記第１の出力信号を、前記第２のノードから
前記第２の出力信号を取り出すようにしたことにある。
いて、前記比較回路は、前記入力信号もしくはそれから
生成された信号と前記帰還信号もしくはそれから生成さ
れた信号との位相差に応じたパスル幅を有する第１の制
御信号と、前記帰還信号もしくはそれから生成された信
号の半周期期間活性化される第２の制御信号とを出力と
して取り出し、前記第１の信号生成部は、高電位である
第１の電源側にソースが接続され第１ノードにドレイン
が接続された第１のＰチャネルＭＯＳＦＥＴと、前記第
１ノードにドレインが接続され低電位である第２の電源
側にソースが接続された第１のＮチャネルＭＯＳＦＥＴ
とを備え、前記第１のＰチャネルＭＯＳＦＥＴのゲート
には前記第１の制御信号が、前記第１のＮチャネルＭＯ
ＳＦＥＴのゲートには前記第２の制御信号がそれぞれ供
給され、前記第２の信号生成部は、前記第１の電源側に
ソースが接続され第２ノードにドレインが接続された第
２のＰチャネルＭＯＳＦＥＴと、前記第２ノードにドレ
インが接続され前記第２の電源側にソースが接続された
第２のＮチャネルＭＯＳＦＥＴとを備え、前記第２のＰ
チャネルＭＯＳＦＥＴ及び前記第２のＮチャネルＭＯＳ
ＦＥＴの各ゲートを前記第２ノードに共通接続して前記
第１の回路を構成し、前記第２のＰチャネルＭＯＳＦＥ
Ｔとソース及びドレインと共有する第３のＰチャネルＭ
ＯＳＦＥＴと、前記第２のＮチャネルＭＯＳＦＥＴとド
レイン及びソースを共有する第３のＮチャネルＭＯＳＦ
ＥＴとを備え、前記第３のＰチャネルＭＯＳＦＥＴのゲ
ートに前記第１の制御信号を、前記第３のＮチャネルＭ
ＯＳＦＥＴのゲートに前記第２の制御信号をそれぞれ供
給して前記第２の回路を構成し、前記第１及び第２の信
号生成部で構成される前記信号生成回路は、前記第１ノ
ードから前記第１の出力信号を、前記第２のノードから
前記第２の出力信号を取り出すようにしたことにある。
【００１９】
【作用】上述の如き構成の第１の発明によれば、信号生
成回路の第１及び第２の出力信号の一方を直流的に所定
の電圧値に固定するようにしたので、リーク電流による
電荷損失を迅速に補うことができる。
成回路の第１及び第２の出力信号の一方を直流的に所定
の電圧値に固定するようにしたので、リーク電流による
電荷損失を迅速に補うことができる。
【００２０】第２の発明によれば、上記第１の発明にお
いて、比較回路からの第１及び第２の制御信号より第１
の出力信号を生成すると共に、直流的に所定の電圧値に
固定した信号を第２の出力信号としたので、第１の出力
信号が帰還信号の位相または周波数を決定する信号とな
り、第２の出力信号は同相雑音を除去するために用いら
れる信号となる。これにより、第２の出力信号のリーク
電流による電荷損失は直ちに補うことができ、第１の出
力信号の電荷損失の影響は同期ループの動作の中で解消
される。また、比較回路を上述のような構成にしたの
で、例えば不規則な入力信号（ＮＲＺ信号など）にも対
処することができる。
いて、比較回路からの第１及び第２の制御信号より第１
の出力信号を生成すると共に、直流的に所定の電圧値に
固定した信号を第２の出力信号としたので、第１の出力
信号が帰還信号の位相または周波数を決定する信号とな
り、第２の出力信号は同相雑音を除去するために用いら
れる信号となる。これにより、第２の出力信号のリーク
電流による電荷損失は直ちに補うことができ、第１の出
力信号の電荷損失の影響は同期ループの動作の中で解消
される。また、比較回路を上述のような構成にしたの
で、例えば不規則な入力信号（ＮＲＺ信号など）にも対
処することができる。
【００２１】第３の発明によれば、上記第２の発明にお
いて、信号生成回路を上述のような構成にしたので、簡
単な構成で的確に第１及び第２の出力信号を生成するこ
とができる。
いて、信号生成回路を上述のような構成にしたので、簡
単な構成で的確に第１及び第２の出力信号を生成するこ
とができる。
【００２２】第４の発明によれば、直流的に所定の電位
に固定され且つ交流的に第１の出力信号と同相で変動す
る第２の出力信号を生成するようにしたので、第１と第
２の出力信号の差はほとんど変動しなくなる。
に固定され且つ交流的に第１の出力信号と同相で変動す
る第２の出力信号を生成するようにしたので、第１と第
２の出力信号の差はほとんど変動しなくなる。
【００２３】第５の発明によれば、上記第４の発明にお
いて、例えば不規則な入力信号（ＮＲＺ信号など）にも
対処することができ、さらに信号生成回路を上述のよう
な構成にしたので、簡単な構成で的確に第１及び第２の
出力信号を生成することができる。
いて、例えば不規則な入力信号（ＮＲＺ信号など）にも
対処することができ、さらに信号生成回路を上述のよう
な構成にしたので、簡単な構成で的確に第１及び第２の
出力信号を生成することができる。
【００２４】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は本発明の第１実施例に係る同期回路の構成
を示すブロック図、及び図２（ａ）〜（ｅ）は図１の同
期回路の主要信号の波形図である。
する。図１は本発明の第１実施例に係る同期回路の構成
を示すブロック図、及び図２（ａ）〜（ｅ）は図１の同
期回路の主要信号の波形図である。
【００２５】この同期回路は、ＮＲＺ信号ＩＮ（図５参
照）を入力とし、このＮＲＺ信号ＩＮに位相・周波数を
同期させた出力ＯＵＴを生成する機能を有するもので、
データ変化点検出回路１１、位相比較器（比較回路）１
２、チャージポンプ（信号生成回路）１３、ローパスフ
ィルタ（フィルタ回路）１４、及びＶＣＯ（出力回路）
１５で構成されている。
照）を入力とし、このＮＲＺ信号ＩＮに位相・周波数を
同期させた出力ＯＵＴを生成する機能を有するもので、
データ変化点検出回路１１、位相比較器（比較回路）１
２、チャージポンプ（信号生成回路）１３、ローパスフ
ィルタ（フィルタ回路）１４、及びＶＣＯ（出力回路）
１５で構成されている。
【００２６】データ変化点検出回路１１は、従来回路と
同様に、ＮＲＺ信号ＩＮがその値を変化させたことを検
知し、ＶＣＯ１５からの帰還信号ＯＵＴにはそれと同等
の遅延を与える。その出力信号１１ＡはＮＲＺ信号ＩＮ
側のものであり、出力信号１１ＢはＶＣＯ１５側のもの
である。
同様に、ＮＲＺ信号ＩＮがその値を変化させたことを検
知し、ＶＣＯ１５からの帰還信号ＯＵＴにはそれと同等
の遅延を与える。その出力信号１１ＡはＮＲＺ信号ＩＮ
側のものであり、出力信号１１ＢはＶＣＯ１５側のもの
である。
【００２７】位相比較器１２は、データ変化点検出回路
１１からの出力信号１１Ａと１１Ｂとの位相を比較し、
２つの信号の位相差に応じた期間だけ、出力である第１
の制御信号１２Ａを活性化し（図２（ａ）では“Ｌ”レ
ベル）、その直後にＶＣＯ１５の出力ＯＵＴの半周期分
だけ第２の制御信号１２Ｂを活性化する（図２（ａ）で
は“Ｈ”レベル）。
１１からの出力信号１１Ａと１１Ｂとの位相を比較し、
２つの信号の位相差に応じた期間だけ、出力である第１
の制御信号１２Ａを活性化し（図２（ａ）では“Ｌ”レ
ベル）、その直後にＶＣＯ１５の出力ＯＵＴの半周期分
だけ第２の制御信号１２Ｂを活性化する（図２（ａ）で
は“Ｈ”レベル）。
【００２８】チャージポンプ１３は、第１のＰチャネル
ＭＯＳＦＥＴ１３−１、第１のＮチャネルＭＯＳＦＥＴ
１３−２、第２のＰチャネルＭＯＳＦＥＴ１３−３、及
び第２のＮチャネルＭＯＳＦＥＴ１３−４から構成され
ている。高電位側である第１の電源ＶＤにソースが接続
された第１のＰチャネルＭＯＳＦＥＴ１３−１のゲート
には制御信号１２Ａが供給され、低電位側である第２の
電源ＶＳにソースが接続された第１のＮチャネルＭＯＳ
ＦＥＴ１３−２のゲートには、制御信号１２Ｂが供給さ
れ、このＦＥＴ１３−１及びＦＥＴ１３−２のドレイン
同士の接続点（第１ノード）から第１の出力信号１３Ａ
が出力される。その一方で、電源ＶＤにソースが接続さ
れた第２のＰチャネルＭＯＳＦＥＴ１３−３と電源ＶＳ
にソースが接続された第２のＮチャネルＭＯＳＦＥＴ１
３−４の各ゲートが該ＦＥＴ１３−３及びＦＥＴ１３−
４の各ドレインに共通接続され、その接続点（第２ノー
ド）から第２の出力信号１３Ｂが出力されるようになっ
ている。ここで、ＦＥＴ１３−３とＦＥＴ１３−４の駆
動能力を等しくして、第２の出力信号１３Ｂを電源電圧
の約１／２の電圧値に直流的に固定している（図２
（ｃ）参照）。
ＭＯＳＦＥＴ１３−１、第１のＮチャネルＭＯＳＦＥＴ
１３−２、第２のＰチャネルＭＯＳＦＥＴ１３−３、及
び第２のＮチャネルＭＯＳＦＥＴ１３−４から構成され
ている。高電位側である第１の電源ＶＤにソースが接続
された第１のＰチャネルＭＯＳＦＥＴ１３−１のゲート
には制御信号１２Ａが供給され、低電位側である第２の
電源ＶＳにソースが接続された第１のＮチャネルＭＯＳ
ＦＥＴ１３−２のゲートには、制御信号１２Ｂが供給さ
れ、このＦＥＴ１３−１及びＦＥＴ１３−２のドレイン
同士の接続点（第１ノード）から第１の出力信号１３Ａ
が出力される。その一方で、電源ＶＤにソースが接続さ
れた第２のＰチャネルＭＯＳＦＥＴ１３−３と電源ＶＳ
にソースが接続された第２のＮチャネルＭＯＳＦＥＴ１
３−４の各ゲートが該ＦＥＴ１３−３及びＦＥＴ１３−
４の各ドレインに共通接続され、その接続点（第２ノー
ド）から第２の出力信号１３Ｂが出力されるようになっ
ている。ここで、ＦＥＴ１３−３とＦＥＴ１３−４の駆
動能力を等しくして、第２の出力信号１３Ｂを電源電圧
の約１／２の電圧値に直流的に固定している（図２
（ｃ）参照）。
【００２９】ローパスフィルタ１４は、従来と同様に、
２つの入力にそれぞれ対応して設けられたキャパシタ等
で構成され、チャージポンプ１３の第１及び第２の出力
信号１３Ａ，１３Ｂの高周波雑音を取り除き、平滑化し
た出力１４Ａ及び１４Ｂを出力する（図２の（ｄ），
（ｅ））。このとき、出力１４Ｂは、チャージポンプ１
３の第２の出力信号１３Ｂが電源電圧の約１／２の電圧
値に固定されているため、同様に固定される。
２つの入力にそれぞれ対応して設けられたキャパシタ等
で構成され、チャージポンプ１３の第１及び第２の出力
信号１３Ａ，１３Ｂの高周波雑音を取り除き、平滑化し
た出力１４Ａ及び１４Ｂを出力する（図２の（ｄ），
（ｅ））。このとき、出力１４Ｂは、チャージポンプ１
３の第２の出力信号１３Ｂが電源電圧の約１／２の電圧
値に固定されているため、同様に固定される。
【００３０】さらに、ＶＣＯ１５は、差動アンプ１５−
１及び発振部１５−２で構成され、ローパスフィルタ１
４からの出力１４Ａ及び１４Ｂを差動アンプ１５−１に
入力し、帰還信号となる出力ＯＵＴを送出する発振部１
５−２の発振周波数を制御する制御電圧を生成する。そ
の際、ＶＣＯ１５は、差動アンプ１５−１によりローパ
スフィルタ１４からの出力１４Ａと１４Ｂの差をとって
前記制御電圧を生成するので、ローパスフィルタ１４上
に入った同相雑音が除去される。
１及び発振部１５−２で構成され、ローパスフィルタ１
４からの出力１４Ａ及び１４Ｂを差動アンプ１５−１に
入力し、帰還信号となる出力ＯＵＴを送出する発振部１
５−２の発振周波数を制御する制御電圧を生成する。そ
の際、ＶＣＯ１５は、差動アンプ１５−１によりローパ
スフィルタ１４からの出力１４Ａと１４Ｂの差をとって
前記制御電圧を生成するので、ローパスフィルタ１４上
に入った同相雑音が除去される。
【００３１】すなわち、ローパスフィルタ１４の出力１
４Ａ，１４Ｂのうち、出力１４Ｂは電源電圧の約１／２
の電圧値に固定されるため、この出力１４Ｂ側からは前
述のようなリーク電流よる電荷損失の悪影響が発生する
ことはなく、それが生ずるのは他方の出力１４Ａ側のみ
である。ここで、リーク電流により出力１４Ａ側のキャ
パシタの電荷が損失して出力１４Ａの電圧値が減少する
場合を考えると、ローパスフィルタ１４の出力１４Ａと
１４Ｂとの差が変動してＶＣＯ１５の発振周波数が変動
する。これは、結果的にはＮＲＺ信号ＩＮとＶＣＯ１５
の出力ＯＵＴとの位相差が変動することになるため、同
期回路がその位相差を０にするように動作する。
４Ａ，１４Ｂのうち、出力１４Ｂは電源電圧の約１／２
の電圧値に固定されるため、この出力１４Ｂ側からは前
述のようなリーク電流よる電荷損失の悪影響が発生する
ことはなく、それが生ずるのは他方の出力１４Ａ側のみ
である。ここで、リーク電流により出力１４Ａ側のキャ
パシタの電荷が損失して出力１４Ａの電圧値が減少する
場合を考えると、ローパスフィルタ１４の出力１４Ａと
１４Ｂとの差が変動してＶＣＯ１５の発振周波数が変動
する。これは、結果的にはＮＲＺ信号ＩＮとＶＣＯ１５
の出力ＯＵＴとの位相差が変動することになるため、同
期回路がその位相差を０にするように動作する。
【００３２】この点から明らかなように、本実施例で
は、ローパスフィルタ１４の出力１４Ｂは同相雑音を除
去するために用いられる信号であり、ＶＣＯ１５の発振
周波数を決定するのは出力１４Ａの電圧値である。従っ
て、出力１４Ａ側の電荷が損失しても問題はなく、出力
１４Ｂ側の電荷損失は直ちに回復するので、ＶＣＯ１５
でローパスフィルタ１４上に入った同相雑音を確実に低
減することができる。
は、ローパスフィルタ１４の出力１４Ｂは同相雑音を除
去するために用いられる信号であり、ＶＣＯ１５の発振
周波数を決定するのは出力１４Ａの電圧値である。従っ
て、出力１４Ａ側の電荷が損失しても問題はなく、出力
１４Ｂ側の電荷損失は直ちに回復するので、ＶＣＯ１５
でローパスフィルタ１４上に入った同相雑音を確実に低
減することができる。
【００３３】次に、本発明の第２実施例に係る同期回路
を説明する。
を説明する。
【００３４】本実施例が上記第１実施例の同期回路と異
なる点は、チャージポンプ１３を構成の異なるチャージ
ポンプ２３に置き換えたことであり、他の構成要素は同
一である。
なる点は、チャージポンプ１３を構成の異なるチャージ
ポンプ２３に置き換えたことであり、他の構成要素は同
一である。
【００３５】図３は、本実施例のチャージポンプ２３の
構成を示す回路図である。
構成を示す回路図である。
【００３６】このチャージポンプ２３は、第１と第２の
信号生成部から構成され、第１の信号生成部は、同図に
示すように、第１のＰチャネルＭＯＳ２３−１及び第１
のＮチャネルＭＯＳ２３−２で構成されている。また、
第２の信号生成部は、第２のＰチャネルＭＯＳ２３−３
及び第２のＮチャネルＭＯＳ２３−４からなる第１の回
路と、第３のＰチャネルＭＯＳ２３−５及び第３のＮチ
ャネルＭＯＳ２３−６からなる第２の回路とで構成され
ている。
信号生成部から構成され、第１の信号生成部は、同図に
示すように、第１のＰチャネルＭＯＳ２３−１及び第１
のＮチャネルＭＯＳ２３−２で構成されている。また、
第２の信号生成部は、第２のＰチャネルＭＯＳ２３−３
及び第２のＮチャネルＭＯＳ２３−４からなる第１の回
路と、第３のＰチャネルＭＯＳ２３−５及び第３のＮチ
ャネルＭＯＳ２３−６からなる第２の回路とで構成され
ている。
【００３７】具体的には、第１の電源ＶＤにソースが接
続された第１のＰチャネルＭＯＳＦＥＴ２３−１のゲー
トには図１に示した位相比較器１２からの制御信号１２
Ａが供給され、第２の電源ＶＳにソースが接続された第
１のＮチャネルＭＯＳＦＥＴ２３−２のゲートには同様
に前記制御信号１２Ｂが供給され、このＦＥＴ２３−１
及びＦＥＴ２３−２のドレイン同士の接続点（第１ノー
ド）から第１の出力信号２３Ａが出力される。その一方
で、電源ＶＤにソースが接続された第２のＰチャネルＭ
ＯＳＦＥＴ２３−３と電源ＶＳにソースが接続された第
２のＮチャネルＭＯＳＦＥＴ２３−４の各ゲートが該Ｆ
ＥＴ２３−３及びＦＥＴ２３−４の各ドレインに共通接
続され、その接続点（第２ノード）から第２の出力信号
２３Ｂが取り出され、更に前記ＦＥＴ２３−３とソース
及びドレインを共有する第３のＰチャネルＭＯＳＦＥＴ
２３−５のゲートには前記制御信号１２Ａが供給され、
前記ＦＥＴ２３−４とソース及びドレインを共有する第
３のＮチャネルＭＯＳＦＥＴ２３−６のゲートには前記
制御信号１２Ｂが供給されるようになっている。
続された第１のＰチャネルＭＯＳＦＥＴ２３−１のゲー
トには図１に示した位相比較器１２からの制御信号１２
Ａが供給され、第２の電源ＶＳにソースが接続された第
１のＮチャネルＭＯＳＦＥＴ２３−２のゲートには同様
に前記制御信号１２Ｂが供給され、このＦＥＴ２３−１
及びＦＥＴ２３−２のドレイン同士の接続点（第１ノー
ド）から第１の出力信号２３Ａが出力される。その一方
で、電源ＶＤにソースが接続された第２のＰチャネルＭ
ＯＳＦＥＴ２３−３と電源ＶＳにソースが接続された第
２のＮチャネルＭＯＳＦＥＴ２３−４の各ゲートが該Ｆ
ＥＴ２３−３及びＦＥＴ２３−４の各ドレインに共通接
続され、その接続点（第２ノード）から第２の出力信号
２３Ｂが取り出され、更に前記ＦＥＴ２３−３とソース
及びドレインを共有する第３のＰチャネルＭＯＳＦＥＴ
２３−５のゲートには前記制御信号１２Ａが供給され、
前記ＦＥＴ２３−４とソース及びドレインを共有する第
３のＮチャネルＭＯＳＦＥＴ２３−６のゲートには前記
制御信号１２Ｂが供給されるようになっている。
【００３８】図４に、図３に示したチャージポンプ２３
の出力信号２３Ａ，２３Ｂの波形を、位相比較器１２か
らの制御信号１２Ａ，１２Ｂと共に示す。
の出力信号２３Ａ，２３Ｂの波形を、位相比較器１２か
らの制御信号１２Ａ，１２Ｂと共に示す。
【００３９】チャージポンプ２３の出力信号２３Ｂは、
直流的に供給電圧の１／２に固定されているものの、交
流的には制御信号１２Ａ及び１２Ｂを受けて出力信号２
３Ａと同相で変動する。位相比較器１２は、同期回路が
ＮＲＺ信号ＩＮの位相と周波数に同期した状態に入った
場合、制御信号１２Ａ，１２Ｂに等しいパルス幅を出
す。つまり、同期状態においてもチャージポンプ２３の
出力信号２３Ａ，２３Ｂが定期的に変動する。但し、制
御信号１２Ａと１２Ｂのパルス幅が等しいので、電流の
充電量と放電量が等しく、チャージポンプ２３の出力信
号２３Ａ，２３Ｂは変動の前後でその値は変わらない。
直流的に供給電圧の１／２に固定されているものの、交
流的には制御信号１２Ａ及び１２Ｂを受けて出力信号２
３Ａと同相で変動する。位相比較器１２は、同期回路が
ＮＲＺ信号ＩＮの位相と周波数に同期した状態に入った
場合、制御信号１２Ａ，１２Ｂに等しいパルス幅を出
す。つまり、同期状態においてもチャージポンプ２３の
出力信号２３Ａ，２３Ｂが定期的に変動する。但し、制
御信号１２Ａと１２Ｂのパルス幅が等しいので、電流の
充電量と放電量が等しく、チャージポンプ２３の出力信
号２３Ａ，２３Ｂは変動の前後でその値は変わらない。
【００４０】同期状態においてチャージポンプの出力に
変動があるということは、ＶＣＯの発振周波数が変動す
ることを意味するが、本実施例では、チャージポンプ２
３の出力２３Ｂを出力２３Ａと同相で変動するように
し、このチャージポンプ２３の出力信号２３Ａ，２３Ｂ
を後段のローパスフィルタ１４を介して出力し、ＶＣＯ
１５でその差をとるようにしたので、ローパスフィルタ
１４の出力１４Ａと１４Ｂの差はほとんど変動すること
がなく、同期状態時の、位相比較器１２の動作に伴う出
力ＯＵＴの変動を除去することができる。
変動があるということは、ＶＣＯの発振周波数が変動す
ることを意味するが、本実施例では、チャージポンプ２
３の出力２３Ｂを出力２３Ａと同相で変動するように
し、このチャージポンプ２３の出力信号２３Ａ，２３Ｂ
を後段のローパスフィルタ１４を介して出力し、ＶＣＯ
１５でその差をとるようにしたので、ローパスフィルタ
１４の出力１４Ａと１４Ｂの差はほとんど変動すること
がなく、同期状態時の、位相比較器１２の動作に伴う出
力ＯＵＴの変動を除去することができる。
【００４１】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、信号生成回路は、その第１及び第２の出力信
号の一方を直流的に所定の電圧値に固定する構成にした
ので、リーク電流による電荷損失を直ちに補うことがで
き、同相雑音を確実に低減することができる。
によれば、信号生成回路は、その第１及び第２の出力信
号の一方を直流的に所定の電圧値に固定する構成にした
ので、リーク電流による電荷損失を直ちに補うことがで
き、同相雑音を確実に低減することができる。
【００４２】第２の発明によれば、第１の発明におい
て、不規則な入力信号にも対処することができる。例え
ば不規則なＮＲＺ信号から規則正しいクロック信号を抽
出する場合でも、同相雑音を確実に低減することが可能
となる。
て、不規則な入力信号にも対処することができる。例え
ば不規則なＮＲＺ信号から規則正しいクロック信号を抽
出する場合でも、同相雑音を確実に低減することが可能
となる。
【００４３】第３の発明によれば、第２の発明におい
て、簡単な構成で的確に信号生成回路の第１及び第２の
出力信号を生成することが可能となる。
て、簡単な構成で的確に信号生成回路の第１及び第２の
出力信号を生成することが可能となる。
【００４４】第４の発明によれば、直流的に所定の電位
に固定され且つ交流的に第１の出力信号と同相で変動す
る第２の出力信号を生成するようにしたので、第１と第
２の出力信号の差はほとんど変動することがなくなり、
比較回路の動作に伴う同期出力信号のジッタを低減する
ことが可能となる。
に固定され且つ交流的に第１の出力信号と同相で変動す
る第２の出力信号を生成するようにしたので、第１と第
２の出力信号の差はほとんど変動することがなくなり、
比較回路の動作に伴う同期出力信号のジッタを低減する
ことが可能となる。
【００４５】第５の発明によれば、上記第４の発明にお
いて、不規則な入力信号にも対処することができ、さら
に、簡単な構成で的確に信号生成回路の第１及び第２の
出力信号を生成することができる。
いて、不規則な入力信号にも対処することができ、さら
に、簡単な構成で的確に信号生成回路の第１及び第２の
出力信号を生成することができる。
【図１】本発明の第１実施例に係る同期回路の構成を示
すブロック図である。
すブロック図である。
【図２】図１の同期回路の主要信号の波形図である。
【図３】第２実施例のチャージポンプ２３の構成を示す
回路図である。
回路図である。
【図４】図３に示したチャージポンプ２３の出力２３
Ａ，２３Ｂの波形図である。
Ａ，２３Ｂの波形図である。
【図５】ＮＲＺ信号の生成方法を示す図である。
【図６】従来の位相周波数同期回路の内部構成を示す図
である。
である。
【図７】図６の回路の主要な信号の波形を示す図であ
る。
る。
１２ 位相比較器（比較回路） １３，２３ チャージポンプ（信号生成回路） １３−１，２３−１ 第１のＰチャネルＭＯＳＦＥＴ １３−２，２３−２ 第１のＮチャネルＭＯＳＦＥＴ １３−３，２３−３ 第２のＰチャネルＭＯＳＦＥＴ １３−４，２３−４ 第２のＮチャネルＭＯＳＦＥＴ １４ ローパスフィルタ（フィルタ回路） １５ ＶＣＯ（出力回路） ２３−５ 第３のＰチャネルＭＯＳＦＥＴ ２３−６ 第３のＮチャネルＭＯＳＦＥＴ １２Ａ 第１の制御信号 １２Ｂ 第２の制御信号 １３Ａ，２３Ａ 第１の出力信号 １３Ｂ，２３Ｂ 第２の出力信号 ＩＮ ＮＲＺ信号 ＯＵＴ 帰還信号
Claims (5)
- 【請求項１】 入力信号もしくはそれから生成された信
号と帰還信号もしくはそれから生成された信号との間で
位相または周波数を比較する比較回路と、該比較回路の
出力に基づいて差動信号である第１及び第２の出力信号
を生成する信号生成回路と、該信号生成回路からの前記
第１及び第２の出力信号の高周波数領域の雑音を除去す
るフィルタ回路と、該フィルタ回路を通過した前記第１
と第２の出力信号の差に応じて位相または周波数を調整
した前記帰還信号を出力する出力回路とを備えた同期回
路において、 前記信号生成回路は、その第１及び第２の出力信号の一
方を直流的に所定の電圧値に固定する構成にしたことを
特徴とする同期回路。 - 【請求項２】 前記比較回路は、前記入力信号もしくは
それから生成された信号と前記帰還信号もしくはそれか
ら生成された信号との位相差に応じたパスル幅を有する
第１の制御信号と、前記帰還信号もしくはそれから生成
された信号の半周期期間活性化される第２の制御信号と
を出力として取り出し、 前記信号生成回路は、前記第１の出力信号を前記第１及
び第２の制御信号から生成すると共に、前記第２の出力
信号を直流的に所定の電圧値に固定した信号とすること
を特徴とする請求項１記載の同期回路。 - 【請求項３】 前記信号生成回路は、 高電位である第１の電源側にソースが接続され第１ノー
ドにドレインが接続された第１のＰチャネルＭＯＳＦＥ
Ｔと、前記第１ノードにドレインが接続され低電位であ
る第２の電源側にソースが接続された第１のＮチャネル
ＭＯＳＦＥＴと、前記第１の電源側にソースが接続され
第２ノードにドレインが接続された第２のＰチャネルＭ
ＯＳＦＥＴと、前記第２ノードにドレインが接続され前
記第２の電源側にソースが接続された第２のＮチャネル
ＭＯＳＦＥＴとを備え、 前記第１のＰチャネルＭＯＳＦＥＴのゲートに前記第１
の制御信号を、前記第１のＮチャネルＭＯＳＦＥＴのゲ
ートに前記第２の制御信号をそれぞれ供給するように
し、前記第２のＰチャネルＭＯＳＦＥＴ及び前記第２の
ＮチャネルＭＯＳＦＥＴの各ゲートを前記第２ノードに
共通接続し、前記第１ノードから前記第１の出力信号
を、前記第２ノードから前記第２の出力信号をそれぞれ
取り出すようにしたことを特徴とする請求項２記載の同
期回路。 - 【請求項４】 入力信号もしくはそれから生成された信
号と帰還信号もしくはそれから生成された信号との間で
位相または周波数を比較する比較回路と、該比較回路の
出力に基づいて差動信号である第１及び第２の出力信号
を生成する信号生成回路と、該信号生成回路からの前記
第１及び第２の出力信号の高周波数領域の雑音を除去す
るフィルタ回路と、該フィルタ回路を通過した前記第１
と第２の出力信号の差に応じて位相または周波数を調整
した前記帰還信号を出力する出力回路とを備えた同期回
路において、 前記信号生成回路は、 前記比較回路の出力に基づいて前記第１の出力信号を生
成する第１の信号生成部と、 直流的に所定の電位に固定された信号を生成する第１の
回路、及び該第１の回路に接続され前記第１の信号生成
部と同様の接続構成の第２の回路を有し、直流的に所定
の電位に固定され且つ交流的に前記第１の出力信号と同
相で変動する前記第２の出力信号を生成する第２の信号
生成部とを備えたことを特徴とする同期回路。 - 【請求項５】 前記比較回路は、前記入力信号もしくは
それから生成された信号と前記帰還信号もしくはそれか
ら生成された信号との位相差に応じたパスル幅を有する
第１の制御信号と、前記帰還信号もしくはそれから生成
された信号の半周期期間活性化される第２の制御信号と
を出力として取り出し、 前記第１の信号生成部は、 高電位である第１の電源側にソースが接続され第１ノー
ドにドレインが接続された第１のＰチャネルＭＯＳＦＥ
Ｔと、前記第１ノードにドレインが接続され低電位であ
る第２の電源側にソースが接続された第１のＮチャネル
ＭＯＳＦＥＴとを備え、前記第１のＰチャネルＭＯＳＦ
ＥＴのゲートには前記第１の制御信号が、前記第１のＮ
チャネルＭＯＳＦＥＴのゲートには前記第２の制御信号
がそれぞれ供給され、 前記第２の信号生成部は、 前記第１の電源側にソースが接続され第２ノードにドレ
インが接続された第２のＰチャネルＭＯＳＦＥＴと、前
記第２ノードにドレインが接続され前記第２の電源側に
ソースが接続された第２のＮチャネルＭＯＳＦＥＴとを
備え、前記第２のＰチャネルＭＯＳＦＥＴ及び前記第２
のＮチャネルＭＯＳＦＥＴの各ゲートを前記第２ノード
に共通接続して前記第１の回路を構成し、 前記第２のＰチャネルＭＯＳＦＥＴとソース及びドレイ
ンと共有する第３のＰチャネルＭＯＳＦＥＴと、前記第
２のＮチャネルＭＯＳＦＥＴとドレイン及びソースを共
有する第３のＮチャネルＭＯＳＦＥＴとを備え、前記第
３のＰチャネルＭＯＳＦＥＴのゲートに前記第１の制御
信号を、前記第３のＮチャネルＭＯＳＦＥＴのゲートに
前記第２の制御信号をそれぞれ供給して前記第２の回路
を構成し、 前記第１及び第２の信号生成部で構成される前記信号生
成回路は、前記第１ノードから前記第１の出力信号を、
前記第２のノードから前記第２の出力信号を取り出すよ
うにしたことを特徴とする請求項４記載の同期回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2295995A JPH08223147A (ja) | 1995-02-10 | 1995-02-10 | 同期回路 |
| US08/599,237 US5809095A (en) | 1995-02-10 | 1996-02-09 | Synchronous signal output circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2295995A JPH08223147A (ja) | 1995-02-10 | 1995-02-10 | 同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08223147A true JPH08223147A (ja) | 1996-08-30 |
Family
ID=12097146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2295995A Pending JPH08223147A (ja) | 1995-02-10 | 1995-02-10 | 同期回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5809095A (ja) |
| JP (1) | JPH08223147A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7206370B2 (en) | 2002-03-27 | 2007-04-17 | Kabushiki Kaisha Toshiba | Clock recovery circuit |
Families Citing this family (4)
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|---|---|---|---|---|
| JP2914287B2 (ja) * | 1996-03-08 | 1999-06-28 | 日本電気株式会社 | Ｐｌｌ回路 |
| KR100382328B1 (ko) * | 1997-01-23 | 2003-12-18 | 산요 덴키 가부시키가이샤 | Pll회로및위상록검출회로 |
| JPH1155602A (ja) * | 1997-07-31 | 1999-02-26 | Komatsu Ltd | デジタル位相合わせ装置 |
| TWI242929B (en) * | 2004-12-01 | 2005-11-01 | Ind Tech Res Inst | Clock and data recovery apparatus and method thereof |
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|---|---|---|---|---|
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| US5428626A (en) * | 1993-10-18 | 1995-06-27 | Tektronix, Inc. | Timing analyzer for embedded testing |
| US5592370A (en) * | 1994-09-19 | 1997-01-07 | Sun Microsystems, Inc. | Regulated complementary charge pump circuit |
| US5477193A (en) * | 1994-10-21 | 1995-12-19 | Cyrix Corporation | Current source loop filter with automatic gain control |
| US5576647A (en) * | 1995-06-22 | 1996-11-19 | Marvell Technology Group, Ltd. | Charge pump for phase lock loop |
-
1995
- 1995-02-10 JP JP2295995A patent/JPH08223147A/ja active Pending
-
1996
- 1996-02-09 US US08/599,237 patent/US5809095A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7206370B2 (en) | 2002-03-27 | 2007-04-17 | Kabushiki Kaisha Toshiba | Clock recovery circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| US5809095A (en) | 1998-09-15 |
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