JPH04241520A - 位相同期回路 - Google Patents
位相同期回路Info
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- JPH04241520A JPH04241520A JP3003061A JP306191A JPH04241520A JP H04241520 A JPH04241520 A JP H04241520A JP 3003061 A JP3003061 A JP 3003061A JP 306191 A JP306191 A JP 306191A JP H04241520 A JPH04241520 A JP H04241520A
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- 238000001514 detection method Methods 0.000 claims abstract description 23
- 239000008186 active pharmaceutical agent Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は位相同期回路（ＰＬＬ回
路）に関し、特に短いロックアップタイムを要求される
ＰＬＬ回路の周波数位相比較回路とチャージポンプ回路
に関する。
路）に関し、特に短いロックアップタイムを要求される
ＰＬＬ回路の周波数位相比較回路とチャージポンプ回路
に関する。
【０００２】
【従来の技術】従来、ＰＬＬ回路は、図４（ａ）に示す
ように、ゲート回路の組み合せにより成り立つ周波数位
相比較回路１０およびチップ回路１８ｃとを含んで構成
され、周波数位相比較回路１０は、図４（ｂ）のような
回路で構成される。また、周波数位相比較器１０のＵ、
位相誤差出力（３）をチャージポンプ１８ｃの特性に合
わせるように反転器１５を含んでいる。
ように、ゲート回路の組み合せにより成り立つ周波数位
相比較回路１０およびチップ回路１８ｃとを含んで構成
され、周波数位相比較回路１０は、図４（ｂ）のような
回路で構成される。また、周波数位相比較器１０のＵ、
位相誤差出力（３）をチャージポンプ１８ｃの特性に合
わせるように反転器１５を含んでいる。
【０００３】図５は図４の各部の波形のタイミングチャ
ートである。周波数位相比較器１０の入力信号（１）に
対し、もう一方の入力信号Ｖ（２）の位相が進んでいる
か周波数が高い期間では、Ｕ出力信号（３）はその期間
ロウ（ＬＯＷ）出力を出し、Ｄ出力信号（４）はハイ（
ＨＩＧＨ）出力を出す。これらＵ出力信号（３）及びＤ
出力信号（４）の値によりチャージポンプ１８ｃの出力
信号（９）は、ＰｃｈＭＯＳトランジスタＱ１がオフ、
ＮｃｈＭＯＳトランジスタＱ２がオン状態となるのでロ
ウ出力の電流引込みを行う。
ートである。周波数位相比較器１０の入力信号（１）に
対し、もう一方の入力信号Ｖ（２）の位相が進んでいる
か周波数が高い期間では、Ｕ出力信号（３）はその期間
ロウ（ＬＯＷ）出力を出し、Ｄ出力信号（４）はハイ（
ＨＩＧＨ）出力を出す。これらＵ出力信号（３）及びＤ
出力信号（４）の値によりチャージポンプ１８ｃの出力
信号（９）は、ＰｃｈＭＯＳトランジスタＱ１がオフ、
ＮｃｈＭＯＳトランジスタＱ２がオン状態となるのでロ
ウ出力の電流引込みを行う。
【０００４】チャージポンプ１８ｂの出力信号（９）は
その負荷側が通常容量性の負荷となり、ローパスフィル
タ（ＰＬＬではループフィルタという）を構成するので
、この場合Ｃチャージダウンを行う。
その負荷側が通常容量性の負荷となり、ローパスフィル
タ（ＰＬＬではループフィルタという）を構成するので
、この場合Ｃチャージダウンを行う。
【０００５】入力信号Ｒ（１）に対し、入力信号Ｖ（２
）の位相が遅れているか周波数が低い場合には、Ｄ出力
信号（４）はその期間ロウ出力を出し、Ｕ出力信号（３
）はハイ出力となる。チャージポンプ１８ｂの出力信号
（９）は、ＰＭＯＳトランジスタＱ１がオン、ＮＭＯＳ
トランジスタＱ２がオフ状態となるので、ハイ出力の電
流はき出しを行う。この出力信号（９）の負荷であるロ
ーパスフィルタに対してはＣチャージアップを行うこと
になる。
）の位相が遅れているか周波数が低い場合には、Ｄ出力
信号（４）はその期間ロウ出力を出し、Ｕ出力信号（３
）はハイ出力となる。チャージポンプ１８ｂの出力信号
（９）は、ＰＭＯＳトランジスタＱ１がオン、ＮＭＯＳ
トランジスタＱ２がオフ状態となるので、ハイ出力の電
流はき出しを行う。この出力信号（９）の負荷であるロ
ーパスフィルタに対してはＣチャージアップを行うこと
になる。
【０００６】また、入力信号Ｒ（１）と入力信号Ｖ（２
）の位相が一致している場合には、Ｕ出力信号（３），
Ｄ出力信号（４）は共にハイレベルを出力している。
）の位相が一致している場合には、Ｕ出力信号（３），
Ｄ出力信号（４）は共にハイレベルを出力している。
【０００７】チャージポンプ１８ｂの出力信号（９）は
ＰＭＯＳトランジスタＱ１，ＮＭＯＳトランジスタＱ２
が共にオフ状態であるためハイインピーダンス状態（Ｈ
）となる。負荷のローパスフィルタに対してはハイイン
ピーダンスであるので電流の引込み，はき出しがなく、
保持する状態になる。ＰＬＬ回路が、ロックしている場
合は、この保持状態であり、ローパスフィルタ出力の電
位を一定に保ち（ＶＣＯのチューニング電圧となる）、
ＶＣＯの発信周波数を一定にしている。
ＰＭＯＳトランジスタＱ１，ＮＭＯＳトランジスタＱ２
が共にオフ状態であるためハイインピーダンス状態（Ｈ
）となる。負荷のローパスフィルタに対してはハイイン
ピーダンスであるので電流の引込み，はき出しがなく、
保持する状態になる。ＰＬＬ回路が、ロックしている場
合は、この保持状態であり、ローパスフィルタ出力の電
位を一定に保ち（ＶＣＯのチューニング電圧となる）、
ＶＣＯの発信周波数を一定にしている。
【０００８】
【発明が解決しようとする課題】上述したＰＬＬによる
周波数シンセサイズを用いたデジタルチューニングシス
テム（ＤＴＳ）等においては、ＰＬＬ周波数シンセサイ
ザの値を順次変えていき、受信点を探すスキャンモード
がある。この場合、早いスキャンを行うにはＰＬＬのロ
ックアップを早くしなければならない。移動無線等で低
消費電力を問題とする場合はシステムの間欠動作をさせ
るが、この場合もシステムをオンさせる時間はＰＬＬの
ロックアップ時間が問題となる。このようにＰＬＬ回路
では、ロックアップタイムを短くするという技術が必要
となってくる。
周波数シンセサイズを用いたデジタルチューニングシス
テム（ＤＴＳ）等においては、ＰＬＬ周波数シンセサイ
ザの値を順次変えていき、受信点を探すスキャンモード
がある。この場合、早いスキャンを行うにはＰＬＬのロ
ックアップを早くしなければならない。移動無線等で低
消費電力を問題とする場合はシステムの間欠動作をさせ
るが、この場合もシステムをオンさせる時間はＰＬＬの
ロックアップ時間が問題となる。このようにＰＬＬ回路
では、ロックアップタイムを短くするという技術が必要
となってくる。
【０００９】このロックアップを決める要因としてチャ
ージポンプの出力特性があり、ローパスフィルタに対し
てのＣチャージドライブ能力である。
ージポンプの出力特性があり、ローパスフィルタに対し
てのＣチャージドライブ能力である。
【００１０】従来のＰＬＬ回路における周波数位相比較
回路とチャージポンプにおいては、ドライブ能力はチャ
ージポンプのＭＯＳトランジスタのドライブ能力になる
。しかし、このＭＯＳトランジスタのドライブ能力を単
純に大きくすると、位相誤差に対するローパスフィルタ
出力が敏感になり、特にＰＬＬがロックしている時に定
常許容誤差に対しても敏感になっているため、ローパス
フィルタの出力が変動してしまい、これは結果的にＶＣ
ＯのＣ／Ｎを悪くしてしまうという問題点がある。
回路とチャージポンプにおいては、ドライブ能力はチャ
ージポンプのＭＯＳトランジスタのドライブ能力になる
。しかし、このＭＯＳトランジスタのドライブ能力を単
純に大きくすると、位相誤差に対するローパスフィルタ
出力が敏感になり、特にＰＬＬがロックしている時に定
常許容誤差に対しても敏感になっているため、ローパス
フィルタの出力が変動してしまい、これは結果的にＶＣ
ＯのＣ／Ｎを悪くしてしまうという問題点がある。
【００１１】本発明の目的は、このような問題点を解決
し、ＶＣＯのＣ／Ｎを良くすると共に、ロックアップタ
イムを早くしたＰＬＬ回路を提供することにある。
し、ＶＣＯのＣ／Ｎを良くすると共に、ロックアップタ
イムを早くしたＰＬＬ回路を提供することにある。
【００１２】
【課題を解決するための手段】本発明の位相同期回路の
構成は、２入力信号の位相差を検出する周波数位相比較
回路と、この周波数位相比較回路の２つの位相誤差出力
をそれぞれ入力してパルス幅をそれぞれ検出する第１，
第２のパルス幅検出回路と、ソース及びドレインがそれ
ぞれ共通接続されドレインが出力端子へつながる第１及
び第２のＰチャネルＭＯＳトランジスタおよびソース及
びドレインがそれぞれ共通接続されドレインが前記出力
端子へつながる第１及び第２のＮチャネルＭＯＳトラン
ジスタからなるチャージポンプ回路と、前記第１のＰチ
ャネルＭＯＳトランジスタのゲートに前記周波数位相比
較回路の第２の位相誤差出力を接続し、前記第２のＰチ
ャネルＭＯＳトランジスタのゲートに前記第２のパルス
幅検出回路の出力を接続し、前記第１のＮチャネルＭＯ
Ｓトランジスタのゲートに前記周波数位相比較回路の第
１の位相誤差出力を反転させた出力を接続し、前記第２
のＮチャネルＭＯＳトランジスタのゲートに前記第１の
パルス幅検出回路の出力を反転させた出力を接続したこ
とを特徴とする。
構成は、２入力信号の位相差を検出する周波数位相比較
回路と、この周波数位相比較回路の２つの位相誤差出力
をそれぞれ入力してパルス幅をそれぞれ検出する第１，
第２のパルス幅検出回路と、ソース及びドレインがそれ
ぞれ共通接続されドレインが出力端子へつながる第１及
び第２のＰチャネルＭＯＳトランジスタおよびソース及
びドレインがそれぞれ共通接続されドレインが前記出力
端子へつながる第１及び第２のＮチャネルＭＯＳトラン
ジスタからなるチャージポンプ回路と、前記第１のＰチ
ャネルＭＯＳトランジスタのゲートに前記周波数位相比
較回路の第２の位相誤差出力を接続し、前記第２のＰチ
ャネルＭＯＳトランジスタのゲートに前記第２のパルス
幅検出回路の出力を接続し、前記第１のＮチャネルＭＯ
Ｓトランジスタのゲートに前記周波数位相比較回路の第
１の位相誤差出力を反転させた出力を接続し、前記第２
のＮチャネルＭＯＳトランジスタのゲートに前記第１の
パルス幅検出回路の出力を反転させた出力を接続したこ
とを特徴とする。
【００１３】本発明において、周波数位相比較回路の一
対出力が各対ごとに検出パルス幅の異なる複数のパルス
幅検出回路に接続され、これら複数のパルス幅検出回路
の出力が各対のＰチャネルおよびＮチャネルのＭＯＳト
ランジスタのゲートに接続されたものとすることができ
る。
対出力が各対ごとに検出パルス幅の異なる複数のパルス
幅検出回路に接続され、これら複数のパルス幅検出回路
の出力が各対のＰチャネルおよびＮチャネルのＭＯＳト
ランジスタのゲートに接続されたものとすることができ
る。
【００１４】
【実施例】図１は本発明の一実施例の回路図である。本
実施例は、従来と同様の周波数位相比較回路１０と、こ
の周波数位相比較回路の２つの位相誤差出力信号Ｕ（３
）とＤ（４）の出力のパルス幅を検出するパルス幅検出
回路１１，１２を備え、前記位相誤差出力Ｕ（３）を入
力としたパルス幅検出回路１１の出力信号ＵＳＵＢ （
５）と位相誤差出力信号Ｄ（４）を入力としたパルス幅
検出回路１２の出力信号ＤＳＵＢ （６）とを比較する
周波数位相比較回路（１０）とみなされる。
実施例は、従来と同様の周波数位相比較回路１０と、こ
の周波数位相比較回路の２つの位相誤差出力信号Ｕ（３
）とＤ（４）の出力のパルス幅を検出するパルス幅検出
回路１１，１２を備え、前記位相誤差出力Ｕ（３）を入
力としたパルス幅検出回路１１の出力信号ＵＳＵＢ （
５）と位相誤差出力信号Ｄ（４）を入力としたパルス幅
検出回路１２の出力信号ＤＳＵＢ （６）とを比較する
周波数位相比較回路（１０）とみなされる。
【００１５】この周波数位相比較回路（１０）の出力を
受けるチャージポンプ１８としては、ソース及びドレイ
ンが共通に接続されており、ゲートは位相比較回路１０
の位相誤差出力信号Ｄ（４）に接続される第１のＰＭＯ
ＳトランジスタＱ１と、ゲートはパルス幅検出回路１２
の出力ＤＳＵＢ （６）に接続される第２のＰＭＯＳト
ランジスタＱ３からなりドレインは出力端子９へつなが
る一対のＰＭＯＳトランジスタＱ１，Ｑ３と、ソース及
びドレインが共通に接続され、ゲートが位相誤差出力Ｕ
（３）をトランジスタの極性に合せ反転させる反転器１
５の出力に接続される第１のＮＭＯＳトランジスタＱ２
と、他方ゲートはパルス幅検出回路１１の出力ＵＳＵＢ
（５）をトランジスタの極性に合わせて、反転させる
反転器１６の出力に接続される第２のＮＭＯＳトランジ
スタＱ４からなり、ドレインは出力端子９へつながる一
対のＮＭＯＳトランジスタＱ２，Ｑ４から構成されてい
る。
受けるチャージポンプ１８としては、ソース及びドレイ
ンが共通に接続されており、ゲートは位相比較回路１０
の位相誤差出力信号Ｄ（４）に接続される第１のＰＭＯ
ＳトランジスタＱ１と、ゲートはパルス幅検出回路１２
の出力ＤＳＵＢ （６）に接続される第２のＰＭＯＳト
ランジスタＱ３からなりドレインは出力端子９へつなが
る一対のＰＭＯＳトランジスタＱ１，Ｑ３と、ソース及
びドレインが共通に接続され、ゲートが位相誤差出力Ｕ
（３）をトランジスタの極性に合せ反転させる反転器１
５の出力に接続される第１のＮＭＯＳトランジスタＱ２
と、他方ゲートはパルス幅検出回路１１の出力ＵＳＵＢ
（５）をトランジスタの極性に合わせて、反転させる
反転器１６の出力に接続される第２のＮＭＯＳトランジ
スタＱ４からなり、ドレインは出力端子９へつながる一
対のＮＭＯＳトランジスタＱ２，Ｑ４から構成されてい
る。
【００１６】入力信号Ｒ（１），入力信号Ｖ（２）に対
する出力信号Ｕ（３）と出力信号Ｄ（４）の動作は、従
来と同様であるが、出力信号ＵＳＵＢ （５）、出力信
号ＤＳＵＢ （６）はパルス幅検出回路１１，１２を介
することにより一定のパルス幅以下のパルスを検出する
ことはない。
する出力信号Ｕ（３）と出力信号Ｄ（４）の動作は、従
来と同様であるが、出力信号ＵＳＵＢ （５）、出力信
号ＤＳＵＢ （６）はパルス幅検出回路１１，１２を介
することにより一定のパルス幅以下のパルスを検出する
ことはない。
【００１７】チャージポンプ回路１８におけるＰＭＯＳ
トランジスタＱ１及びＮＭＯＳトランジスタＱ２は従来
のチャージポンプ１８ｂと同様の動作を行うが、ＰＭＯ
ＳトランジスタＱ３はパルス幅検出回路１２により動作
し、ＮＭＯＳトランジスタＱ４はパルス幅検出回路１１
により動作を行う。
トランジスタＱ１及びＮＭＯＳトランジスタＱ２は従来
のチャージポンプ１８ｂと同様の動作を行うが、ＰＭＯ
ＳトランジスタＱ３はパルス幅検出回路１２により動作
し、ＮＭＯＳトランジスタＱ４はパルス幅検出回路１１
により動作を行う。
【００１８】これらパルス幅検出回路１１，１２で設定
されるパルス幅ＰＷより各入力信号の位相誤差合小さい
場合は、従来と同じチャージポンプの動作をするが、位
相誤差が設定パルス幅ＰＷより大きくなるとＰＭＯＳト
ランジスタＱ３、又はＮＭＯＳトランジスタＱ４が動作
を行う。これはチップ１８のＰＭＯＳトランジスタ又は
ＮＭＯＳトランジスタが等価的にドライブ能力を大きく
したことに相当する。
されるパルス幅ＰＷより各入力信号の位相誤差合小さい
場合は、従来と同じチャージポンプの動作をするが、位
相誤差が設定パルス幅ＰＷより大きくなるとＰＭＯＳト
ランジスタＱ３、又はＮＭＯＳトランジスタＱ４が動作
を行う。これはチップ１８のＰＭＯＳトランジスタ又は
ＮＭＯＳトランジスタが等価的にドライブ能力を大きく
したことに相当する。
【００１９】すなわち、２信号の位相誤差が設定パルス
幅ＰＷより大きくなった場合だけ、チャージポンプ１８
のドライブ能力が増加し、その結果ループフィルタのＣ
チャージアップ・ダウンを早くし、ロックアップタイム
を短縮するのに有利に働く。一方位相誤差が設定パルス
幅ＰＷより小さい場合は、必要以上のドライブ能力をも
たせなくて済み、そのため定常位相誤差に対する感度は
敏感にならずに済み、ＶＣＯのＣ／Ｎが悪化することは
ない。
幅ＰＷより大きくなった場合だけ、チャージポンプ１８
のドライブ能力が増加し、その結果ループフィルタのＣ
チャージアップ・ダウンを早くし、ロックアップタイム
を短縮するのに有利に働く。一方位相誤差が設定パルス
幅ＰＷより小さい場合は、必要以上のドライブ能力をも
たせなくて済み、そのため定常位相誤差に対する感度は
敏感にならずに済み、ＶＣＯのＣ／Ｎが悪化することは
ない。
【００２０】図３は本発明の第２の実施例の回路図であ
る。本実施例は、パルス幅検出回路の設定パルス幅を変
えたパルス幅検出回路１３，１４を追加して図１に対し
増加し、これに伴いチャージポンプ回路１８ａのＰＭＯ
Ｓ，ＮＭＯＳの各トランジスタＱ５，Ｑ６を相当分だけ
並列（パラレル）につなぎ増加している。
る。本実施例は、パルス幅検出回路の設定パルス幅を変
えたパルス幅検出回路１３，１４を追加して図１に対し
増加し、これに伴いチャージポンプ回路１８ａのＰＭＯ
Ｓ，ＮＭＯＳの各トランジスタＱ５，Ｑ６を相当分だけ
並列（パラレル）につなぎ増加している。
【００２１】この回路は、位相誤差に応じてより大きな
ドライブ能力を設定できるという特徴がある。
ドライブ能力を設定できるという特徴がある。
【００２２】
【発明の効果】以上説明したように本発明は、位相誤差
が設定値以上のときだけチャージポンプのドライブ能力
を上げロックアップタイム短縮を図ることができ、定常
のロック時にはドライブ能力は最適にできるため、ＶＣ
ＯのＣ／Ｎが良く、かつロックアップタイムを早くでき
るという相反する特性の両方を満足させることができる
という効果がある。
が設定値以上のときだけチャージポンプのドライブ能力
を上げロックアップタイム短縮を図ることができ、定常
のロック時にはドライブ能力は最適にできるため、ＶＣ
ＯのＣ／Ｎが良く、かつロックアップタイムを早くでき
るという相反する特性の両方を満足させることができる
という効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例の周波数位相比較回路および
チャージポンプ回路の回路図。
チャージポンプ回路の回路図。
【図２】図１の各部の動作状態を示すタイミングチャー
ト。
ト。
【図３】本発明の第２の実施例の回路図。
【図４】従来例のＰＬＬ回路および周波数位相比較回路
の回路図。
の回路図。
【図５】図の各部の動作を示すタイミングチャート。
１，２ 周波数位相比較回路のＲ，Ｖ入力端子３
，４ Ｕ，Ｄ出力端子 ５〜８ パルス幅検出回路の出力端子９
チャージポンプ出力端子 １０ 周波数位相比較回路 １１〜１４ パルス幅検出回路
，４ Ｕ，Ｄ出力端子 ５〜８ パルス幅検出回路の出力端子９
チャージポンプ出力端子 １０ 周波数位相比較回路 １１〜１４ パルス幅検出回路
Claims (2)
- 【請求項１】 ２入力信号の位相差を検出する周波数
位相比較回路と、この周波数位相比較回路の２つの位相
誤差出力をそれぞれ入力してパルス幅をそれぞれ検出す
る第１，第２のパルス幅検出回路と、ソース及びドレイ
ンがそれぞれ共通接続されドレインが出力端子へつなが
る第１及び第２のＰチャネルＭＯＳトランジスタおよび
ソース及びドレインがそれぞれ共通接続されドレインが
前記出力端子へつながる第１及び第２のＮチャネルＭＯ
Ｓトランジスタからなるチャージポンプ回路と、前記第
１のＰチャネルＭＯＳトランジスタのゲートに前記周波
数位相比較回路の第２の位相誤差出力を接続し、前記第
２のＰチャネルＭＯＳトランジスタのゲートに前記第２
のパルス幅検出回路の出力を接続し、前記第１のＮチャ
ネルＭＯＳトランジスタのゲートに前記周波数位相比較
回路の第１の位相誤差出力を反転させた出力を接続し、
前記第２のＮチャネルＭＯＳトランジスタのゲートに前
記第１のパルス幅検出回路の出力を反転させた出力を接
続したことを特徴とする位相同期回路。 - 【請求項２】 周波数位相比較回路の一対出力が各対
ごとに検出パルス幅の異なる複数のパルス幅検出回路に
接続され、これら複数のパルス幅検出回路の出力が各対
のＰチャネルおよびＮチャネルのＭＯＳトランジスタの
ゲートに接続されたものである請求項１記載の位相同期
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3003061A JP2811969B2 (ja) | 1991-01-16 | 1991-01-16 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3003061A JP2811969B2 (ja) | 1991-01-16 | 1991-01-16 | 位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04241520A true JPH04241520A (ja) | 1992-08-28 |
| JP2811969B2 JP2811969B2 (ja) | 1998-10-15 |
Family
ID=11546815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3003061A Expired - Fee Related JP2811969B2 (ja) | 1991-01-16 | 1991-01-16 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2811969B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0647033A1 (en) * | 1993-10-04 | 1995-04-05 | Nec Corporation | Phase synchronization circuit having a short pull-in time and a low jitter |
| JPH11298321A (ja) * | 1998-04-08 | 1999-10-29 | Sony Corp | Ｐｌｌ回路 |
| US6133770A (en) * | 1997-11-28 | 2000-10-17 | Nec Corporation | Phase locked loop circuit |
| KR100499276B1 (ko) * | 2002-11-06 | 2005-07-01 | 학교법인 포항공과대학교 | 빠른 락시간을 가지는 디글리치 회로를 사용한 적응대역폭 위상 고정 루프 |
| US7622959B2 (en) | 2004-11-08 | 2009-11-24 | Fujitsu Microelectronics Limited | Phase comparator and semiconductor device with phase comparator |
| JP2013030887A (ja) * | 2011-07-27 | 2013-02-07 | Mitsubishi Electric Corp | 位相周波数比較回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0165527U (ja) * | 1987-10-20 | 1989-04-26 |
-
1991
- 1991-01-16 JP JP3003061A patent/JP2811969B2/ja not_active Expired - Fee Related
Patent Citations (1)
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