JP2003046377A - リング発振回路および遅延回路 - Google Patents

リング発振回路および遅延回路

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JP2003046377A JP2002043313A JP2002043313A JP2003046377A JP 2003046377 A JP2003046377 A JP 2003046377A JP 2002043313 A JP2002043313 A JP 2002043313A JP 2002043313 A JP2002043313 A JP 2002043313A JP 2003046377 A JP2003046377 A JP 2003046377A
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Abstract

(57)【要約】 【課題】可変周波数型リング発振回路の発振周波数、お
よび可変遅延回路の遅延時間の電源電圧依存性を低減さ
せる。 【解決手段】 このリング発振回路は、Ｋ個のインバー
タ回路Ｕ１１、Ｕ１２、・・・・Ｕ１Ｋをリング状に接続し
たものである。インバータ回路Ｕ１１は、ＭＯＳトラン
ジスタＭＰ４とＭＮ４からなるＣＭＯＳインバータＩＶ
１と、ＣＭＯＳインバータＩＶ１の電流源として機能す
るＰチャネルＭＯＳトランジスタＭＰ３と、ＣＭＯＳイ
ンバータＩＶ１の電流源として機能するＮチャネルＭＯ
ＳトランジスタＭＮ３と、ＣＭＯＳインバータＩＶ１に
並列に接続されてＭＯＳトランジスタＭＰ５とＭＮ５と
からなるＣＭＯＳインバータＩＶ２とからなる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、可変周波数型リン
グ発振回路などのリング発振回路、および可変遅延回路
などの遅延回路に関し、特に、発振周波数の電源電圧依
存性が低いリング発振回路、および遅延時間の電源電圧
依存性が低い遅延回路を提供するものである。
【０００２】
【従来の技術】図５は、従来の可変周波数型リング発振
回路の一例を示す図である。図５において、Ｖｉｎは発
振周波数を制御するための制御電圧、Ｓｏｕｔは発振出
力である。このリング発振回路は、Ｋ個のインバータ回
路Ｕ２１、Ｕ２２、・・・・Ｕ２Ｋを、リング状に接続した
ものである。ここで、Ｋはたとえば３、５、７・・・・のよ
うな奇数である。
【０００３】図５では、初段のインバータ回路Ｕ２１以
外のインバータ回路Ｕ２２、・・・・Ｕ２Ｋは、その内部構
成が省略されているが、いずれも初段のインバータ回路
Ｕ２１と同一の回路構成からなる。インバータ回路Ｕ２
１は、図５に示すように、ＰチャネルＭＯＳトランジス
タＭＰ４およびＮチャネルＭＯＳトランジスタＭＮ４か
らなるＣＭＯＳインバータＩＶ１と、このＣＭＯＳイン
バータＩＶ１の電流源として機能するＰチャネルＭＯＳ
トランジスタＭＰ３およびＮチャネルＭＯＳトランジス
タＭＮ３とを備えている。
【０００４】さらに詳述すると、ＰチャネルＭＯＳトラ
ンジスタＭＰ４は、ゲート端子がインバータ回路Ｕ２１
の入力端子（ＩＮ）に接続され、ドレイン端子がインバ
ータ回路Ｕ２１の出力端子（ＯＵＴ）に接続され、ソー
ス端子はＰチャネルＭＯＳトランジスタＭＰ３を介して
電源電位に接続されている。ＮチャネルＭＯＳトランジ
スタＭＮ４は、ゲート端子がインバータ回路Ｕ２１の入
力端子（ＩＮ）に接続され、ドレイン端子がインバータ
回路Ｕ２１の出力端子（ＯＵＴ）に接続され、ソース端
子はＮチャネルＭＯＳトランジスタＭＮ３を介して接地
電位に接続されている。
【０００５】ＣＭＯＳインバータＩＶ１の電流源として
機能するＰチャネルＭＯＳトランジスタＭＰ３およびＮ
チャネルＭＯＳトランジスタＭＮ３は、その電流値が制
御電圧Ｖｉｎによって可変されるように構成されてい
る。以下に、この構成について説明する。すなわち、Ｎ
チャネルＭＯＳトランジスタＭＮ１はソースフォロアを
形成しており、制御電圧ＶｉｎからＭＯＳトランジスタ
ＭＮ１の閾値電圧Ｖｔを差し引いた電圧（Ｖｉｎ−Ｖ
ｔ）に概略等しい電圧値を抵抗器Ｒの両端に発生させ
る。これにより、ＮチャネルＭＯＳトランジスタＭＮ１
およびＰチャネルＭＯＳトランジスタＭＰ１には、制御
電圧Ｖｉｎに応じて変化する電流Ｉ１＝（Ｖｉｎ−Ｖ
ｔ）／Ｒが流れる。
【０００６】ＰチャネルＭＯＳトランジスタＭＰ１とＭ
Ｐ２はカレントミラーを構成している。このため、Ｐチ
ャネルＭＯＳトランジスタＭＰ２およびＮチャネルＭＯ
ＳトランジスタＭＮ２にも、電流Ｉ１に等しい電流Ｉ２
が流れる。さらに、ＰチャネルＭＯＳトランジスタＭＰ
１とＭＰ３、およびＮチャネルＭＯＳトランジスタＭＮ
２とＭＮ３もカレントミラーを構成している。このた
め、ＰチャネルＭＯＳトランジスタＭＰ３とＮチャネル
ＭＯＳトランジスタＭＮ３は、共に電流Ｉ１と等しい電
流Ｉ３を出力する電流源となる。
【０００７】次に、図５に示す従来の可変周波数型リン
グ発振回路の動作の一例について、説明する。いま、イ
ンバータ回路Ｕ２１の入力端子（ＩＮ）に“Ｌ”レベル
の電圧信号が入力されると、スイッチング部を構成する
ＰチャネルＭＯＳトランジスタＭＰ４がオン、Ｎチャネ
ルトランジスタＭＮ４がオフとなり、出力端子（ＯＵ
Ｔ）より電流Ｉ３が吐き出される。逆に、インバータ回
路Ｕ２１の入力端子（ＩＮ）に“Ｈ”レベルの電圧信号
が入力されると、ＰチャネルＭＯＳトランジスタＭＰ４
がオフ、ＮチャネルトランジスタＭＮ４がオンとなり、
出力端子（ＯＵＴ）より電流Ｉ３が吸い込まれる。
【０００８】インバータ回路Ｕ２１の伝播遅延時間τは
次の近似式で表される。 τ＝Ｃ（Ｖｄｄ／２）／Ｉ３・・・・（１） ここで、Ｃは、インバータ回路Ｕ２１の出力容量、Ｖｄ
ｄは電源電圧である。これより、図５の可変周波数型リ
ング発振回路の発振周波数ｆは次の式で与えられる。
【０００９】 ｆ＝１／（２Ｋ・τ）＝Ｉ３／（Ｋ・Ｃ・Ｖｄｄ）・・・・（２） ここで、Ｋはインバータ回路の接続個数である。したが
って、このリング発振回路は、電流源の電流Ｉ３を可変
すること、すなわち制御電圧Ｖｉｎを可変することによ
って、発振周波数ｆを可変できる仕組みとなっている。
【００１０】次に、図６は従来の可変遅延回路の一例を
示す図である。図６において、Ｓｉｎは入力信号、Ｓｏ
ｕｔは遅延出力信号である。この遅延回路は、図６に示
すように、Ｋ個のインバータ回路Ｕ２１、Ｕ２２、・・・・
Ｕ２Ｋを縦続接続したものである。ここで、この遅延回
路は、終段のインバータ回路Ｕ２Ｋの出力が初段のイン
バータ回路Ｕ２１に帰還されていない点を除けば、その
他の構成は図５の可変周波数型リング発振回路と全く同
一である。したがって、その詳細な説明は、ここでは省
略する。
【００１１】このような構成からなる遅延回路では、イ
ンバータ回路Ｕ２１の伝播遅延時間τは先の（１）式で
与えられるので、その遅延時間ｔは次式となる。 ｔ＝Ｋ・τ＝Ｋ・Ｃ（Ｖｄｄ／２）／Ｉ３・・・・（３） したがって、この遅延回路は、電流源の電流Ｉ３を可変
すること、すなわち制御電圧Ｖｉｎを可変することによ
って、遅延時間ｔを可変できる仕組みとなっている。
【００１２】
【発明が解決しようとする課題】従来の可変周波数型リ
ング発振回路および可変遅延回路においては、先に述べ
た通り、各インバータ回路の伝播遅延時間τが電源電圧
Ｖｄｄに比例した量となっている。この結果、可変周波
数型リング発振回路では、発振周波数ｆが電源電圧Ｖｄ
ｄに反比例して変化する。また、可変遅延回路では、遅
延時間ｔが電源電圧Ｖｄｄに比例して変化する。
【００１３】このことから、従来の可変周波数型リング
発振回路および従来の可変遅延回路では、電源電圧Ｖｄ
ｄが周辺回路の動作に伴って変動すると、発振周波数ｆ
または遅延時間ｔに揺らぎを生じてしまうという不具合
があった。そのため、例えば、ＰＬＬ（位相同期ルー
プ）回路に可変周波数型リング発振回路を用いた場合
や、ＤＬＬ（遅延同期ループ）回路に可変遅延回路を用
いた場合に、電源電圧Ｖｄｄの変動によって、信号の位
相が揺らいでしまい、これら回路を用いたシステムの動
作信頼性を低下させてしまっていた。
【００１４】そこで、本発明の第１の目的は、発振周波
数の電源電圧依存性を低減できるようにしたリング発振
回路を提供することにある。また、本発明の第２の目的
は、遅延時間の電源電圧依存性を低減できるようにした
遅延回路を提供することにある。
【００１５】
【課題を解決するための手段】上記課題を解決し、本発
明の第１の目的を達成するために、請求項１〜請求項４
に記載の発明は以下のように構成した。請求項１に記載
の発明は、インバータ回路を奇数個リング状に接続して
なるリング発振回路であって、前記インバータ回路は、
少なくとも２つのＭＯＳトランジスタからなる第１のス
イッチング部と、この第１のスイッチング部の電流源
と、前記第１のスイッチング部に並列に設け、少なくと
も２つのＭＯＳトランジスタからなる第２のスイッチン
グ部と、を含み、前記第１のスイッチング部と前記第２
のスイッチング部とは、その双方の入力端子を共通接続
し、その双方の出力端子を共通接続するようにした。
【００１６】請求項２に記載の発明は、インバータ回路
を奇数個リング状に接続してなるリング発振回路であっ
て、前記インバータ回路は、第１のＣＭＯＳインバータ
と、この第１のＣＭＯＳインバータの電流源と、前記第
１のＣＭＯＳインバータに並列に設ける第２のＣＭＯＳ
インバータと、を含み、前記第１のＣＭＯＳインバータ
と前記第２のＣＭＯＳインバータとは、その双方の入力
端子を共通接続し、その双方の出力端子を共通接続する
ようにした。
【００１７】請求項３に記載の発明は、インバータ回路
を奇数個リング状に接続してなるリング発振回路であっ
て、前記インバータ回路は、１組のＣＭＯＳインバータ
からなる第１の差動型インバータと、この第１の差動型
インバータの電流源と、前記第１の差動型インバータに
並列に設け、１組のＣＭＯＳインバータからなる第２の
差動型インバータと、を含み、前記第１の差動型インバ
ータと前記第２の差動型インバータとは、その双方の入
力端子を共通接続し、その双方の出力端子を共通接続す
るようにした。
【００１８】請求項４に記載の発明は、請求項１乃至請
求項３のいずれかに記載のリング発振回路において、前
記電流源は、電流を可変できるようにした。このような
構成からなる本発明のリング発振回路によれば、動作点
近傍において、電源電圧の変化に対する発振周波数の変
化率を零にすることが可能となる。したがって、電源電
圧が多少変動したとしても、発振周波数が変動すること
がない。
【００１９】本発明の第２の目的を達成するために、請
求項５〜請求項８に記載の各発明は以下のように構成し
た。請求項５に記載の発明は、インバータ回路を奇数
個、縦続接続してなる遅延回路であって、前記インバー
タ回路は、少なくとも２つのＭＯＳトランジスタからな
る第１のスイッチング部と、この第１のスイッチング部
の電流源と、前記第１のスイッチング部に並列に設け、
少なくとも２つのＭＯＳトランジスタからなる第２のス
イッチング部と、を含み、前記第１のスイッチング部と
前記第２のスイッチング部とは、その双方の入力端子を
共通接続し、その双方の出力端子を共通接続するように
した。
【００２０】請求項６に記載の発明は、インバータ回路
を奇数個、縦続接続してなる遅延回路であって、前記イ
ンバータ回路は、第１のＣＭＯＳインバータと、この第
１のＣＭＯＳインバータの電流源と、前記第１のＣＭＯ
Ｓインバータに並列に設ける第２のＣＭＯＳインバータ
と、を含み、前記第１のＣＭＯＳインバータと前記第２
のＣＭＯＳインバータとは、その双方の入力端子を共通
接続し、その双方の出力端子を共通接続するようにし
た。
【００２１】請求項７に記載の発明は、インバータ回路
を奇数個、縦続接続してなる遅延回路であって、前記イ
ンバータ回路は、１組のＣＭＯＳインバータからなる第
１の差動型インバータと、この第１の差動型インバータ
の電流源と、前記第１の差動型インバータに並列に設
け、１組のＣＭＯＳインバータからなる第２の差動型イ
ンバータと、を含み、前記第１の差動型インバータと前
記第２の差動型インバータとは、その双方の入力端子を
共通接続し、その双方の出力端子を共通接続するように
した。
【００２２】請求項８に記載の発明は、請求項５乃至請
求項７のいずれかに記載の遅延回路において、前記電流
源は、電流を可変できるようにした。このような構成か
らなる本発明の遅延回路によれば、動作点近傍におい
て、電源電圧の変化に対する遅延時間の変化率を零にす
ることが可能となる。したがって、電源電圧が多少変動
したとしても、遅延時間が変動することがない。
【００２３】
【発明の実施の形態】以下、図面に基づいて、本発明の
実施形態を説明する。図１は、本発明のリング発振回路
の第１実施形態の回路構成を示す回路図である。このリ
ング発振回路の第１実施形態は、Ｋ個のインバータ回路
Ｕ１１、Ｕ１２、・・・・Ｕ１Ｋをリング状に接続したもの
であり、周波数可変型のリング発振回路である。
【００２４】換言すると、このリング発振回路は、図１
に示すように、Ｋ個のインバータ回路Ｕ１１、Ｕ１２、
・・・・Ｕ１Ｋを縦続接続するとともに、最終段のインバー
タ回路Ｕ１Ｋの出力を初段のインバータ回路Ｕ１１に帰
還させて、自己発振させるようにしたものである。図１
では、初段のインバータ回路Ｕ１１以外のインバータ回
路Ｕ１２、・・・・Ｕ１Ｋは、その内部構成が省略されてい
るが、いずれも初段のインバータ回路Ｕ１１と同一の回
路構成からなる。したがって、以下では、インバータ回
路Ｕ１１の構成についてのみ説明する。
【００２５】インバータ回路Ｕ１１は、第１のスイッチ
部であるＭＯＳインバータＩＶ１と、このＣＭＯＳイン
バータＩＶ１の電流源として機能するＰチャネルＭＯＳ
トランジスタＭＰ３と、ＣＭＯＳインバータＩＶ１の電
流源として機能するＮチャネルＭＯＳトランジスタＭＮ
３と、ＣＭＯＳインバータＩＶ１に並列に接続され第２
のスイッチ部であるＣＭＯＳインバータＩＶ２と、を備
えている。
【００２６】ＣＭＯＳインバータＩＶ１は、Ｐチャネル
ＭＯＳトランジスタＭＰ４とＮチャネルＭＯＳトランジ
スタＭＮ４とからなる。すなわち、ＰチャネルＭＯＳト
ランジスタＭＰ４は、ゲート端子がインバータ回路Ｕ１
１の入力端子（ＩＮ）に接続され、ドレイン端子がイン
バータ回路Ｕ１１の出力端子（ＯＵＴ）に接続され、ソ
ース端子はＰチャネルＭＯＳトランジスタＭＰ３を介し
て電源電位に接続されている。ＮチャネルＭＯＳトラン
ジスタＭＮ４は、ゲート端子がインバータ回路Ｕ１１の
入力端子（ＩＮ）に接続され、ドレイン端子がインバー
タ回路Ｕ１１の出力端子（ＯＵＴ）に接続され、ソース
端子はＮチャネルＭＯＳトランジスタＭＮ３を介して接
地電位に接続されている。
【００２７】ＣＭＯＳインバータＩＶ２は、Ｐチャネル
ＭＯＳトランジスタＭＰ５とＮチャネルＭＯＳトランジ
スタＭＮ５とからなる。すなわち、ＰチャネルＭＯＳト
ランジスタＭＰ５は、ゲート端子がインバータ回路Ｕ１
１の入力端子（ＩＮ）に接続され、ドレイン端子がイン
バータ回路Ｕ１１の出力端子（ＯＵＴ）に接続され、ソ
ース端子は電源電位に接続されている。ＮチャネルＭＯ
ＳトランジスタＭＮ５は、ゲート端子がインバータ回路
Ｕ１１の入力端子（ＩＮ）に接続され、ドレイン端子が
インバータ回路Ｕ１１の出力端子（ＯＵＴ）に接続さ
れ、ソース端子が接地電位に接続されている。
【００２８】以上からわかるように、ＣＭＯＳインバー
タＩＶ１、ＩＶ２は、その双方の入力端子が共通接続さ
れるとともに、その共通接続部がインバータ回路Ｕ１１
の入力端子（ＩＮ）に接続されている。また、ＣＭＯＳ
インバータＩＶ１、ＩＶ２は、その双方の出力端子が共
通接続されるとともに、その共通接続部がインバータ回
路Ｕ１１の出力端子（ＯＵＴ）に接続されている。
【００２９】図１に示すように、ＰチャネルＭＯＳトラ
ンジスタＭＰ１、ＭＰ２、ＭＰ３は、カレントミラーを
構成している。また、ＮチャネルＭＯＳトランジスタＭ
Ｎ２、ＭＮ３はカレントミラーを構成している。さら
に、ＰチャネルＭＯＳトランジスタＭＰ１には、直列に
ＮチャネルＭＯＳトランジスタＭＮ１が接続され、その
ゲート端子に制御電圧Ｖｉｎが供給されるようになって
いる。
【００３０】このため、ＰチャネルＭＯＳトランジスタ
ＭＰ３とＮチャネルＭＯＳトランジスタＭＮ３は、いず
れも電流Ｉ１と等しい電流Ｉ３を出力する電流源とな
る。また、その電流Ｉ３は、上記の制御電圧Ｖｉｎを可
変することにより可変できるようになっている。次に、
このような構成からなるリング発振回路の第１実施形態
の動作について説明する。
【００３１】いま、インバータ回路Ｕ１１の入力端子
（ＩＮ）に“Ｌ”レベルの電圧信号が入力されると、Ｐ
チャネルＭＯＳトランジスタＭＰ４およびＭＰ５はオ
ン、ＮチャネルトランジスタＭＮ４およびＭＮ５はオフ
となる。このとき、ＰチャネルＭＯＳトランジスタＭＰ
５を流れる電流Ｉｐは、次の（４）式で与えられる。 Ｉｐ＝（β／２）（Ｖｄｄ−Ｖｔ）2 ・・・・（４） ここで、βはＰチャネルＭＯＳトランジスタＭＰ５の相
互コンダクタンスパラメータであり、トランジスタの寸
法（サイズ）を変えることによって、任意に設定できる
値である。
【００３２】このとき、ＰチャネルトランジスタＭＰ４
に流れる電流Ｉ３と合わせて、インバータ回路Ｕ１１の
出力端子（ＯＵＴ）からは次の電流Ｉが吐き出される。 Ｉ＝Ｉ３＋（β／２）（Ｖｄｄ−Ｖｔ）2 ・・・・（５） 逆に、インバータ回路Ｕ１１の入力端子（ＩＮ）に
“Ｈ”レベルの電圧信号が入力されると、ＰチャネルＭ
ＯＳトランジスタＭＰ４およびＭＰ５はオフ、Ｎチャネ
ルトランジスタＭＮ４およびＭＮ５はオンとなる。この
とき、ＮチャネルＭＯＳトランジスタＭＮ５を流れる電
流値Ｉｎは、次の（６）式で与えられる。
【００３３】 Ｉｎ＝（β／２）（Ｖｄｄ−Ｖｔ）2 ・・・・（６） ここで、βはＮチャネルＭＯＳトランジスタＭＮ５の相
互コンダクタンスパラメータであり、ＰチャネルＭＯＳ
トランジスタＭＰ５のそれと同一の値であるものとす
る。このとき、ＮチャネルトランジスタＭＮ４に流れる
電流Ｉ３と合わせて、インバータ回路Ｕ１１の出力端子
（ＯＵＴ）には次の電流Ｉが吸い込まれる。
【００３４】 Ｉ＝Ｉ３＋（β／２）（Ｖｄｄ−Ｖｔ）2 ・・・・（７） したがって、インバータ回路Ｕ１１の伝播遅延時間τ
は、次の近似式で表される。 τ＝Ｃ（Ｖｄｄ／２）／Ｉ ＝Ｃ（Ｖｄｄ／２）／｛Ｉ３＋（β／２）（Ｖｄｄ−Ｖｔ）2 ｝・・・・（８） これより、図１の可変周波数型リング発振回路の発振周
波数ｆは、次の式で与えられる。
【００３５】 ｆ＝１／（２Ｋ・τ） ＝｛Ｉ３＋（β／２）（Ｖｄｄ−Ｖｔ）2 ｝／（Ｋ・Ｃ・Ｖｄｄ）・・・・（９ ） ここで、∂ｆ／∂Ｖｄｄ＝０となる条件を計算すると次
の式が得られる。 β＝（２×Ｉ３）／（Ｖｄｄ2 −Ｖｔ2 ）・・・・（１０） すなわち、上式を満たすように、ＰチャネルＭＯＳトラ
ンジスタＭＰ５およびＮチャネルＭＯＳトランジスタＭ
Ｎ５の相互コンダクタンスパラメータβの値を設定する
ことにより、動作点近傍において、電源電圧Ｖｄｄの変
化に対する発振周波数ｆの変化率を０にすることが可能
となる。このようにして設計されたリング発振回路で
は、電源電圧Ｖｄｄが多少変動したとしても、発振周波
数ｆが変動することはない。
【００３６】このため、例えば、このようにして設計さ
れた可変周波数型リング発振回路をＰＬＬ（位相同期ル
ープ）回路に用いた場合に、電源電圧Ｖｄｄが周辺回路
の動作に伴って変動したとしても、信号の位相が揺らぐ
ことがないので、このＰＬＬ回路を用いたシステムの動
作信頼性を向上することが可能である。次に、本発明の
リング発振回路の第２実施形態の回路構成について、図
２を参照して説明する。
【００３７】このリング発振回路の第２実施形態は、Ｋ
個の差動型のインバータ回路Ｕ１１’、Ｕ１２’、・・・・
Ｕ１Ｋ’をリング状に接続したものであり、周波数可変
型のリング発振回路である。すなわち、この第２実施形
態は、図１に示す第１実施形態のインバータ回路Ｕ１
１、Ｕ１２・・・・Ｕ１Ｋを、図２に示すように、差動型の
インバータ回路Ｕ１１’、Ｕ１２’、・・・・Ｕ１Ｋ’に置
き換えたものである。
【００３８】なお、図２では、初段のインバータ回路Ｕ
１１’以外のインバータ回路Ｕ１２’、・・・・Ｕ１Ｋ’
は、その内部構成が省略されているが、いずれも初段の
インバータ回路Ｕ１１’と同一の回路構成からなる。ま
た、この第２実施形態では、電流源の構成が、図１に示
す第１実施形態の電流源の構成と同一である。したがっ
て、以下では、インバータ回路Ｕ１１’の構成を中心に
説明する。
【００３９】インバータ回路Ｕ１１’は、図２に示すよ
うに、ＣＭＯＳインバータＩＶ１ａとＣＭＯＳインバー
タＩＶ１ｂとからなる第１の差動型インバータと、この
第１の差動型インバータの電流源として機能するＰチャ
ネルＭＯＳトランジスタＭＰ３と、その第１の差動型イ
ンバータの電流源として機能するＮチャネルＭＯＳトラ
ンジスタＭＮ３と、ＣＭＯＳインバータＩＶ１ａに並列
に接続されるＣＭＯＳインバータＩＶ２ａおよびＣＭＯ
ＳインバータＩＶ１ｂに並列に接続されるＣＭＯＳイン
バータＩＶ２ｂからなる第２の差動型インバータと、を
備えている。
【００４０】ＣＭＯＳインバータＩＶ１ａは、Ｐチャネ
ルＭＯＳトランジスタＭＰ４ａと、ＮチャネルＭＯＳト
ランジスタＭＮ４ａとからなる。すなわち、Ｐチャネル
ＭＯＳトランジスタＭＰ４ａは、ゲート端子がインバー
タ回路Ｕ１１’の入力端子（ＩＮａ）に接続され、ドレ
イン端子がインバータ回路Ｕ１１’の出力端子（ＯＵＴ
ａ）に接続され、ソース端子がＰチャネルＭＯＳトラン
ジスタＭＰ３を介して電源電位に接続されている。Ｎチ
ャネルＭＯＳトランジスタＭＮ４ａは、ゲート端子がイ
ンバータ回路Ｕ１１’の入力端子（ＩＮａ）に接続さ
れ、ドレイン端子がインバータ回路Ｕ１１’の出力端子
（ＯＵＴａ）に接続され、ソース端子がＮチャネルＭＯ
ＳトランジスタＭＮ３を介して接地電位に接続されてい
る。
【００４１】ＣＭＯＳインバータＩＶ１ｂは、Ｐチャネ
ルＭＯＳトランジスタＭＰ４ｂと、ＮチャネルＭＯＳト
ランジスタＭＮ４ｂとからなる。すなわち、Ｐチャネル
ＭＯＳトランジスタＭＰ４ｂは、ゲート端子がインバー
タ回路Ｕ１１’の入力端子（ＩＮｂ）に接続され、ドレ
イン端子がインバータ回路Ｕ１１’の出力端子（ＯＵＴ
ｂ）に接続され、ソース端子はＰチャネルＭＯＳトラン
ジスタＭＰ３を介して電源電位に接続されている。Ｎチ
ャネルＭＯＳトランジスタＭＮ４ｂは、ゲート端子がイ
ンバータ回路Ｕ１１’の入力端子（ＩＮｂ）に接続さ
れ、ドレイン端子がインバータ回路Ｕ１１’の出力端子
（ＯＵＴｂ）に接続され、ソース端子はＮチャネルＭＯ
ＳトランジスタＭＮ３を介して接地電位に接続されてい
る。
【００４２】ＣＭＯＳインバータＩＶ２ａは、Ｐチャネ
ルＭＯＳトランジスタＭＰ５ａとＮチャネルＭＯＳトラ
ンジスタＭＮ５ａとからなる。すなわち、ＰチャネルＭ
ＯＳトランジスタＭＰ５ａは、ゲート端子がインバータ
回路Ｕ１１’入力端子（ＩＮａ）に接続され、ドレイン
端子がインバータ回路Ｕ１１’の出力端子（ＯＵＴａ）
に接続され、ソース端子が電源電位に接続されている。
ＮチャネルＭＯＳトランジスタＭＮ５ａは、ゲート端子
がインバータ回路Ｕ１１’の入力端子（ＩＮａ）に接続
され、ドレイン端子がインバータ回路Ｕ１１’の出力端
子（ＯＵＴａ）に接続され、ソース端子が接地電位に接
続されている。
【００４３】ＣＭＯＳインバータＩＶ２ｂは、Ｐチャネ
ルＭＯＳトランジスタＭＰ５ｂとＮチャネルＭＯＳトラ
ンジスタＭＮ５ｂとからなる。すなわち、ＰチャネルＭ
ＯＳトランジスタＭＰ５ｂは、ゲート端子がインバータ
回路Ｕ１１’入力端子（ＩＮｂ）に接続され、ドレイン
端子がインバータ回路Ｕ１１’の出力端子（ＯＵＴｂ）
に接続され、ソース端子が電源電位に接続されている。
ＮチャネルＭＯＳトランジスタＭＮ５ｂは、ゲート端子
がインバータ回路Ｕ１１’の入力端子（ＩＮｂ）に接続
され、ドレイン端子がインバータ回路Ｕ１１’の出力端
子（ＯＵＴｂ）に接続され、ソース端子が接地電位に接
続されている。
【００４４】次に、このような構成からなるリング発振
回路の第２実施形態の動作について説明する。いま、イ
ンバータ回路Ｕ１１’の入力端子（ＩＮａ）に“Ｌ”レ
ベルの電圧信号が入力され、その入力端子（ＩＮｂ）に
“Ｈ”レベルの電圧信号が入力されたものとする。この
場合には、ＰチャネルＭＯＳトランジスタＭＰ４ａおよ
びＭＰ５ａがオンになるとともに、ＮチャネルＭＯＳト
ランジスタＭＮ４ｂおよびＭＮ５ｂがオンになる。
【００４５】そこで、ＰチャネルＭＯＳトランジスタＭ
Ｐ５ａを流れる電流Ｉｐａと、ＮチャネルＭＯＳトラン
ジスタＭＮ５ｂを流れる電流Ｉｎｂとは、次の式で与え
られる。 Ｉｐａ＝（β／２）（Ｖｄｄ−Ｖｔ）2 ・・・・（１１） Ｉｎｂ＝（β／２）（Ｖｄｄ−Ｖｔ）2 ・・・・（１２） ここで、（１１）式のβは、ＰチャネルＭＯＳトランジ
スタＭＰ５ａの相互コンダクタンスパラメータである。
また、（１２）式のβは、ＮチャネルＭＯＳトランジス
タＭＮ５ｂの相互コンダクタンスパラメータである。こ
れらの相互コンダクタンスパラメータβは、トランジス
タの寸法（サイズ）を変えることによって、任意に設定
できる値である。
【００４６】このとき、ＰチャネルトランジスタＭＰ４
ａに流れる電流Ｉ３と合わせて、インバータ回路Ｕ１
１’の出力端子（ＯＵＴａ）からは、次式の電流Ｉａが
吐き出される。 Ｉａ＝Ｉ３＋（β／２）（Ｖｄｄ−Ｖｔ）2 ・・・・（１３） また、このとき、ＮチャネルトランジスタＭＮ４ｂに流
れる電流Ｉ３と合わせて、インバータ回路Ｕ１１’の出
力端子（ＯＵＴｂ）には次の電流Ｉｂが吸い込まれる。
【００４７】 Ｉｂ＝Ｉ３＋（β／２）（Ｖｄｄ−Ｖｔ）2 ・・・・（１４） 一方、インバータ回路Ｕ１１’の入力端子（ＩＮａ）に
“Ｈ”レベルの電圧信号が入力され、その入力端子（Ｉ
Ｎｂ）に“Ｌ”レベルの電圧信号が入力されたものとす
る。この場合には、ＮチャネルＭＯＳトランジスタＭＮ
４ａおよびＭＮ５ａがオンになるとともに、Ｐチャネル
ＭＯＳトランジスタＭＰ４ｂおよびＭＰ５ｂがオンにな
る。
【００４８】そこで、ＮチャネルＭＯＳトランジスタＭ
Ｎ５ａを流れる電流Ｉｎａと、ＰチャネルＭＯＳトラン
ジスタＭＰ５ｂを流れる電流Ｉｐｂとは、次の式で与え
られる。 Ｉｎａ＝（β／２）（Ｖｄｄ−Ｖｔ）2 ・・・・（１５） Ｉｐｂ＝（β／２）（Ｖｄｄ−Ｖｔ）2 ・・・・（１６） ここで、（１５）式のβは、ＮチャネルＭＯＳトランジ
スタＭＮ５ａの相互コンダクタンスパラメータであり、
ＰチャネルＭＯＳトランジスタＭＰ５ａのそれと同一の
値とする。
【００４９】また、（１６）式のβは、ＰチャネルＭＯ
ＳトランジスタＭＰ５ｂの相互コンダクタンスパラメー
タであり、ＮチャネルＭＯＳトランジスタＭＮ５ｂのそ
れと同一の値とする。このとき、Ｎチャネルトランジス
タＭＮ４ａに流れる電流Ｉ３と合わせて、インバータ回
路Ｕ１１の出力端子（ＯＵＴａ）には、次の式の電流Ｉ
ａが吸い込まれる。
【００５０】 Ｉａ＝Ｉ３＋（β／２）（Ｖｄｄ−Ｖｔ）2 ・・・・（１７） また、このとき、ＰチャネルトランジスタＭＰ４ｂに流
れる電流Ｉ３と合わせて、インバータ回路Ｕ１１の出力
端子（ＯＵＴｂ）からは次の電流Ｉｂが吐き出される。 Ｉｂ＝Ｉ３＋（β／２）（Ｖｄｄ−Ｖｔ）2 ・・・・（１８） したがって、インバータ回路Ｕ１１’の伝播遅延時間τ
は、次の近似式で表される。
【００５１】 τ＝Ｃ（Ｖｄｄ／２）／Ｉ ＝Ｃ（Ｖｄｄ／２）／｛Ｉ３＋（β／２）（Ｖｄｄ−Ｖｔ）2 ｝・・・・（１９ ） これより、図１の可変周波数型リング発振回路の発振周
波数ｆは、次の式で与えられる。
【００５２】 ｆ＝１／（２Ｋ・τ） ＝｛Ｉ３＋（β／２）（Ｖｄｄ−Ｖｔ）2 ｝／（Ｋ・Ｃ・Ｖｄｄ）・・・・（２ ０） ここで、∂ｆ／∂Ｖｄｄ＝０となる条件を計算すると次
の式が得られる。 β＝（２×Ｉ３）／（Ｖｄｄ2 −Ｖｔ2 ）・・・・（２１） すなわち、上式を満たすように、ＰチャネルＭＯＳトラ
ンジスタＭＰ５ａ、ＭＰ５ｂおよびＮチャネルＭＯＳト
ランジスタＭＮ５ａ、ＭＮ５ｂの相互コンダクタンスパ
ラメータβの値を設定することにより、動作点近傍にお
いて、電源電圧Ｖｄｄの変化に対する発振周波数ｆの変
化率を０にすることが可能となる。このようにして設計
された発振回路は、電源電圧Ｖｄｄが多少変動したとし
ても、発振周波数ｆが変動することはない。
【００５３】なお、上述のリング発振回路の実施形態で
は、ＭＯＳトランジスタＭＮ１のゲートに印加する制御
電圧Ｖｉｎを制御することにより、発振周波数を可変で
きるものとして説明した。しかし、本発明のリング発振
回路は、発振周波数が可変できなく固定の場合でも良
い。この場合には、図１および図２の回路において、Ｍ
ＯＳトランジスタＭＮ１と抵抗器Ｒが省略され、代わり
に基準電流源が接続される。
【００５４】次に、本発明の遅延回路の第１実施形態の
回路構成について、図３を参照して説明する。この遅延
回路の第１実施形態は、図３に示すように、Ｋ個のイン
バータ回路Ｕ１１、Ｕ１２、・・・・Ｕ１Ｋを縦続接続した
可変遅延回路からなる。そして、この遅延回路は、初段
のインバータ回路Ｕ１１に入力信号Ｓｉｎを入力し、終
段のインバータ回路Ｕ１Ｋから遅延出力信号Ｓｏｕｔを
取り出すようになっている。
【００５５】図３では、初段のインバータ回路Ｕ１１以
外のインバータ回路Ｕ１２、・・・・Ｕ１Ｋは、その内部構
成が省略されているが、いずれも初段のインバータ回路
Ｕ１１と同一の回路構成からなる。なお、この遅延回路
の第１実施形態は、終段のインバータ回路Ｕ１Ｋの出力
が初段のインバータ回路Ｕ１１に帰還されていない点を
除けば、その他の部分の構成は図１のリング発振回路の
第１実施形態の構成と全く同一である。従って、同一の
構成要素には同一符号を付し、その構成の詳細な説明は
省略する。
【００５６】このような構成からなる本発明の遅延回路
の第１実施形態では、インバータ回路Ｕ１１の伝播遅延
時間τは先の（８）式で与えられるので、図３の遅延回
路の遅延時間ｔは次式となる。 ｔ＝Ｋ・τ＝Ｋ・Ｃ（Ｖｄｄ／２）／｛Ｉ３＋（β／２）（Ｖｄｄ−Ｖｔ）2 ｝・・・・（２２） ここで、∂ｔ／∂Ｖｄｄ＝０となる条件を計算すると次
の式が得られる。
【００５７】 β＝（２×Ｉ３）／（Ｖｄｄ2 −Ｖｔ2 ）・・・・（２３） すなわち、上式を満たすように、ＰチャネルＭＯＳトラ
ンジスタＭＰ５およびＮチャネルＭＯＳトランジスタＭ
Ｎ５の相互コンダクタンスパラメータβの値を設定する
ことにより、動作点近傍において、電源電圧Ｖｄｄの変
化に対する遅延時間ｔの変化率を０にすることが可能と
なる。このようにして設計された可変遅延回路は、電源
電圧Ｖｄｄが多少変動したとしても、遅延時間ｔが変動
することはない。
【００５８】このため、例えば、第１実施形態の遅延回
路をＤＬＬ（遅延同期ループ）回路に用いた場合、電源
電圧Ｖｄｄが周辺回路の動作に伴って変動したとして
も、信号の位相が揺らぐことがないため、このＤＬＬ回
路を用いたシステムの動作信頼性を向上することが可能
である。次に、本発明の遅延回路の第２実施形態の回路
構成について、図４を参照して説明する。
【００５９】この遅延回路の第２実施形態は、図４に示
すように、Ｋ個のインバータ回路Ｕ１１’、Ｕ１２’、
・・・・Ｕ１Ｋ’を縦続接続した可変遅延回路からなる。そ
して、この遅延回路は、初段のインバータ回路Ｕ１１’
に差動の入力信号Ｓｉｎａ、Ｓｉｎｂを入力し、終段の
インバータ回路Ｕ１Ｋ’から差動の遅延出力信号Ｓｏｕ
ｔａ、Ｓｏｕｔｂを取り出すようになっている。
【００６０】図４では、初段のインバータ回路Ｕ１１’
以外のインバータ回路Ｕ１２’、・・・・Ｕ１Ｋ’は、その
内部構成が省略されているが、いずれも初段のインバー
タ回路Ｕ１１’と同一の回路構成からなる。なお、この
遅延回路の第２実施形態は、終段のインバータ回路Ｕ１
Ｋ’の出力が初段のインバータ回路Ｕ１１’に帰還され
ていない点を除けば、その他の部分の構成は図２のリン
グ発振回路の第２実施形態の構成と全く同一である。従
って、同一の構成要素には同一符号を付し、その構成の
詳細な説明は省略する。
【００６１】このような構成からなる本発明の遅延回路
の第２実施形態では、インバータ回路Ｕ１１’の伝播遅
延時間τは先の（１９）式で与えられるので、図４の遅
延回路の遅延時間ｔは次式となる。 ｔ＝Ｋ・τ＝Ｋ・Ｃ（Ｖｄｄ／２）／｛Ｉ３＋（β／２）（Ｖｄｄ−Ｖｔ）2 ｝・・・・（２４） ここで、∂ｔ／∂Ｖｄｄ＝０となる条件を計算すると次
の式が得られる。
【００６２】 β＝（２×Ｉ３）／（Ｖｄｄ2 −Ｖｔ2 ）・・・・（２５） すなわち、上式を満たすように、ＰチャネルＭＯＳトラ
ンジスタＭＰ５ａ、ＭＰ５ｂおよびＮチャネルＭＯＳト
ランジスタＭＮ５ａ、ＭＰ５ｂの相互コンダクタンスパ
ラメータβの値を設定することにより、動作点近傍にお
いて、電源電圧Ｖｄｄの変化に対する遅延時間ｔの変化
率を０にすることが可能となる。このようにして設計さ
れた可変遅延回路は、電源電圧Ｖｄｄが多少変動したと
しても、遅延時間ｔが変動することはない。
【００６３】なお、上述の遅延回路の実施形態では、Ｍ
ＯＳトランジスタＭＮ１のゲートに印加する制御電圧Ｖ
ｉｎを制御することにより、遅延時間を可変できるもの
として説明した。しかし、本発明の遅延回路は、遅延時
間が可変できなく固定の場合でも良い。この場合には、
図３および図４の回路において、ＭＯＳトランジスタＭ
Ｎ１と抵抗器Ｒが省略され、代わりに基準電流源が接続
される。
【００６４】
【発明の効果】以上説明したように、本発明のリング発
振回路によれば、発振周波数の電源電圧依存性を低減す
ることができる。また、本発明の遅延回路によれば、遅
延時間の電源電圧依存性を低減することができる。
【図面の簡単な説明】
【図１】本発明のリング発振回路の第１実施形態の構成
を示す回路図である。
【図２】本発明のリング発振回路の第２実施形態の構成
を示す回路図である。
【図３】本発明の遅延回路の第１実施形態の構成を示す
回路図である。
【図４】本発明の遅延回路の第２実施形態の構成を示す
回路図である。
【図５】従来の可変周波数型リング発振回路の構成を示
す回路図である。
【図６】従来の可変遅延回路の構成を示す回路図であ
る。
【符号の説明】
Ｕ１１〜Ｕ１Ｋ インバータ回路 Ｕ１１’〜Ｕ１Ｋ’ インバータ回路 ＩＶ１、ＩＶ２ ＣＭＯＳインバータ ＩＶ１ａ、ＩＶ１ｂ ＣＭＯＳインバータ ＩＶ２ａ、ＩＶ２ｂ ＣＭＯＳインバータ ＭＰ１〜ＭＰ５ ＰチャネルＭＯＳトランジスタ ＭＮ１〜ＭＮ５ ＮチャネルＭＯＳトランジスタ Ｒ 抵抗器

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 インバータ回路を奇数個リング状に接続
    してなるリング発振回路であって、 前記インバータ回路は、 少なくとも２つのＭＯＳトランジスタからなる第１のス
    イッチング部と、 この第１のスイッチング部の電流源と、 前記第１のスイッチング部に並列に設け、少なくとも２
    つのＭＯＳトランジスタからなる第２のスイッチング部
    と、を含み、 前記第１のスイッチング部と前記第２のスイッチング部
    とは、その双方の入力端子を共通接続し、その双方の出
    力端子を共通接続するようにしたことを特徴とするリン
    グ発振回路。
  2. 【請求項２】 インバータ回路を奇数個リング状に接続
    してなるリング発振回路であって、 前記インバータ回路は、 第１のＣＭＯＳインバータと、 この第１のＣＭＯＳインバータの電流源と、 前記第１のＣＭＯＳインバータに並列に設ける第２のＣ
    ＭＯＳインバータと、を含み、 前記第１のＣＭＯＳインバータと前記第２のＣＭＯＳイ
    ンバータとは、その双方の入力端子を共通接続し、その
    双方の出力端子を共通接続するようにしたことを特徴と
    するリング発振回路。
  3. 【請求項３】 インバータ回路を奇数個リング状に接続
    してなるリング発振回路であって、 前記インバータ回路は、 １組のＣＭＯＳインバータからなる第１の差動型インバ
    ータと、 この第１の差動型インバータの電流源と、 前記第１の差動型インバータに並列に設け、１組のＣＭ
    ＯＳインバータからなる第２の差動型インバータと、を
    含み、 前記第１の差動型インバータと前記第２の差動型インバ
    ータとは、その双方の入力端子を共通接続し、その双方
    の出力端子を共通接続するようにしたことを特徴とする
    リング発振回路。
  4. 【請求項４】 前記電流源は、電流を可変できるように
    なっていることを特徴とする請求項１乃至請求項３のい
    ずれかに記載のリング発振回路。
  5. 【請求項５】 インバータ回路を奇数個、縦続接続して
    なる遅延回路であって、 前記インバータ回路は、 少なくとも２つのＭＯＳトランジスタからなる第１のス
    イッチング部と、 この第１のスイッチング部の電流源と、 前記第１のスイッチング部に並列に設け、少なくとも２
    つのＭＯＳトランジスタからなる第２のスイッチング部
    と、を含み、 前記第１のスイッチング部と前記第２のスイッチング部
    とは、その双方の入力端子を共通接続し、その双方の出
    力端子を共通接続するようにしたことを特徴とする遅延
    回路。
  6. 【請求項６】 インバータ回路を奇数個、縦続接続して
    なる遅延回路であって、 前記インバータ回路は、 第１のＣＭＯＳインバータと、 この第１のＣＭＯＳインバータの電流源と、 前記第１のＣＭＯＳインバータに並列に設ける第２のＣ
    ＭＯＳインバータと、を含み、 前記第１のＣＭＯＳインバータと前記第２のＣＭＯＳイ
    ンバータとは、その双方の入力端子を共通接続し、その
    双方の出力端子を共通接続するようにしたことを特徴と
    する遅延回路。
  7. 【請求項７】 インバータ回路を奇数個、縦続接続して
    なる遅延回路であって、 前記インバータ回路は、 １組のＣＭＯＳインバータからなる第１の差動型インバ
    ータと、 この第１の差動型インバータの電流源と、 前記第１の差動型インバータに並列に設け、１組のＣＭ
    ＯＳインバータからなる第２の差動型インバータと、を
    含み、 前記第１の差動型インバータと前記第２の差動型インバ
    ータとは、その双方の入力端子を共通接続し、その双方
    の出力端子を共通接続するようにしたことを特徴とする
    遅延回路。
  8. 【請求項８】 前記電流源は、電流を可変できるように
    なっていることを特徴とする請求項５乃至請求項７のい
    ずれかに記載の遅延回路。
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