CN1601898A - 环形振荡电路及延迟电路 - Google Patents

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Abstract

一种环形振荡电路，将奇数个倒相电路按环形连接而构成，该环形振荡电路的特征在于：上述各倒相电路，包含：至少由一对P沟道MOS晶体管和N沟道MOS晶体管构成的第1开关部；与上述第1开关部并联设置并至少由一个P沟道MOS晶体管和一个N沟道MOS晶体管构成的第2开关部，其中，上述第1开关部和上述第2开关部，将其双方的输入端子公用连接，并将其双方的输出端子公用连接；以及与上述第1开关部连接的、将已被控制的电流供给上述第1开关部的电流源。

Description

环形振荡电路及延迟电路
本申请是申请号为02120305.9、申请日为2002年5月21日的原案申请的分案申请，该原案的在先申请为JP01-153247，优先权日为2001年5月22。
技术领域
本发明涉及频率可调式环形振荡电路等环形振荡电路及可调延迟电路等延迟电路，尤其是，涉及振荡频率对电源电压的依赖性小的环形振荡电路及延迟时间对电源电压的依赖性小的延迟电路。
现有技术
图5是表示现有的频率可调式环形振荡电路的一例的图。在图5中，Vin是用于控制振荡频率的控制电压，Sout是振荡输出。
这种环形振荡电路，将K个倒相电路U21、U22、…、U2K按环形连接。这里，K例如为3、5、7…等奇数。
在图5中，除初级倒相电路U21以外的倒相电路U22、…、U2K，其内部结构省略，但都是由与初级倒相电路U21相同的电路构成。
倒相电路U21，如图5所示，备有由P沟道MOS晶体管MP4及N沟道MOS晶体管MN4构成的CMOS倒相器IV1、起着该CMOS倒相器IV1的电流源作用的P沟道MOS晶体管MP3及N沟道MOS晶体管MN3。
如更详细地说，则P沟道MOS晶体管MP4，其栅极端子与倒相电路U21的输入端子(IN)连接，漏极端子与倒相电路U21的输出端子(OUT)连接，源极端子通过P沟道MOS晶体管MP3连接于电源电位。N沟道MOS晶体管MN4，其栅极端子与倒相电路U21的输入端子(IN)连接，漏极端子与倒相电路U21的输出端子(OUT)连接，源极端子通过N沟道MOS晶体管MN3连接于接地电位。
起着CMOS倒相器IV1的电流源作用的P沟道MOS晶体管MP3及N沟道MOS晶体管MN3，构成为其电流值可由控制电压Vin改变。以下，对其结构进行说明。
即，N沟道MOS晶体管MN1，形成源输出器，并在电阻器R的两端产生近似等于从控制电压Vin减去MOS晶体管MN1的阈值电压Vt后的电压(Vin-Vt)。由此，在N沟道MOS晶体管MN1及P沟道MOS晶体管MP1内流过随控制电压Vin而变化的电流I1＝(Vin-Vt)/R。
P沟道MOS晶体管MP1和MP2，构成电流反射镜。因此，在P沟道MOS晶体管MP2及N沟道MOS晶体管MN2内，也流过与电流I1相等的电流I2。进一步，P沟道MOS晶体管MP1和MP3、及N沟道MOS晶体管MN2和MN3，也构成电流反射镜。因此，P沟道MOS晶体管MP3和N沟道MOS晶体管MN3，都构成输出与电流I1相等的电流I3的电流源。
以下，说明图5所示的现有的频率可调式环形振荡电路的动作的一例。
现当在倒相电路U21的输入端子(IN)上输入“L”(低)电平的电压信号时，构成开关部的P沟道MOS晶体管MP4导通、N沟道MOS晶体管MN4截止，因而从输出端子(OUT)输出电流I3。相反，当在倒相电路U21的输入端子(IN)上输入“H”(高)电平的电压信号时，P沟道MOS晶体管MP4截止、N沟道MOS晶体管MN4导通，因而通过输出端子(OUT)吸入电流I3。
倒相电路U21的传输延迟时间τ，由以下的近似式表示。
τ＝C(Vdd/2)/I3…(1)
式中，C为倒相电路U21的输出电容，Vdd为电源电压。因此，图5的频率可调式环形振荡电路的振荡频率f由下式给出。
f＝1/(2K·τ)＝I3/(K·C·Vdd)  …(2)
式中，K为倒相电路的连接个数。
因此，该环形振荡电路，具有可以通过改变电流源的电流I3、即改变控制电压Vin而改变振荡频率f的结构。
其次，图6是表示现有的可调延迟电路的一例的图。在图6中，Sin是输入信号，Sout是延迟输出信号。
该延迟电路，如图6所示，将K个倒相电路U22、…、U2K级联连接。
图中，该延迟电路，除了不将末级倒相电路U2K的输出反馈到初级倒相电路U21这一点外，其他结构与图5的频率可调式环形振荡电路完全相同。因此，这里，将其详细的说明省略。
在由上述结构构成的延迟电路中，由于倒相电路U21的传输延迟时间τ由以上的式(1)给出，所以其延迟时间t如下式所示。
t＝K·τ＝K·C(Vdd/2)/I3…(3)
因此，该延迟电路，具有可以通过改变电流源的电流I3、即改变控制电压Vin而改变延迟时间t的结构。
在现有的频率可调式环形振荡电路及可调延迟电路中，如上所述，各倒相电路的传输延迟时间τ是与电源电压Vdd成正比的量。
其结果是，在频率可调式环形振荡电路中，振荡频率f以与电源电压Vdd成反比的方式变化。而在可调延迟电路中，延迟时间t以与电源电压Vdd成正比的方式变化。
由此可见，在现有的频率可调式环形振荡电路及现有的可调延迟电路中，当电源电压Vdd随周边电路的动作而改变时，存在着将使振荡频率f或延迟时间t产生波动的不正常现象。
因此，例如，当在PLL(相位同步环)电路中采用了频率可调式环形振荡电路时，或当在DLL(延迟同步环)电路中采用了可调延迟电路时，信号的相位将随电源电压Vdd的变化而产生波动。因而降低了采用这两种电路的系统的动作可靠性。
发明内容
因此，本发明的第1目的是，提供一种可以减小振荡频率对电源电压的依赖性的环形振荡电路。
另外，本发明的第2目的是，提供一种可以减小延迟时间对电源电压的依赖性的可调延迟电路。
为解决上述课题并达到本发明的第1目的，第1部分～第4部分所述的发明，构成如下。
第1部分所述的发明，是一种环形振荡电路，将奇数个倒相电路按环形连接而构成，该环形振荡电路的特征在于：上述各倒相电路，包含：至少由一对P沟道MOS晶体管和N沟道MOS晶体管构成的第1开关部；与上述第1开关部并联设置并至少由一个P沟道MOS晶体管和一个N沟道MOS晶体管构成的第2开关部，其中，上述第1开关部和上述第2开关部，将其双方的输入端子公用连接，并将其双方的输出端子公用连接；以及与上述第1开关部连接的、将已被控制的电流供给上述第1开关部的电流源。
第2部分所述的发明，是一种环形振荡电路，将奇数个倒相电路按环形连接而构成，该环形振荡电路的特征在于：上述各倒相电路，包含：第1CMOS倒相器；与上述第1CMOS倒相器并联设置的第2CMOS倒相器，其中，上述第1CMOS倒相器和上述第2CMOS倒相器，将其双方的输入端子公用连接，并将其双方的输出端子公用连接；以及与上述第1CMOS倒相器连接的、将已被控制的电流供给上述第1CMOS倒相器的电流源。
第3部分所述的发明，是一种环形振荡电路，将奇数个倒相电路按环形连接而构成，该环形振荡电路的特征在于：上述各倒相电路，包含：由一组CMOS倒相器构成的第1差动型倒相器；与上述第1差动型倒相器并联设置并由一组CMOS倒相器构成的第2差动型倒相器，其中，上述第1差动型倒相器和上述第2差动型倒相器，将其双方的输入端子公用连接，并将其双方的输出端子公用连接；以及与上述第1差动型倒相器连接的、将已被控制的电流供给上述第1差动型倒相器的电流源。
第4部分所述的发明，在第1部分～第3部分的任一部分所述的环形振荡电路中，上述电流源，可以改变其电流。
如采用由上述结构构成的本发明的环形振荡电路，则可以在动作点附近将振荡频率对电源电压变化的变化率减小到零。因此，即使电源电压稍有变化，振荡频率也不会发生变化。
为达到本发明的第2目的，第5部分～第8部分所述的发明，构成如下。
第5部分所述的发明，是一种延迟电路，将多个倒相电路级联连接而构成，该延迟电路的特征在于：上述倒相电路，包含：至少由两个MOS晶体管构成的第1开关部；与上述第1开关部并联设置并至少由两个MOS晶体管构成的第2开关部，其中，上述第1开关部和上述第2开关部，将其双方的输入端子公用连接，并将其双方的输出端子公用连接；以及与上述第1开关部连接的、将已被控制的电流供给上述第1开关部的电流源。
第6部分所述的发明，是一种延迟电路，将多个倒相电路级联连接而构成，该延迟电路的特征在于：上述倒相电路，包含：第1CMOS倒相器；与上述第1CMOS倒相器并联设置的第2CMOS倒相器，其中，上述第1CMOS倒相器和上述第2CMOS倒相器，将其双方的输入端子公用连接，并将其双方的输出端子公用连接；以及与上述第1CMOS倒相器连接的、将已被控制的电流供给上述第1CMOS倒相器的电流源。
第7部分所述的发明，是一种延迟电路，将多个倒相电路级联连接而构成，该延迟电路的特征在于：上述倒相电路，包含：由一组CMOS倒相器构成的第1差动型倒相器；与上述第1差动型倒相器并联设置并由一组CMOS倒相器构成的第2差动型倒相器，其中，上述第1差动型倒相器和上述第2差动型倒相器，将其双方的输入端子公用连接，并将其双方的输出端子公用连接；以及与上述第1差动型倒相器连接的、将已被控制的电流供给上述第1差动型倒相器的电流源。
第8部分所述的发明，在第5部分～第7部分的任一部分所述的延迟电路中，通过电流控制电路，上述电流源，可以改变其电流。
如采用由上述结构构成的本发明的延迟电路，则可以在动作点附近将延迟时间对电源电压变化的变化率减小到零。因此，即使电源电压稍有变化，延迟时间也不会发生变化。
附图说明
图1是表示本发明的环形振荡电路的第1实施形态的结构的电路图。
图2是表示本发明的环形振荡电路的第2实施形态的结构的电路图。
图3是表示本发明的延迟电路的第1实施形态的结构的电路图。
图4是表示本发明的延迟电路的第2实施形态的结构的电路图。
图5是表示现有的频率可调式环形振荡电路的结构的电路图。
图6是表示现有的可调延迟电路的结构的电路图。
具体实施方式
以下，根据附图说明本发明的实施形态。
图1是表示本发明的环形振荡电路的第1实施形态的电路结构的电路图。
该环形振荡电路的第1实施形态，将K个倒相电路U11、U12、…、U1K按环形连接，是一种频率可调式环形振荡电路。
换句话说，该环形振荡电路，如图1所示，将K个倒相电路U11、U12、…、U1K级联连接，并将最末级的倒相电路U1K的输出反馈到初级倒相电路U11，以使其产生自激振荡。
在图1中，除初级倒相电路U11以外的倒相电路U12、…、U1K，其内部结构省略，但都是由与初级倒相电路U11相同的电路构成。因此，在下文中，只说明初级倒相电路U11的结构。
倒相电路U11，备有作为第1开关部的CMOS倒相器IV1、起着该CMOS倒相器IV1的电流源作用的P沟道MOS晶体管MP3、起着该CMOS倒相器IV1的电流源作用的N沟道MOS晶体管MN3、与CMOS倒相器IV1并联连接的作为第2开关部的CMOS倒相器IV2。
CMOS倒相器IV1，由P沟道MOS晶体管MP4及N沟道MOS晶体管MN4构成。
即，P沟道MOS晶体管MP4，其栅极端子与倒相电路U11的输入端子(IN)连接，漏极端子与倒相电路U11的输出端子(OUT)连接，源极端子通过P沟道MOS晶体管MP3连接于电源电位。N沟道MOS晶体管MN4，其栅极端子与倒相电路U11的输入端子(IN)连接，漏极端子与倒相电路U11的输出端子(OUT)连接，源极端子通过N沟道MOS晶体管MN3连接于接地电位。
CMOS倒相器IV2，由P沟道MOS晶体管MP5及N沟道MOS晶体管MN5构成。
即，P沟道MOS晶体管MP5，其栅极端子与倒相电路U11的输入端子(IN)连接，漏极端子与倒相电路U11的输出端子(OUT)连接，源极端子连接于电源电位。N沟道MOS晶体管MN5，其栅极端子与倒相电路U11的输入端子(IN)连接，漏极端子与倒相电路U11的输出端子(OUT)连接，源极端子连接于接地电位。
从以上所述可以看出，CMOS倒相器IV1、IV2，其双方的输入端子公共连接，并将该公共连接部与倒相电路U11的输入端子(IN)连接。此外，CMOS晶体管IV1、IV2，其双方的输出端子公共连接，并将该公共连接部与倒相电路U11的输出端子(OUT)连接。
如图1所示，P沟道MOS晶体管MP1、MP2、MP3，构成电流反射镜。此外，N沟道MOS晶体管MN2、MN3，构成电流反射镜。进一步，将N沟道MOS晶体管MN1与P沟道MOS晶体管MP1串联连接，并在其步栅极端子上供给控制电压Vin。
因此，P沟道MOS晶体管MP1和N沟道MOS晶体管MN3，都构成输出与电流I1相等的电流I3的电流源。此外，该电流I3，可以通过改变上述的控制电压Vin而改变。
以下，说明由上述结构构成的环形振荡电路的第1实施形态的动作。
现当在倒相电路U11的输入端子(IN)上输入“L”电平的电压信号时，P沟道MOS晶体管MP4和MP5导通、N沟道MOS晶体管MN4和MN5截止。这时，流过P沟道MOS晶体管MP5的电流Ip，由以下的式(4)给出。
Ip＝(β/2)(Vdd-Vt)2…(4)
式中，β为P沟道MOS晶体管MP5的互导参数，是可以通过改变晶体管的尺寸而任意设定的值。
这时，与流过P沟道MOS晶体管MP4的电流I3合在一起，从倒相电路U11的输出端子(OUT)输出以下的电流I。
I＝I3+(β/2)(Vdd-Vt)2…(5)
相反，当在倒相电路U11的输入端子(IN)上输入“H”电平的电压信号时，P沟道MOS晶体管MP4和MP5截止、N沟道MOS晶体管MN4和MN5导通。这时，流过N沟道MOS晶体管MN5的电流In，由以下的式(6)给出。
In＝(β/2)(Vdd-Vt)2…(6)
式中，β为N沟道MOS晶体管MN5的互导参数，假定为与P沟道MOS晶体管MP5的互导参数相同的值。
这时，与流过N沟道MOS晶体管MN4的电流I3合在一起，通过倒相电路U11的输出端子(OUT)吸入以下的电流I。
I＝I3+(β/2)(Vdd-Vt)2…(7)
因此，倒相电路U11的传输延迟时间τ，由以下的近似式表示。
τ＝C(Vdd/2)/I
＝C(Vdd/2)/{I3+(β/2)(Vdd-Vt)2}…(8)
因此，图1的频率可调式环形振荡电路的振荡频率f，由下式给出。
f＝1/(2K·τ)
＝{I3+(β/2)(Vdd-Vt)2}/(K·C·Vdd)…(9)
这里，如计算满足 f/Vdd＝0的条件，则可得下式。
β＝(2×I3)/(Vdd2-Vt2)…(10)
即，通过将P沟道MOS晶体管MP5及N沟道MOS晶体管MN5的互导参数β设定为满足上式的值，则可以在动作点附近将振荡频率f对电源电压变化的变化率减小到零。在按这种方式设计的环形振荡电路中，即使电源电压Vdd稍有变化，振荡频率f也不会发生变化。
因此，例如，当在PLL(相位同步环)电路中采用了按这种方式设计的频率可调式环形振荡电路时，即使电源电压Vdd随周边电路的动作而发生了变化，信号的相位也不会波动。所以能够提高采用了该PLL电路的系统的动作可靠性。
以下，参照图2说明本发明的环形振荡电路的第2实施形态的电路结构。
该环形振荡电路的第2实施形态，将K个差动型倒相电路U11′、U12′、…、U1K′按环形连接，是一种频率可调式环形振荡电路
即，该第2实施形态，如图2所示，将图1所示第1实施形态的倒相电路U11、U12、…、U1K置换为差动型倒相电路U11′、U12′、…、U1K′。
另外，在图2中，除初级倒相电路U11′以外的倒相电路U12′、…、U1K′，其内部结构省略，但都是由与初级倒相电路U11′相同的电路构成。此外，在该第2实施形态中，电流源的结构，与图1所示第1实施形态的电流源的结构相同。因此，在下文中，以初级倒相电路U11′的结构为中心进行说明。
倒相电路U11′，如图2所示，备有由CMOS倒相器IV1a及CMOS倒相器IV1b构成的第1差动型倒相器、起着该第1CMOS倒相器的电流源作用的P沟道MOS晶体管MP3、起着该第1CMOS倒相器的电流源作用的N沟道MOS晶体管MN3、由与CMOS倒相器IV1a并联连接的CMOS倒相器IV2a及与CMOS倒相器IV1b并联连接的CMOS倒相器IV2b构成的第2差动型倒相器。
CMOS倒相器IV1a，由P沟道MOS晶体管MP4a及N沟道MOS晶体管MN4a构成。
即，P沟道MOS晶体管MP4a，其栅极端子与倒相电路U11′的输入端子(INa)连接，漏极端子与倒相电路U11′的输出端子(OUTa)连接，源极端子通过P沟道MOS晶体管MP3连接于电源电位。N沟道MOS晶体管MN4a，其栅极端子与倒相电路U11′的输入端子(INa)连接，漏极端子与倒相电路U11′的输出端子(OUTa)连接，源极端子通过N沟道MOS晶体管MN3连接于接地电位。
CMOS倒相器IV1b，由P沟道MOS晶体管MP4b及N沟道MOS晶体管MN4b构成。
即，P沟道MOS晶体管MP4b，其栅极端子与倒相电路U11′的输入端子(INb)连接，漏极端子与倒相电路U11′的输出端子(OUTb)连接，源极端子通过P沟道MOS晶体管MP3连接于电源电位。N沟道MOS晶体管MN4b，其栅极端子与倒相电路U11′的输入端子(INb)连接，漏极端子与倒相电路U11′的输出端子(OUTb)连接，源极端子通过N沟道MOS晶体管MN3连接于接地电位。
CMOS倒相器IV2a，由P沟道MOS晶体管MP5a及N沟道MOS晶体管MN5a构成。
即，P沟道MOS晶体管MP5a，其栅极端子与倒相电路U11′的输入端子(INa)连接，漏极端子与倒相电路U11′的输出端子(OUTa)连接，源极端子连接于电源电位。N沟道MOS晶体管MN5a，其栅极端子与倒相电路U11′的输入端子(INa)连接，漏极端子与倒相电路U11′的输出端子(OUTa)连接，源极端子连接于接地电位。
CMOS倒相器IV2b，由P沟道MOS晶体管MP5b及N沟道MOS晶体管MN5b构成。
即，P沟道MOS晶体管MP5b，其栅极端子与倒相电路U11′的输入端子(INb)连接，漏极端子与倒相电路U11′的输出端子(OUTb)连接，源极端子连接于电源电位。N沟道MOS晶体管MN5b，其栅极端子与倒相电路U11′的输入端子(INb)连接，漏极端子与倒相电路U11′的输出端子(OUTb)连接，源极端子连接于接地电位。
以下，说明由上述结构构成的环形振荡电路的第2实施形态的动作。
现假定在倒相电路U11′的输入端子(INa)上输入了“L”电平的电压信号、在其输入端子(INb)上输入了“H”电平的电压信号。在这种情况下，使P沟道MOS晶体管MP4a和MP5a导通，同时使N沟道MOS晶体管MN4b和MN5b导通。
因此，流过P沟道MOS晶体管MP5a的电流Ipa及流过N沟道MOS晶体管MN5b的电流Inb，由以下的两式给出。
Ipa＝(β/2)(Vdd-Vt)2…(11)
Inb＝(β/2)(Vdd-Vt)2…(12)
式中，式(11)的β为P沟道MOS晶体管MP5a的互导参数。而式(12)的β为N沟道MOS晶体管MN5b的互导参数。这两个的互导参数β是可以通过改变晶体管的尺寸而任意设定的值。
这时，与流过P沟道MOS晶体管MP4a的电流I3合在一起，从倒相电路U11′的输出端子(OUTa)输出以下的电流Ia。
Ia＝I3+(β/2)(Vdd-Vt)2…(13)
另外，这时，与流过N沟道MOS晶体管MN4b的电流I3合在一起，通过倒相电路U11′的输出端子(OUTb)吸入以下的电流Ib。
Ib＝I3+(β/2)(Vdd-Vt)2…(14)
另一方面，假定在倒相电路U11′的输入端子(INa)上输入了“H”电平的电压信号、在其输入端子(INb)上输入了“L”电平的电压信号。在这种情况下，使N沟道MOS晶体管MN4a和MN5a导通，同时使P沟道MOS晶体管MP4b和MP5b导通。
因此，流过P沟道MOS晶体管MN5a的电流Ina及流过P沟道MOS晶体管MP5b的电流Ipb，由以下的两式给出。
Ina＝(β/2)(Vdd-Vt)2…(15)
Ipb＝(β/2)(Vdd-Vt)2…(16)
式中，式(15)的β为N沟道MOS晶体管MN5a的互导参数，假定为与P沟道MOS晶体管MP5a的互导参数相同的值。
另外，式(16)的β为P沟道MOS晶体管MP5b的互导参数，假定为与N沟道MOS晶体管MN5b的互导参数相同的值。
这时，与流过N沟道MOS晶体管MN4a的电流I3合在一起，通过倒相电路U11′的输出端子(OUTa)吸入以下的电流Ia。
Ia＝I3+(β/2)(Vdd-Vt)2…(17)
另外，这时，与流过P沟道MOS晶体管MP4b的电流I3合在一起，从倒相电路U11′的输出端子(OUTb)输出以下的电流Ib。
Ib＝I3+(β/2)(Vdd-Vt)2…(18)
因此，倒相电路U11′的传输延迟时间τ，由以下的近似式表示。
τ＝C(Vdd/2)/I
＝ C(Vdd/2)/{I3+(β/2)(Vdd-Vt)2}…(19)
因此，图2的频率可调式环形振荡电路的振荡频率f，由下式给出。
f＝1/(2K·τ)
＝{I3+(β/2)(Vdd-Vt)2}/(K·C·Vdd)…(20)
这里，如计算满足 f/Vdd＝0的条件，则可得下式。
β＝(2×I3)/(Vdd2-Vt2)…(21)
即，通过将P沟道MOS晶体管MP5a、MP5b及N沟道MOS晶体管MN5a、MN5b的互导参数β设定为满足上式的值，则可以在动作点附近将振荡频率f对电源电压变化的变化率减小到零。按这种方式设计的环形振荡电路，即使电源电压Vdd稍有变化，振荡频率f也不会发生变化。
在上述环形振荡电路的实施形态中，说明了可以通过控制施加于MOS晶体管MN1的栅极的控制电压Vin而改变振荡频率。
但是，本发明的环形振荡电路，也可以应用于振荡频率固定而不能改变的情况。在这种情况下，在图1和图2的电路中，不使用MOS晶体管MN1及电阻器R，而是连接基准电流源。
以下，参照图3说明本发明的延迟电路的第1实施形态的电路结构。
该延迟电路的第1实施形态，如图3所示，由将K个倒相电路U11、U12、…、U1K级联连接的可调延迟电路构成。另外，该延迟电路，将输入信号Sin输入到初级倒相电路U11，并从末级倒相电路U1K取出延迟输出信号Sout。
在图3中，除初级倒相电路U11以外的倒相电路U12、…、U1K，其内部结构省略，但都是由与初级倒相电路U11相同的电路构成。
另外，该延迟电路的第1实施形态，除了不将末级倒相电路U1K的输出反馈到初级倒相电路U11这一点外，其他部分的结构与图1的环形振荡电路的第1实施形态的结构完全相同。因此，这里，对同一构成要素标以同一符号并将其结构的详细说明省略。
在由上述结构构成的本发明的延迟电路的第1实施形态中，倒相电路U11的传输延迟时间τ由以上的式(8)给出，所以图3的延迟电路的延迟时间t，如下式所示。
t＝K·τ＝K·C(Vdd/2)/{I3+(β/2)(Vdd-Vt)2}…(22)
这里，如计算满足f/Vdd＝0的条件，则可得下式。
β＝(2×I3)/(Vdd2-Vt2)…(23)
即，通过将P沟道MOS晶体管MP5及N沟道MOS晶体管MN5的互导参数β设定为满足上式的值，则可以在动作点附近将延迟时间对电源电压变化的变化率减小到零。按这种方式设计的可调延迟电路，即使电源电压Vdd稍有变化，延迟时间t也不会发生变化。
因此，例如，当在DLL(延迟同步环)电路中采用了第1实施形态的延迟电路时，即使电源电压Vdd随周边电路的动作而发生了变化，信号的相位也不会波动。所以能够提高采用了该DLL电路的系统的动作可靠性。
以下，参照图4说明本发明的延迟电路的第2实施形态的电路结构。
该延迟电路的第2实施形态，如图4所示，由将K个倒相电路U11′、U12′、…、U1K′级联连接的可调延迟电路构成。另外，该延迟电路，对初级倒相电路U11′输入差动的输入信号Sina、Sinb，并从末级倒相电路U1K′取出差动的延迟输出信号Souta、Soutb。
在图4中，除初级倒相电路U11′以外的倒相电路U12′、…、U1K′，其内部结构省略，但都是由与初级倒相电路U11′相同的电路构成。
另外，该延迟电路的第2实施形态，除了不将末级倒相电路U1K′的输出反馈到初级倒相电路U11′这一点外，其他部分的结构与图2的环形振荡电路的第2实施形态完全相同。因此，对同一构成要素标以同一符号并将对其结构的详细说明省略。
在由上述结构构成的本发明的延迟电路的第2实施形态中，倒相电路U11′的传输延迟时间τ由以上的式(19)给出，所以图4的延迟电路的延迟时间t，如下式所示。
t＝K·τ＝K·C(Vdd/2)/{I3+(β/2)(Vdd-Vt)2}…(24)
这里，如计算满足f/Vdd＝0的条件，则可得下式。
β＝(2×I3)/(Vdd2-Vt2)…(25)
即，通过将P沟道MOS晶体管MP5a、MP5b及N沟道MOS晶体管MN5a、MN5b的互导参数β设定为满足上式的值，则可以在动作点附近将延迟时间对电源电压变化的变化率减小到零。按这种方式设计的可调延迟电路，即使电源电压Vdd稍有变化，延迟时间t也不会发生变化。
另外，在上述延迟电路的实施形态中，说明了可以通过控制施加于MOS晶体管MN1的栅极的控制电压Vin而改变延迟时间。
但是，本发明的延迟电路，也可以应用于延迟时间固定而不能改变的情况。在这种情况下，在图3和图4的电路中，不使用MOS晶体管MN1及电阻器R，而是连接基准电流源。
如上所述，如采用本发明的环形振荡电路，则可以减小振荡频率对电源电压的依赖性。
另外，如采用本发明的延迟电路，则可以减小延迟时间对电源电压的依赖性。

Claims (8)

1.一种环形振荡电路，将奇数个倒相电路按环形连接而构成，该环形振荡电路的特征在于：上述各倒相电路，包含：
至少由一对P沟道MOS晶体管和N沟道MOS晶体管构成的第1开关部；
与上述第1开关部并联设置并至少由一个P沟道MOS晶体管和一个N沟道MOS晶体管构成的第2开关部，其中，上述第1开关部和上述第2开关部，将其双方的输入端子公用连接，并将其双方的输出端子公用连接；以及
与上述第1开关部连接的、将已被控制的电流供给上述第1开关部的电流源。
2.一种环形振荡电路，将奇数个倒相电路按环形连接而构成，该环形振荡电路的特征在于：上述各倒相电路，包含：
第1CMOS倒相器；
与上述第1CMOS倒相器并联设置的第2CMOS倒相器，其中，上述第1CMOS倒相器和上述第2CMOS倒相器，将其双方的输入端子公用连接，并将其双方的输出端子公用连接；以及
与上述第1CMOS倒相器连接的、将已被控制的电流供给上述第1CMOS倒相器的电流源。
3.一种环形振荡电路，将奇数个倒相电路按环形连接而构成，该环形振荡电路的特征在于：上述各倒相电路，包含：
由一组CMOS倒相器构成的第1差动型倒相器；
与上述第1差动型倒相器并联设置并由一组CMOS倒相器构成的第2差动型倒相器，其中，上述第1差动型倒相器和上述第2差动型倒相器，将其双方的输入端子公用连接，并将其双方的输出端子公用连接；以及
与上述第1差动型倒相器连接的、将已被控制的电流供给上述第1差动型倒相器的电流源。
4.根据权利要求1～权利要求3中的任何一项所述的环形振荡电路，其特征在于：上述电流源，可以改变其电流。
5.一种延迟电路，将多个倒相电路级联连接而构成，该延迟电路的特征在于：上述倒相电路，包含：
至少由两个MOS晶体管构成的第1开关部；
与上述第1开关部并联设置并至少由两个MOS晶体管构成的第2开关部，其中，上述第1开关部和上述第2开关部，将其双方的输入端子公用连接，并将其双方的输出端子公用连接；以及
与上述第1开关部连接的、将已被控制的电流供给上述第1开关部的电流源。
6.一种延迟电路，将多个倒相电路级联连接而构成，该延迟电路的特征在于：上述倒相电路，包含：
第1CMOS倒相器；
与上述第1CMOS倒相器并联设置的第2CMOS倒相器，其中，上述第1CMOS倒相器和上述第2CMOS倒相器，将其双方的输入端子公用连接，并将其双方的输出端子公用连接；以及
与上述第1CMOS倒相器连接的、将已被控制的电流供给上述第1CMOS倒相器的电流源。
7.一种延迟电路，将多个倒相电路级联连接而构成，该延迟电路的特征在于：上述倒相电路，包含：
由一组CMOS倒相器构成的第1差动型倒相器；
与上述第1差动型倒相器并联设置并由一组CMOS倒相器构成的第2差动型倒相器，其中，上述第1差动型倒相器和上述第2差动型倒相器，将其双方的输入端子公用连接，并将其双方的输出端子公用连接；以及
与上述第1差动型倒相器连接的、将已被控制的电流供给上述第1差动型倒相器的电流源。
8.根据权利要求5～权利要求7中的任何一项所述的延迟电路，其特征在于：通过电流控制电路，上述电流源可以改变其电流。
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