JP2006352741A

JP2006352741A - デッドタイム制御回路

Info

Publication number: JP2006352741A
Application number: JP2005179012A
Authority: JP
Inventors: Hiroshi Yanagawa; 洋柳川; Mitsuru Yoshida; 満吉田
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2005-06-20
Filing date: 2005-06-20
Publication date: 2006-12-28
Also published as: US7400163B2; US20060290401A1

Abstract

【課題】各温度で最適なデッドタイムを得ることができる温度特性調整機能を有し、又は、回路が大型化しコスト的に不利になることが無く、又は、デッドタイムの高精度な制御が可能なデッドタイム制御回路を提供する。
【解決手段】基準電圧発生回路１と、オペアンプ２、トランジスタ１１と抵抗３からなる電圧−電流変換部１０と、カレントミラーと、遅延回路８及びＡＮＤ回路９とを具備するデッドタイム制御回路において、負の温度特性を有する基準電圧発生回路１の出力電圧を電圧−電流変換部１０によって電流変換し、その電流をカレントミラーによって伝達し、遅延回路８を構成する少なくとも１つのインバータに流れる電流を制御している。
【選択図】図１

Description

本発明は、デッドタイム制御回路に関し、特に、負荷駆動時の同時オフ期間（デッドタイム）の温度特性の改善に関するものである。

デジタルオーディオの様に直流電源によって入力信号に応じて負荷を駆動する場合、２つのスイッチング素子を直流電源間に直列接続し、それら２つの素子を排他的にオンオフすることで交流駆動を実現している。一例として図５を用いて説明すると、ＰＷＭ（ＰｕｌｓｅＷｉｄｔｈＭｏｄｕｌａｔｏｒ）からの出力信号がプリドライバ１８に入力され、プリドライバ１８で排他的にオンオフするハイサイド出力ＨＯとローサイド出力ＬＯを生成し、２つのスイッチング素子１９ａ、１９ｂを制御することで負荷２０を駆動している。その際、スイッチング素子１９ａ、１９ｂを制御するプリドライバ１８の出力において、２つのスイッチング素子１９ａ、１９ｂが同時にオンし大きな貫通電流が流れるのを防止するため、立上がりの遅延時間を立下がりの遅延時間よりも長く（遅く）し、その遅延時間の差から同時オフ時間（デッドタイム）を設けている。

基本的なデッドタイム制御回路は、図６に示すように、遅延回路８とＡＮＤ回路９から構成されている。入力端子５からの信号は、遅延回路８によって立上り、立下りともほぼ一定時間遅れてＡＮＤ回路９の一入力端子に入力されると共に、ＡＮＤ回路９の他の入力端子にも直接入力される。これにより、ＡＮＤ回路９からは、立上りのみ遅延し立下りが遅延していない出力が得られる。先に説明した図５のプリドライバ１８は、デッドタイム制御回路を２回路用い、排他的にオンオフするハイサイド入力ＨＩとローサイド入力ＬＩから、立上りのみ遅延し立下りが遅延していないハイサイド出力ＨＯとローサイド出力ＬＯを生成しており、図７に示すように、立上りと立下りの遅延時間の差からデッドタイムを生み出している。

実用的なデッドタイム制御回路は、図８に示すように、図６を用いて説明したデッドタイム制御回路の遅延回路８に外付けの抵抗と容量を付加し、デッドタイムを調整可能としたものである。

図６及び図８のように、遅延回路を用いたデッドタイム制御回路においては、遅延時間の精度が直接デッドタイムの精度に影響するため、例えば、高速動作するデジタルアンプのように数ナノ秒台のデッドタイムを設定する必要がある場合、遅延時間にも高精度が要求される。

これに対し、２つのインバータで構成される遅延回路において、第１のインバータの遅延時間が変化した場合、第２のインバータの遅延時間を逆に変化させることによって、安定した遅延時間を得る方法が提案されている（特許文献１参照）。

図９は、特許文献１の図２、図３、図５、図６、図７を１つにまとめて示したもので、図中の符号は特許文献１の符号を用いている。論理３２と遅延セル５０の２つのインバータからなる遅延回路において、ｎ−チャネルトランジスタ３４をモデル化したｎ−チャネルトランジスタ６４によって、ノード３８の電圧をノード６８の電圧としてモデル化し、オペアンプによってノード６８の電圧に追従するノード７３の電圧を、抵抗とカレントミラーによって遅延セル５０の定電流源６２としている。また、電源（ＶＤＤ）側についても同様にｐ−チャネルトランジスタ３６をモデル化した定電流源６２'を設けている。

これにより、例えば、接合温度の低下、電源電圧の増大等によって論理３２の遅延時間が小さくなった場合、ノード６８の電圧低下、ノード７３の電圧低下、電流７６、８４、８６の減少となり、遅延セル５０の遅延時間が増加し、遅延回路全体の遅延時間が安定化される。
特開平６−２１６７５０号公報（第５頁、図２、図３、図５、図６、図７）

しかしながら、前述の図８で示したデッドタイム制御回路に、図９を用いて説明した遅延回路を適用しても、次のような残された問題点があった。すなわち、第１に、出力立上り立下りが正の温度特性を持つのに対し、デッドタイムは負の温度特性を有している。このため、図１０に示すように、ハッチングで示す箇所（高温時）において、デッドタイムが小さくなり、ローサイド出力、ハイサイド出力共に"Ｈ"を出力して、スイッチング素子が同時にＯＮして貫通電流が流れる恐れがあった。第２に、抵抗と容量の２つの外付け素子を必要とするため、回路が大型化し、コスト的にも不利であった。第３に、抵抗と容量の２つの外付け素子がばらつき要因となるため、デッドタイムの高精度な制御が困難であった。

本発明の課題は、各温度で最適なデッドタイムを得ることができる温度特性調整機能を有し、又は、回路が大型化しコスト的に不利になることが無く、又は、デッドタイムの高精度な制御が可能なデッドタイム制御回路を提供することである。

本発明の請求項１記載のデッドタイム制御回路は、遅延回路とＡＮＤ回路とを具備するデッドタイム制御回路において、デッドタイムの温度特性が調整可能である。

本発明の請求項２記載のデッドタイム制御回路は、請求項１記載のデッドタイム制御回路において、前記遅延回路を構成する少なくとも１つのインバータに流れる電流を、温度特性の調整可能な基準電圧発生回路によって制御している。

本発明の請求項３記載のデッドタイム制御回路は、請求項１〜２記載のデッドタイム制御回路において、前記基準電圧発生回路の出力電圧が負の温度特性を有する。

本発明の請求項４記載のデッドタイム制御回路は、請求項１〜３記載のデッドタイム制御回路において、温度特性の調整可能な前記基準電圧発生回路の出力電圧をオペアンプ、トランジスタと抵抗によって電流変換し、その電流をカレントミラーによって伝達し、前記遅延回路を構成する少なくとも１つのインバータに流れる電流を制御している。

本発明のデッドタイム制御回路によれば、遅延回路を構成する少なくとも１つのインバータに流れる電流を、温度特性の調整可能な基準電圧発生回路によって制御しているため、各温度で最適なデッドタイムを得ることができ、デッドタイムが出力立上り立下り時間と同様に正の温度特性を持つため、高温時においても貫通電流が流れる恐れが無い。また、前記基準電圧発生回路の出力電圧をオペアンプ、トランジスタと抵抗によって電流変換し、その電流をカレントミラーによって、前記遅延回路を構成する少なくとも１つのインバータに流れる電流を制御しているため、回路が大型化しコスト的に不利になることが無く、また、デッドタイムの高精度な制御が可能であるという優れた産業上の効果が得られる。

以下、本発明の実施の形態を添付図面を参照し、従来例と同一物には同一の符号を用いて説明する。

本発明の第１の実施形態であるデッドタイム制御回路は、図１に示すように、基準電圧発生回路１と、オペアンプ２、トランジスタ１１と抵抗３からなる電圧−電流変換部１０と、カレントミラーと、遅延回路８及びＡＮＤ回路９とを具備している。

基準電圧発生回路１は、ｐ−チャネルトランジスタで構成されたカレントミラーとｎ−チャネルトランジスタで構成されたカレントミラーが直列接続され、接地側の一端は直列接続された抵抗Ｒ１とダイオードＤ１を介して、他端はダイオードＤ２を介して接地されている。また、ｐ−チャネルトランジスタを用いたカレントミラーの出力はトランジスタ１４のゲートに接続され、トランジスタ１４のソースは基準電圧発生回路１の出力であるノード１２を経由し、直列接続された抵抗Ｒ２とダイオードＤ３を介して接地されている。

電圧−電流変換部１０は、オペアンプ２の正入力に前記基準電圧発生回路１の出力であるノード１２が接続され、オペアンプ２の出力はトランジスタ１１のゲートに接続され、トランジスタ１１のソースはオペアンプ２の負入力に接続されるとともに外部端子４、抵抗３を介して接地されている。また、トランジスタ１１のドレインは、２段直列構成のカレントミラーの一端に接続され、カレントミラーの他端は遅延回路８の第１のインバータ６の接地側電流源として接続されている。遅延回路８とＡＮＤ回路９とを具備するデッドタイム生成回路は、前述の電流源が異なる以外は、図６を用いて説明した従来のデッドタイム制御回路と同一である。

次に、本発明の実施形態であるデッドタイム制御回路の動作を説明する。基準電圧発生回路１の各トランジスタのゲート幅Ｗとゲート長Ｌの比Ｗ／Ｌが等しい場合、電流１５、電流１６と電流１７は全て等しくなる。従って、抵抗Ｒ１の抵抗値をｒ１、抵抗Ｒ２の抵抗値をｒ２、ダイオードＤ１、Ｄ２，Ｄ３の順方向電圧をそれぞれＶＦ１，ＶＦ２，ＶＦ３とすると、電流１５〜１７は（ＶＦ２−ＶＦ１）／ｒ１で表され、抵抗値ｒ１によって電流１７を定電流に設定できる。一方、電流１７の値をＩｒｅｆとすると、ノード１２の電圧ＶｒｅｆはＶＦ３＋ｒ２×Ｉｒｅｆで表される。

ここで、順方向電圧ＶＦ３は負の、抵抗値ｒ２は正の温度特性を有するため、図３（ａ）及び図４に示すように、抵抗値ｒ２の値を可変することで、ノード１２の電圧Ｖｒｅｆの温度特性を可変することができ、本発明では抵抗値ｒ２の値を一定値以下に設定し、ノード１２の電圧Ｖｒｅｆに負の温度特性を与えている。

ノード１２の電圧Ｖｒｅｆは、電圧−電流変換部１０の抵抗３の抵抗値で定まる比率で電流値に変換され、カレントミラーを介して遅延回路８の第１のインバータに流れる電流を制御している。このため、ノード１２の電圧Ｖｒｅｆが負の温度特性を持つ場合、第１のインバータ６に流れる電流も負の温度特性を持つことになる。一方で、第１のインバータ６に流れる電流値が減少するとその遅延時間は大きくなり、ＡＮＤ回路９の出力のデッドタイムも大きくなるため、図３（ｂ）及び図４に示すように、デッドタイムは正の温度特性を持つことになる。

このように、遅延回路を構成する少なくとも１つのインバータに流れる電流を、温度特性の調整可能な基準電圧発生回路によって制御しており、または、前記基準電圧発生回路が負の温度特性を有しており、または、基準電圧発生回路の出力電圧をオペアンプ、トランジスタと抵抗によって電流変換し、その電流をカレントミラーによって伝達し、前記遅延回路を構成する少なくとも１つのインバータに流れる電流を制御している点が、本発明のデッドタイム制御回路の特徴である。

本発明のデッドタイム制御回路によれば、遅延回路を構成する少なくとも１つのインバータに流れる電流を、温度特性の調整可能な基準電圧発生回路によって制御しているため、各温度で最適なデッドタイムを得ることができ、デッドタイムが出力立上り立下り時間と同様に正の温度特性を持つため、高温時においても貫通電流が流れる恐れが無い。また、前記基準電圧発生回路の出力電圧をオペアンプ、トランジスタと抵抗によって電流変換し、その電流をカレントミラーによって、前記遅延回路を構成する少なくとも１つのインバータに流れる電流を制御しているため、容量素子が不要で１個の外付け抵抗のみでデッドタイムが設定でき回路が大型化しコスト的に不利になることが無く、また、デッドタイムの高精度な制御が可能であるという優れた産業上の効果が得られる。

本発明の第２の実施形態であるデッドタイム制御回路は、図２に示すように、基準電圧発生回路１と、オペアンプ２、トランジスタ１１と抵抗３からなる電圧−電流変換部１０と、カレントミラーと、遅延回路８及びＡＮＤ回路９とを具備している点は、上述の第１の実施形態と同様であり、電流源のカレントミラーが遅延回路８の第２のインバータ７の接地側電流源として接続されている点が第１の実施形態と異なる。本実施形態のデッドタイム制御回路においても、第１の実施形態と同様の回路動作により同様の効果が得られる。

また、本実施形態では、電流源としてのカレントミラーを遅延回路の接地側に接続したが、カレントミラーを１段とし電源（ＶＤＤ）側に接続しても良い。

尚、本発明のデッドタイム制御回路は、上記のデジタルオーディオの実施例に限定されるものではなく、例えば、インバータ照明やモータ駆動のように排他的にオンオフする信号によって駆動する回路であれば適用可能である。また、相反する伝導型のトランジスタ等、本発明の要旨を逸脱しない範囲内において種々変更を加え得る。

本発明の第１の実施形態のデッドタイム制御回路を示す回路図。本発明の第２の実施形態のデッドタイム制御回路を示す回路図。（ａ）本発明の基準電圧発生回路の出力電圧の温度特性を示す図。（ｂ）本発明のデッドタイム制御回路の出力立上り立下りとデッドタイムの温度特性を示す図。抵抗値ｒ２とＶｒｅｆ及びデッドタイムの温度特性の関係を説明する図。従来のデジタルオーディオの負荷駆動を説明する回路ブロック図。従来のデッドタイム制御回路を示す回路図。デッドタイムを説明するタイミングチャート。従来の別のデッドタイム制御回路を示す回路図。従来の遅延回路の遅延時間の精度改善を説明する回路図。従来のデッドタイム制御回路の出力立上り立下りとデッドタイムの温度特性を示す図。

符号の説明

１基準電圧発生回路
２オペアンプ
３抵抗
４外部端子
５入力端子
６第１のインバータ
７第２のインバータ
８遅延回路
９ＡＮＤ回路
１０電圧−電流変換部
１１トランジスタ
１２、１３ノード
１４トランジスタ
１５、１６、１７電流
１８プリドライバ
１９ａ、１９ｂスイッチング素子
２０負荷
３２論理
３４ｎ−チャネルトランジスタ
３６ｐ−チャネルトランジスタ
３８ノード
５０遅延セル
６２、６２' モデル的回路
６４ｎ−チャネルトランジスタ
６８、７３ノード
７６、８４、８６電流
Ｄ１、Ｄ２，Ｄ３ダイオード
ＨＩハイサイド入力
ＨＯハイサイド出力
Ｉｒｅｆ基準電流（電流１７の電流値）
ＬＩローサイド入力
ＬＯローサイド出力
Ｒ１、Ｒ２抵抗
ｒ１、ｒ２抵抗値
ＶＦ１、ＶＦ２、ＶＦ３ダイオードの順方向電圧
Ｖｒｅｆ基準電圧（ノード１２の電圧）

Claims

遅延回路とＡＮＤ回路とを具備するデッドタイム制御回路において、デッドタイムの温度特性が調整可能なことを特徴とするデッドタイム制御回路。
請求項１記載のデッドタイム制御回路において、前記遅延回路を構成する少なくとも１つのインバータに流れる電流を、温度特性の調整可能な基準電圧発生回路によって制御していることを特徴とするデッドタイム制御回路。
請求項１〜２記載のデッドタイム制御回路において、前記基準電圧発生回路の出力電圧が負の温度特性を有することを特徴とするデッドタイム制御回路。
請求項１〜３記載のデッドタイム制御回路において、温度特性の調整可能な前記基準電圧発生回路の出力電圧をオペアンプ、トランジスタと抵抗によって電流変換し、その電流をカレントミラーによって伝達し、前記遅延回路を構成する少なくとも１つのインバータに流れる電流を制御していることを特徴とするデッドタイム制御回路。