JP2004128639A - Ｄ級増幅器 - Google Patents
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Abstract
【課題】駆動信号に最適なデッドタイムを付与することにより歪みの少ない出力を得る。
【解決手段】入力オーディオ信号をＰＷＭ信号に変換するＰＷＭ変換器１１と、ハイサイドスイッチング素子及びローサイドスイッチング素子を電源に直列接続してなる増幅段１４と、前記ＰＷＭ信号に基づき前記増幅段を構成する各スイッチング素子を駆動するための駆動信号を生成する駆動回路１３と、前記ハイサイドスイッチング素子及びローサイドスイッチング素子に流れる電流をそれぞれ検出する電流検出器及び前記駆動信号が供給されない側に配設した電流検出器の出力を貫通電流として検出する貫通電流検出部１６を備えた。
【選択図】 図１
【解決手段】入力オーディオ信号をＰＷＭ信号に変換するＰＷＭ変換器１１と、ハイサイドスイッチング素子及びローサイドスイッチング素子を電源に直列接続してなる増幅段１４と、前記ＰＷＭ信号に基づき前記増幅段を構成する各スイッチング素子を駆動するための駆動信号を生成する駆動回路１３と、前記ハイサイドスイッチング素子及びローサイドスイッチング素子に流れる電流をそれぞれ検出する電流検出器及び前記駆動信号が供給されない側に配設した電流検出器の出力を貫通電流として検出する貫通電流検出部１６を備えた。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明はＤ級増幅器にかかり、特にスピーカ等の負荷を駆動するＤ級増幅器に関する。
【０００２】
【従来の技術】
音響機器における電力増幅器は、通常、出力増幅段にバイポーラトランジスタあるいはＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のような能動型の非線型素子を出力電流制御素子として使い、直流電源から与えられる直流電圧に基づいて入力信号に相似な波形を負荷であるスピーカに供給する。
【０００３】
また、直流電源電圧と出力電流制御素子の出力電圧の差分と、スピーカの駆動電流とにより決定される電力が出力電流制御素子において発熱として消費される。この消費電力を減少させるために、Ｄ級増幅器においては入力信号をＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）により１ビットのパルス信号に変換し、この１ビットパルス信号入力として電力増幅を非線型素子の飽和領域で行う。すなわち、非線形素子をスイッチング素子として使用し、更にスイッチング素子の出力をローパスフィルタにより平滑して入力信号に相似な波形を取り出す。この場合、理想的には直流電源電圧とスイッチング素子の出力電圧の差分は０であり、消費電力を低減することができる。Ｄ級増幅器における前記スイッチング素子としてはスイッチング速度が速いＭＯＳＦＥＴが使われることが多く。電力増幅量（出力音量）の制御は直流電源電圧もしくはＰＷＭ信号の幅を制御することにより行うことができる。
【０００４】
Ｄ級増幅器は、光ディスクに使用されるＰＣＭ（Ｐｕｌｓｅ Ｃｏｄｅ Ｍｏｄｕｌａｔｉｏｎ）信号等のデジタル信号を入力とし、デジタル信号処理により直接ＰＷＭ信号に変換することにより全ての信号処理をデジタルで行う全デジタル方式、及び入力信号としてアナログ信号を使用し、この入力信号と三角波とを比較することによりＰＷＭ信号に変換するアナログ混用方式の２種類に大別される。通常、入力にアナログ信号を使用するアナログ混用方式のＤ級増幅器は、全高調波歪み率あるいはＳ／Ｎ比等のオーディオ特性を改善するために出力増幅段から入力へ負帰還がかけられているのに対し、入力から出力までを全てデジタル処理で行う全デジタル方式のＤ級増幅器は無帰還であるものが多い。
【０００５】
出力段の電力増幅回路には、例えば図３に示されるようなＨブリッジ回路を使用する。Ｈブリッジ回路とは、４つのＭＯＳＦＥＴ３１，３２，３３，３４とその間に梯子状に接続されたスピーカ１７等の負荷から構成され、回路の形状がアルファベットの「Ｈ」となっていることからＨブリッジと呼ばれる。前記４つのＭＯＳＦＥＴのドライブ方法の違いから、電源（Ｖｄｄ）側の２つのＭＯＳＦＥＴ３１，３３をハイサイドＭＯＳＦＥＴ、グランド（ＧＮＤ）側の２つのＭＯＳＦＥＴ３２，３４をローサイドＭＯＳＦＥＴという。
【０００６】
一般的にＭＯＳＦＥＴはバイポーラトランジスタのように電荷の蓄積効果が無いことから高速なスイッチングが可能である。また、入力抵抗が高いためゲート電流はほとんど流れない。しかし、入力容量（ゲートソース間容量）が大きいため、瞬間的に高いピーク値のゲート電流を必要とする。このためオフ状態からオン状態に、あるいはオン状態からオフ状態に遷移する際に入力容量に対する充放電時間が必要となる。この入力容量に対する充放電の時間は、スイッチング遅延としてそのままＭＯＳＦＥＴの出力に現れることになる。
【０００７】
同一の枝路に接続されたハイサイドＭＯＳＦＥＴとローサイドＭＯＳＦＥＴ（例えばＭＯＳＦＥＴ３１と３２）が同時にオン状態になることは避けなければならないが、前述したようにＭＯＳＦＥＴの物理的特性上、瞬時にオン状態からオフ状態に遷移することができず、例えば前記ＰＷＭ信号により駆動した場合、ハイサイドＭＯＳＦＥＴとローサイドＭＯＳＦＥＴが同時にオン状態となる期間が生じる。ハイサイドＭＯＳＦＥＴとローサイドＭＯＳＦＥＴが同時にオン状態になると電源Ｖｄｄとグラウンド（ＧＮＤ）間に過大な貫通電流が流れる。この貫通電流は電源ＶｄｄとＧＮＤの間の配線のインダクタンス成分によりオーバーシュートし、更に配線のインダクタンス成分とＭＯＳＦＥＴの出力容量（ドレイン−ソース間容量）により共振することで、出力波形にリンギングが発生する。また、貫通電流の値は非常に大きい。このため電源部のレギュレーションを悪化させパルスの形状が歪む原因となる。
【０００８】
Ｄ級増幅器の電力増幅段において、上記要因によるパルス波形の歪みは、直接オーディオ特性における全高調波歪み率に影響を与えるため最小限に抑えなければならない。前記リンギングを抑える方法として、ハイサイドＭＯＳＦＥＴとローサイドＭＯＳＦＥＴのスイッチングにデッドタイムを設けるという手法が知られている（例えば特許文献１参照）。
【０００９】
デッドタイムとは、交互にオンオフ状態を繰り返すハイサイド及びローサイドＭＯＳＦＥＴにおいて、同時オン状態を防止する為に、一方のＭＯＳＦＥＴがオフに駆動した後にもう一方のＭＯＳＦＥＴがオンに駆動するまでの間、ハイサイドＭＯＳＦＦＴとローサイドＭＯＳＦＥＴを共にオフに駆動する期間をいう。ハイサイドＭＯＳＦＥＴとローサイドＭＯＳＦＥＴを共にオフに駆動する期間を設けることでハイサイドＭＯＳＦＥＴ及びローサイドＭＯＳＦＥＴの同時オン状態を防止し、貫通電流を低減することができる。
【００１０】
しかしながら、ＨブリッジにおけるハイサイドＭＯＳＦＥＴとローサイドＭＯＳＦＥＴのスイッチングにデッドタイムを設け、貰通電流を減らすことは、ＭＯＳＦＥＴにおけるスイッチング遅延を増加させることになる。逆にスイッチング遅延を減らすためにデッドタイムを小さくすると、貫通電流が増加することになる。
【００１１】
また、モータ制御回路、インバータ制御回路の分野においては、出力電流を検出してデッドタイムを補正する技術（例えば特許文献２参照）、あるいは出力電流のリップル電流分のみを検出してデッドタイムを補正する技術（例えば特許文献３参照）が知られている。
【００１２】
【特許文献１】
特開平２００１−２９２０４０号公報
【００１３】
【特許文献２】
特開平９−４７０８３号公報
【００１４】
【特許文献３】
特開平２００１−５４３００号公報
【００１５】
【発明が解決しようとする課題】
ところで、Ｄ級増幅器においては、オーディオ信号の振幅および周波数の変化に伴いＰＷＭ信号のパルス幅及び出力負荷に供給する電流は連続的に変化する。このため、一定のデッドタイムを常時付与するのみでは全高調波歪み率、ノイズに対する貫通電流、及びスイッチング遅延の影響を最小にすることはできない。
【００１６】
また、Ｄ級増幅器における出力電流は、前述のように入力オーディオ信号により時間的に変化する。このため、出力電流の変化がオーディオ信号によるものなのかリップル成分によるものなのかを判別するのが難しい。従って、出力電流値を検出し最適なデッドタイムを設定する前記モータ制御回路あるいはインバータ制御回路の分野における技術をＤ級増幅器に適用することは困難である。
【００１７】
本発明は、これらの問題点に鑑みてなされたもので、駆動信号に最適なデッドタイムを付与することにより歪みの少ない出力を得ることのできるＤ級増幅器を提供する。
【００１８】
【課題を解決するための手段】
本発明は、上記の課題を解決するために次のような手段を採用した。
【００１９】
入力オーディオ信号をＰＷＭ信号に変換するＰＷＭ変換器と、ハイサイドスイッチング素子及びローサイドスイッチング素子を電源に直列接続してなる増幅段と、前記ＰＷＭ信号に基づき前記増幅段を構成する各スイッチング素子を駆動するための駆動信号を生成する駆動回路と、前記ハイサイドスイッチング素子及びローサイドスイッチング素子に流れる電流をそれぞれ検出する電流検出器及び前記駆動信号が供給されない側に配設した電流検出器の出力を貫通電流として検出する貫通電流検出部を備えた。
【００２０】
【発明の実施の形態】
以下、本発明の実施形態を添付図面を参照しながら説明する。図１は、本発明の実施形態にかかるＤ級増幅器を説明する図である。図において１１はＣＤ等の光ディスクを再生して得られたＰＣＭ信号あるいはアナログのオーディオ信号ををＰＷＭ信号に変換するＰＷＭ変換器、１２は貫通電流検出部１６の検出出力をもとにデッドタイムを可変制御するデッドタイムコントロール部、１３はＨブリッジ増幅段１４を駆動するためのドライバ（駆動回路）であり、ＭＯＳＦＥＴ等で構成する。１４はＦＥＴ等のスイッチング素子をＨブリッジ状に接続したＨブリッジ増幅段、１５はローパスフィルタ（ＬＰＦ）、１６はＨブリッジ増幅段の各枝路のハイサイド及びローサイドに流れる電流を貫通電流として検出する貫通電流検出部、１７はスピーカである。
例えば光ディスク再生装置で再生されたオーディオ信号であるＰＣＭ信号はＰＷＭ変換器１１おいて振幅に応じたデューティ比を有する１ビットのＰＷＭ信号に変調される。この１ビットのＰＷＭ信号には、貫通電流検出部１６により検出された貫通電流の大きさに基づいてデッドタイムコントロール部１２においてデッドタイムを付与し、このデッドタイムが付与されたた駆動信号はドライバ１３を介して増幅段１４を駆動する。増幅段１４により電力増幅されたオーディオ信号はローパスフィルタ１５を介してスピーカ１７に供給される。
【００２１】
図３はＨブリッジを説明する図である。図において、Ｖｄｄは直流電源、ＧＮＤは接地（グラウンド）、３１，３２は直流電源Ｖｄｄと接地ＧＮＤ間の第１（左側）の枝路に直列に接続したＦＥＴであり、それぞれハイサイドスイッチング素子、ローサイドスイッチング素子を構成する。３３，３４は直流電源Ｖｄｄと接地ＧＮＤ間の第２（右側）の枝路に直列に接続したＦＥＴであり、それぞれハイサイドスイッチング素子、ローサイドスイッチング素子を構成する。また、３５，３６，３７，３８はそれぞれスイッチング素子と直列接続した検出抵抗であり、スイッチング素子に流れる電流を検出する。
【００２２】
Ｈブリッジ増幅段１４に供給する駆動信号であるＰＷＭ信号はＰＷＭ変換器１１において生成し、デッドタイムコントロール部１２において所要のデッドタイムを付与した後、Ｈブリッジを構成する４つのスイッチング素子を独立に駆動する。このときハイサイドスイッチング素子３１とローサイドスイッチング素子３２及びハイサイドスイッチング素子３３とローサイドスイッチング素子３４はそれぞれ交互にオンオフする。
【００２３】
図２は、ハイサイドスイッチング素子及びローサイドスイッチング素子にそれぞれ供給する駆動信号波形を示す図であり、図２（ａ）はデッドタイムＴｄが０の場合、図２（ｂ）はデッドタイムＴｄが小の場合、図２（ｃ）はデッドタイムＴｄが大の場合を示す。
【００２４】
図４は、Ｈブリッジ増幅段の動作を説明する図である。図４（ａ）に示すように、ハイサイドスイッチング素子３１がオン状態のときローサイドスイッチング素子３２はオフ状態であり、Ｈブリッジの出力端子Ｏ１は直流電源Ｖｄｄとなる。また、このときハイサイドスイッチング素子３３はオフ状態であり、ローサイドスイッチング素子３４はオン状態にあり、Ｈブリッジの出力端子Ｏ２は接地電位ＧＮＤとなる。
【００２５】
その後、図４（ｂ）に示すようにハイサイドスイッチング素子３１がオフ状態、ローサイドスイッチング素子３２がオン状態に遷移するとＨブリッジの出力端子Ｏ１は接地電位ＧＮＤとなる。また、このときハイサイドスイッチング素子３３はオン状態であり、ローサイドスイッチング素子３４はオフ状態にあり、Ｈブリッジの出力端子Ｏ２は直流電源電圧Ｖｄｄとなる。
【００２６】
これらの一連のスイッチング動作を繰り返すことにより、ＰＷＭ変換器１１が生成したＰＷＭ信号を電力増幅する。
【００２７】
貫通電流検出部１６は検出抵抗３５，３６，３７，３８に流れる電流を監視しそれぞれの枝路に発生する貫通電流を検出する。理想状態では図４（ａ）、（ｂ）に示すように、Ｈブリッジの各枝路のハイサイドおよびローサイドスイッチング素子が同時にＯＮすることはない。しかし、スイッチングの際に一方のスイッチング素子（例えばスイッチング素子３２）のターンオフが遅れると図４（ｃ）に示すようにＨブリッジの左側のハイサイドおよびローサイドのスイッチング素子は同時にオン状態となり、検出抵抗３５，３６により貫通電流が検出されることになる。また、スイッチングの際に、例えばスイッチング素子３３のターンオフが遅れると図４（ｄ）に示すようにＨブリッジの右側のハイサイドおよびローサイドのスイッチング素子は同時にオン状態となり、検出抵抗３７，３８により貫通電流が検出されることになる。
【００２８】
検出した貫通電流はデッドタイムコントロール部１２の制御信号となり、後述するようにデッドタイムコントロール部１２のＲＣ時定数回路の時定数を変更し、駆動信号に付与するデッドタイムをコントロールする。
【００２９】
図５は、貫通電流検出部の処理を説明する図である。図において５１は切換スイッチであり、ＰＷＭ駆動信号がＬレベルのとき（ＰＷＭ駆動信号がローサイドスイッチング素子をオンに駆動するとき）端子ａ側に接続し、Ｈレベルのとき（ＰＷＭ駆動信号がハイサイドスイッチング素子をオンに駆動するとき）端子ｂ側に接続する。また、端子ａにはハイサイドスイッチング素子側に設けた検出抵抗（例えば３５）が検出した電流を供給し、端子ｂにはローサイドスイッチング素子側に設けた検出抵抗（例えば３６）が検出した電流を供給する。
【００３０】
これにより、スイッチ５１の出力側には本来オフとなる側のスイッチング素子に流れる電流が貫通電流として検出されることになる。
【００３１】
図６は、図５に示す貫通電流検出部により検出した貫通電流をもとにデッドタイムを決定する時定数を制御する時定数制御回路を説明する図である。図に示すように、トランジスタ７１及びトランジスタ７２はカレントミラー回路を構成し、それぞれのコレクタ電流及びエミッタ電圧はそれぞれ同じ値になる。これにより、トランジスタ７１およびトランジスタ７２のベースエミッタ間電圧の変動に伴う検出電流への影響を少なく抑えることができる。トランジスタ７２のエミッタ抵抗Ｒｅは検出抵抗３５に比べ大きく設定し、トランジスタ７２のエミッタ、コレクタ間に流れる電流を小さく抑える。これにより抵抗値のばらつきによるトランジスタ７３の入力バイアス電圧への影響を少なく抑えることができる。
【００３２】
トランジスタ７３は線形領域で動作し、抵抗３５による検出電流に比例した電圧でトランジスタ７４のベース電圧を制御する。例えば、検出電流が増加するとトランジスタ７３のベース電流が増加し、そのコレクタ電流も増加する。トランジスタ７３のコレクタ電流が増加するとコレクタ抵抗の電圧降下によりトランジスタ７４のベース電圧が下がり、ベース電流も減少することにより、トランジスタ７４のコレクタエミッタ間抵抗は増加する。すなわち、トランジスタ７４のコレクタ−エミッタ間抵抗及びコンデンサ７５により構成する時定数回路の時定数は大きくなる。
【００３３】
反対に検出電流が減少するとトランジスタ７３のベース電流が減少し、そのコレクタ電流も減少する。トランジスタ７３のコレクタ電流が減少するとコレクタ抵抗の電圧降下が少なくなりトランジスタ７４のベース電圧が上がりベース電流も増加することにより、トランジスタ７４のコレクタ−エミッタ間抵抗は減少する。すなわち、トランジスタ７４のコレクタ−エミッタ間抵抗及びコンデンサ７５により構成する時定数回路の時定数は小さくなる。
【００３４】
図７は、デッドタイムコントロール部を説明する図である。図において、８１は図６に示す時定数制御回路により時定数が決定される時定数回路であり、前述のように、この時定数は前記トランジスタ７４が表す抵抗値８１ｒとコンデンサ７５が表す容量値８１ｃにより決定される。８２，８３は入出力間にヒステリシス特性を有するヒステリシス付き否定回路、８４，８５は入出力間にヒステリシス特性を有するヒステリシス付きアンド回路であり、ヒステリシス付きアンド回路８４の出力によりハイサイドスイッチング素子を駆動し、ヒステリシス付きアンド回路８５の出力によりローサイドスイッチング素子を駆動する。これによりそれぞれの駆動信号には前記時定数に対応したデッドタイムが付与される。例えば検出された貫通電流が大きい場合、前記時定数は増加し遅延時間が大きくなることによりデッドタイムは増加する。反対に検出された貫通電流が小さい場合、前記時定数は小さくなりデッドタイムは減少する。これら一連の動作により、最適な、すなわち必要最小限のデッドタイムを付加することが可能となる。このように本実施形態によれば、常に最適なデッドタイムを付加することができるため、増幅器における歪み及び雑音を低減することができる。
【００３５】
【発明の効果】
以上説明したように本発明によれば、駆動信号に最適なデッドタイムを付与するので歪みの少ない出力を得ることができる。
【図面の簡単な説明】
【図１】本発明の実施形態にかかるＤ級増幅器を説明する図である。
【図２】駆動信号波形を示す図である。
【図３】Ｈブリッジを説明する図である。
【図４】Ｈブリッジ増幅段の動作を説明する図である。
【図５】貫通電流検出部の処理を説明する図である。
【図６】時定数制御回路を説明する図である。
【図７】デッドタイムコントロール部を説明する図である。
【符号の説明】
１１ ＰＷＭ変換器
１２ デッドタイムコントロール部
１３ ドライバ
１４ Ｈブリッジ増幅段
１５ ローパスフィルタ
１６ 貫通電流検出部
１７ スピーカ
３１，３３ ハイサイドスイッチング素子
３２，３４ ローサイドスイッチング素子
３５，３６，３７，３８ 検出抵抗
６１，６２，７１，７２，７３，７４ トランジスタ
８１ 時定数制御
８２，８３ ヒステリシス付き否定回路
８４，８５ ヒステリシス付きアンド回路
【発明の属する技術分野】
本発明はＤ級増幅器にかかり、特にスピーカ等の負荷を駆動するＤ級増幅器に関する。
【０００２】
【従来の技術】
音響機器における電力増幅器は、通常、出力増幅段にバイポーラトランジスタあるいはＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のような能動型の非線型素子を出力電流制御素子として使い、直流電源から与えられる直流電圧に基づいて入力信号に相似な波形を負荷であるスピーカに供給する。
【０００３】
また、直流電源電圧と出力電流制御素子の出力電圧の差分と、スピーカの駆動電流とにより決定される電力が出力電流制御素子において発熱として消費される。この消費電力を減少させるために、Ｄ級増幅器においては入力信号をＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）により１ビットのパルス信号に変換し、この１ビットパルス信号入力として電力増幅を非線型素子の飽和領域で行う。すなわち、非線形素子をスイッチング素子として使用し、更にスイッチング素子の出力をローパスフィルタにより平滑して入力信号に相似な波形を取り出す。この場合、理想的には直流電源電圧とスイッチング素子の出力電圧の差分は０であり、消費電力を低減することができる。Ｄ級増幅器における前記スイッチング素子としてはスイッチング速度が速いＭＯＳＦＥＴが使われることが多く。電力増幅量（出力音量）の制御は直流電源電圧もしくはＰＷＭ信号の幅を制御することにより行うことができる。
【０００４】
Ｄ級増幅器は、光ディスクに使用されるＰＣＭ（Ｐｕｌｓｅ Ｃｏｄｅ Ｍｏｄｕｌａｔｉｏｎ）信号等のデジタル信号を入力とし、デジタル信号処理により直接ＰＷＭ信号に変換することにより全ての信号処理をデジタルで行う全デジタル方式、及び入力信号としてアナログ信号を使用し、この入力信号と三角波とを比較することによりＰＷＭ信号に変換するアナログ混用方式の２種類に大別される。通常、入力にアナログ信号を使用するアナログ混用方式のＤ級増幅器は、全高調波歪み率あるいはＳ／Ｎ比等のオーディオ特性を改善するために出力増幅段から入力へ負帰還がかけられているのに対し、入力から出力までを全てデジタル処理で行う全デジタル方式のＤ級増幅器は無帰還であるものが多い。
【０００５】
出力段の電力増幅回路には、例えば図３に示されるようなＨブリッジ回路を使用する。Ｈブリッジ回路とは、４つのＭＯＳＦＥＴ３１，３２，３３，３４とその間に梯子状に接続されたスピーカ１７等の負荷から構成され、回路の形状がアルファベットの「Ｈ」となっていることからＨブリッジと呼ばれる。前記４つのＭＯＳＦＥＴのドライブ方法の違いから、電源（Ｖｄｄ）側の２つのＭＯＳＦＥＴ３１，３３をハイサイドＭＯＳＦＥＴ、グランド（ＧＮＤ）側の２つのＭＯＳＦＥＴ３２，３４をローサイドＭＯＳＦＥＴという。
【０００６】
一般的にＭＯＳＦＥＴはバイポーラトランジスタのように電荷の蓄積効果が無いことから高速なスイッチングが可能である。また、入力抵抗が高いためゲート電流はほとんど流れない。しかし、入力容量（ゲートソース間容量）が大きいため、瞬間的に高いピーク値のゲート電流を必要とする。このためオフ状態からオン状態に、あるいはオン状態からオフ状態に遷移する際に入力容量に対する充放電時間が必要となる。この入力容量に対する充放電の時間は、スイッチング遅延としてそのままＭＯＳＦＥＴの出力に現れることになる。
【０００７】
同一の枝路に接続されたハイサイドＭＯＳＦＥＴとローサイドＭＯＳＦＥＴ（例えばＭＯＳＦＥＴ３１と３２）が同時にオン状態になることは避けなければならないが、前述したようにＭＯＳＦＥＴの物理的特性上、瞬時にオン状態からオフ状態に遷移することができず、例えば前記ＰＷＭ信号により駆動した場合、ハイサイドＭＯＳＦＥＴとローサイドＭＯＳＦＥＴが同時にオン状態となる期間が生じる。ハイサイドＭＯＳＦＥＴとローサイドＭＯＳＦＥＴが同時にオン状態になると電源Ｖｄｄとグラウンド（ＧＮＤ）間に過大な貫通電流が流れる。この貫通電流は電源ＶｄｄとＧＮＤの間の配線のインダクタンス成分によりオーバーシュートし、更に配線のインダクタンス成分とＭＯＳＦＥＴの出力容量（ドレイン−ソース間容量）により共振することで、出力波形にリンギングが発生する。また、貫通電流の値は非常に大きい。このため電源部のレギュレーションを悪化させパルスの形状が歪む原因となる。
【０００８】
Ｄ級増幅器の電力増幅段において、上記要因によるパルス波形の歪みは、直接オーディオ特性における全高調波歪み率に影響を与えるため最小限に抑えなければならない。前記リンギングを抑える方法として、ハイサイドＭＯＳＦＥＴとローサイドＭＯＳＦＥＴのスイッチングにデッドタイムを設けるという手法が知られている（例えば特許文献１参照）。
【０００９】
デッドタイムとは、交互にオンオフ状態を繰り返すハイサイド及びローサイドＭＯＳＦＥＴにおいて、同時オン状態を防止する為に、一方のＭＯＳＦＥＴがオフに駆動した後にもう一方のＭＯＳＦＥＴがオンに駆動するまでの間、ハイサイドＭＯＳＦＦＴとローサイドＭＯＳＦＥＴを共にオフに駆動する期間をいう。ハイサイドＭＯＳＦＥＴとローサイドＭＯＳＦＥＴを共にオフに駆動する期間を設けることでハイサイドＭＯＳＦＥＴ及びローサイドＭＯＳＦＥＴの同時オン状態を防止し、貫通電流を低減することができる。
【００１０】
しかしながら、ＨブリッジにおけるハイサイドＭＯＳＦＥＴとローサイドＭＯＳＦＥＴのスイッチングにデッドタイムを設け、貰通電流を減らすことは、ＭＯＳＦＥＴにおけるスイッチング遅延を増加させることになる。逆にスイッチング遅延を減らすためにデッドタイムを小さくすると、貫通電流が増加することになる。
【００１１】
また、モータ制御回路、インバータ制御回路の分野においては、出力電流を検出してデッドタイムを補正する技術（例えば特許文献２参照）、あるいは出力電流のリップル電流分のみを検出してデッドタイムを補正する技術（例えば特許文献３参照）が知られている。
【００１２】
【特許文献１】
特開平２００１−２９２０４０号公報
【００１３】
【特許文献２】
特開平９−４７０８３号公報
【００１４】
【特許文献３】
特開平２００１−５４３００号公報
【００１５】
【発明が解決しようとする課題】
ところで、Ｄ級増幅器においては、オーディオ信号の振幅および周波数の変化に伴いＰＷＭ信号のパルス幅及び出力負荷に供給する電流は連続的に変化する。このため、一定のデッドタイムを常時付与するのみでは全高調波歪み率、ノイズに対する貫通電流、及びスイッチング遅延の影響を最小にすることはできない。
【００１６】
また、Ｄ級増幅器における出力電流は、前述のように入力オーディオ信号により時間的に変化する。このため、出力電流の変化がオーディオ信号によるものなのかリップル成分によるものなのかを判別するのが難しい。従って、出力電流値を検出し最適なデッドタイムを設定する前記モータ制御回路あるいはインバータ制御回路の分野における技術をＤ級増幅器に適用することは困難である。
【００１７】
本発明は、これらの問題点に鑑みてなされたもので、駆動信号に最適なデッドタイムを付与することにより歪みの少ない出力を得ることのできるＤ級増幅器を提供する。
【００１８】
【課題を解決するための手段】
本発明は、上記の課題を解決するために次のような手段を採用した。
【００１９】
入力オーディオ信号をＰＷＭ信号に変換するＰＷＭ変換器と、ハイサイドスイッチング素子及びローサイドスイッチング素子を電源に直列接続してなる増幅段と、前記ＰＷＭ信号に基づき前記増幅段を構成する各スイッチング素子を駆動するための駆動信号を生成する駆動回路と、前記ハイサイドスイッチング素子及びローサイドスイッチング素子に流れる電流をそれぞれ検出する電流検出器及び前記駆動信号が供給されない側に配設した電流検出器の出力を貫通電流として検出する貫通電流検出部を備えた。
【００２０】
【発明の実施の形態】
以下、本発明の実施形態を添付図面を参照しながら説明する。図１は、本発明の実施形態にかかるＤ級増幅器を説明する図である。図において１１はＣＤ等の光ディスクを再生して得られたＰＣＭ信号あるいはアナログのオーディオ信号ををＰＷＭ信号に変換するＰＷＭ変換器、１２は貫通電流検出部１６の検出出力をもとにデッドタイムを可変制御するデッドタイムコントロール部、１３はＨブリッジ増幅段１４を駆動するためのドライバ（駆動回路）であり、ＭＯＳＦＥＴ等で構成する。１４はＦＥＴ等のスイッチング素子をＨブリッジ状に接続したＨブリッジ増幅段、１５はローパスフィルタ（ＬＰＦ）、１６はＨブリッジ増幅段の各枝路のハイサイド及びローサイドに流れる電流を貫通電流として検出する貫通電流検出部、１７はスピーカである。
例えば光ディスク再生装置で再生されたオーディオ信号であるＰＣＭ信号はＰＷＭ変換器１１おいて振幅に応じたデューティ比を有する１ビットのＰＷＭ信号に変調される。この１ビットのＰＷＭ信号には、貫通電流検出部１６により検出された貫通電流の大きさに基づいてデッドタイムコントロール部１２においてデッドタイムを付与し、このデッドタイムが付与されたた駆動信号はドライバ１３を介して増幅段１４を駆動する。増幅段１４により電力増幅されたオーディオ信号はローパスフィルタ１５を介してスピーカ１７に供給される。
【００２１】
図３はＨブリッジを説明する図である。図において、Ｖｄｄは直流電源、ＧＮＤは接地（グラウンド）、３１，３２は直流電源Ｖｄｄと接地ＧＮＤ間の第１（左側）の枝路に直列に接続したＦＥＴであり、それぞれハイサイドスイッチング素子、ローサイドスイッチング素子を構成する。３３，３４は直流電源Ｖｄｄと接地ＧＮＤ間の第２（右側）の枝路に直列に接続したＦＥＴであり、それぞれハイサイドスイッチング素子、ローサイドスイッチング素子を構成する。また、３５，３６，３７，３８はそれぞれスイッチング素子と直列接続した検出抵抗であり、スイッチング素子に流れる電流を検出する。
【００２２】
Ｈブリッジ増幅段１４に供給する駆動信号であるＰＷＭ信号はＰＷＭ変換器１１において生成し、デッドタイムコントロール部１２において所要のデッドタイムを付与した後、Ｈブリッジを構成する４つのスイッチング素子を独立に駆動する。このときハイサイドスイッチング素子３１とローサイドスイッチング素子３２及びハイサイドスイッチング素子３３とローサイドスイッチング素子３４はそれぞれ交互にオンオフする。
【００２３】
図２は、ハイサイドスイッチング素子及びローサイドスイッチング素子にそれぞれ供給する駆動信号波形を示す図であり、図２（ａ）はデッドタイムＴｄが０の場合、図２（ｂ）はデッドタイムＴｄが小の場合、図２（ｃ）はデッドタイムＴｄが大の場合を示す。
【００２４】
図４は、Ｈブリッジ増幅段の動作を説明する図である。図４（ａ）に示すように、ハイサイドスイッチング素子３１がオン状態のときローサイドスイッチング素子３２はオフ状態であり、Ｈブリッジの出力端子Ｏ１は直流電源Ｖｄｄとなる。また、このときハイサイドスイッチング素子３３はオフ状態であり、ローサイドスイッチング素子３４はオン状態にあり、Ｈブリッジの出力端子Ｏ２は接地電位ＧＮＤとなる。
【００２５】
その後、図４（ｂ）に示すようにハイサイドスイッチング素子３１がオフ状態、ローサイドスイッチング素子３２がオン状態に遷移するとＨブリッジの出力端子Ｏ１は接地電位ＧＮＤとなる。また、このときハイサイドスイッチング素子３３はオン状態であり、ローサイドスイッチング素子３４はオフ状態にあり、Ｈブリッジの出力端子Ｏ２は直流電源電圧Ｖｄｄとなる。
【００２６】
これらの一連のスイッチング動作を繰り返すことにより、ＰＷＭ変換器１１が生成したＰＷＭ信号を電力増幅する。
【００２７】
貫通電流検出部１６は検出抵抗３５，３６，３７，３８に流れる電流を監視しそれぞれの枝路に発生する貫通電流を検出する。理想状態では図４（ａ）、（ｂ）に示すように、Ｈブリッジの各枝路のハイサイドおよびローサイドスイッチング素子が同時にＯＮすることはない。しかし、スイッチングの際に一方のスイッチング素子（例えばスイッチング素子３２）のターンオフが遅れると図４（ｃ）に示すようにＨブリッジの左側のハイサイドおよびローサイドのスイッチング素子は同時にオン状態となり、検出抵抗３５，３６により貫通電流が検出されることになる。また、スイッチングの際に、例えばスイッチング素子３３のターンオフが遅れると図４（ｄ）に示すようにＨブリッジの右側のハイサイドおよびローサイドのスイッチング素子は同時にオン状態となり、検出抵抗３７，３８により貫通電流が検出されることになる。
【００２８】
検出した貫通電流はデッドタイムコントロール部１２の制御信号となり、後述するようにデッドタイムコントロール部１２のＲＣ時定数回路の時定数を変更し、駆動信号に付与するデッドタイムをコントロールする。
【００２９】
図５は、貫通電流検出部の処理を説明する図である。図において５１は切換スイッチであり、ＰＷＭ駆動信号がＬレベルのとき（ＰＷＭ駆動信号がローサイドスイッチング素子をオンに駆動するとき）端子ａ側に接続し、Ｈレベルのとき（ＰＷＭ駆動信号がハイサイドスイッチング素子をオンに駆動するとき）端子ｂ側に接続する。また、端子ａにはハイサイドスイッチング素子側に設けた検出抵抗（例えば３５）が検出した電流を供給し、端子ｂにはローサイドスイッチング素子側に設けた検出抵抗（例えば３６）が検出した電流を供給する。
【００３０】
これにより、スイッチ５１の出力側には本来オフとなる側のスイッチング素子に流れる電流が貫通電流として検出されることになる。
【００３１】
図６は、図５に示す貫通電流検出部により検出した貫通電流をもとにデッドタイムを決定する時定数を制御する時定数制御回路を説明する図である。図に示すように、トランジスタ７１及びトランジスタ７２はカレントミラー回路を構成し、それぞれのコレクタ電流及びエミッタ電圧はそれぞれ同じ値になる。これにより、トランジスタ７１およびトランジスタ７２のベースエミッタ間電圧の変動に伴う検出電流への影響を少なく抑えることができる。トランジスタ７２のエミッタ抵抗Ｒｅは検出抵抗３５に比べ大きく設定し、トランジスタ７２のエミッタ、コレクタ間に流れる電流を小さく抑える。これにより抵抗値のばらつきによるトランジスタ７３の入力バイアス電圧への影響を少なく抑えることができる。
【００３２】
トランジスタ７３は線形領域で動作し、抵抗３５による検出電流に比例した電圧でトランジスタ７４のベース電圧を制御する。例えば、検出電流が増加するとトランジスタ７３のベース電流が増加し、そのコレクタ電流も増加する。トランジスタ７３のコレクタ電流が増加するとコレクタ抵抗の電圧降下によりトランジスタ７４のベース電圧が下がり、ベース電流も減少することにより、トランジスタ７４のコレクタエミッタ間抵抗は増加する。すなわち、トランジスタ７４のコレクタ−エミッタ間抵抗及びコンデンサ７５により構成する時定数回路の時定数は大きくなる。
【００３３】
反対に検出電流が減少するとトランジスタ７３のベース電流が減少し、そのコレクタ電流も減少する。トランジスタ７３のコレクタ電流が減少するとコレクタ抵抗の電圧降下が少なくなりトランジスタ７４のベース電圧が上がりベース電流も増加することにより、トランジスタ７４のコレクタ−エミッタ間抵抗は減少する。すなわち、トランジスタ７４のコレクタ−エミッタ間抵抗及びコンデンサ７５により構成する時定数回路の時定数は小さくなる。
【００３４】
図７は、デッドタイムコントロール部を説明する図である。図において、８１は図６に示す時定数制御回路により時定数が決定される時定数回路であり、前述のように、この時定数は前記トランジスタ７４が表す抵抗値８１ｒとコンデンサ７５が表す容量値８１ｃにより決定される。８２，８３は入出力間にヒステリシス特性を有するヒステリシス付き否定回路、８４，８５は入出力間にヒステリシス特性を有するヒステリシス付きアンド回路であり、ヒステリシス付きアンド回路８４の出力によりハイサイドスイッチング素子を駆動し、ヒステリシス付きアンド回路８５の出力によりローサイドスイッチング素子を駆動する。これによりそれぞれの駆動信号には前記時定数に対応したデッドタイムが付与される。例えば検出された貫通電流が大きい場合、前記時定数は増加し遅延時間が大きくなることによりデッドタイムは増加する。反対に検出された貫通電流が小さい場合、前記時定数は小さくなりデッドタイムは減少する。これら一連の動作により、最適な、すなわち必要最小限のデッドタイムを付加することが可能となる。このように本実施形態によれば、常に最適なデッドタイムを付加することができるため、増幅器における歪み及び雑音を低減することができる。
【００３５】
【発明の効果】
以上説明したように本発明によれば、駆動信号に最適なデッドタイムを付与するので歪みの少ない出力を得ることができる。
【図面の簡単な説明】
【図１】本発明の実施形態にかかるＤ級増幅器を説明する図である。
【図２】駆動信号波形を示す図である。
【図３】Ｈブリッジを説明する図である。
【図４】Ｈブリッジ増幅段の動作を説明する図である。
【図５】貫通電流検出部の処理を説明する図である。
【図６】時定数制御回路を説明する図である。
【図７】デッドタイムコントロール部を説明する図である。
【符号の説明】
１１ ＰＷＭ変換器
１２ デッドタイムコントロール部
１３ ドライバ
１４ Ｈブリッジ増幅段
１５ ローパスフィルタ
１６ 貫通電流検出部
１７ スピーカ
３１，３３ ハイサイドスイッチング素子
３２，３４ ローサイドスイッチング素子
３５，３６，３７，３８ 検出抵抗
６１，６２，７１，７２，７３，７４ トランジスタ
８１ 時定数制御
８２，８３ ヒステリシス付き否定回路
８４，８５ ヒステリシス付きアンド回路
Claims (2)
- 入力オーディオ信号をＰＷＭ信号に変換するＰＷＭ変換器と、
ハイサイドスイッチング素子及びローサイドスイッチング素子を電源に直列接続してなる増幅段と、
前記ＰＷＭ信号に基づき前記増幅段を構成する各スイッチング素子を駆動するための駆動信号を生成する駆動回路と、
前記ハイサイドスイッチング素子及びローサイドスイッチング素子に流れる電流をそれぞれ検出する電流検出器及び前記駆動信号が供給されない側に配設した電流検出器の出力を貫通電流として検出する貫通電流検出部を備えたことを特徴とするＤ級増幅器。 - 入力オーディオ信号をＰＷＭ信号に変換するＰＷＭ変換器と、
ハイサイドスイッチング素子及びローサイドスイッチング素子を電源に直列接続してなる増幅段と、
前記ＰＷＭ信号に基づき前記増幅段を構成する各スイッチング素子を駆動するための駆動信号を生成する駆動回路と、
前記ハイサイドスイッチング素子及びローサイドスイッチング素子に流れる電流をそれぞれ検出する電流検出器及び前記駆動信号が供給されない側に配設した電流検出器の出力を貫通電流として検出する貫通電流検出部と、
検出した貫通電流の値に基づいて駆動信号に付与するデッドタイムをコントロールするデッドタイムコントロール部を備えたことを特徴とするＤ級増幅器。
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- 2002-09-30 JP JP2002286684A patent/JP2004128639A/ja active Pending
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