JP5388362B2 - デジタルアンプ - Google Patents
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Description
この構成により、スイッチング動作開始直後における信号の再現性の低下を補償できる。
この構成により、無信号入力時の消費電力を低減できる。また、この構成により、スイッチング部がスイッチング動作を開始した際に、音欠けが発生しない。
この構成により、スイッチング部がスイッチング動作を行う際に発生するポップノイズを低減できる。
図1は、第1の実施形態のデジタルアンプの出力段の構成を示すブロック図である。図1に示すように、第1の実施形態のデジタルアンプは、デジタルアンプ部101と、入力レベル検出部103と、動作制御部105とを備える。なお、デジタルアンプ部101の後段に設けられた出力端107には、スピーカ等の負荷が接続される。
図4は、第2の実施形態のデジタルアンプの出力段の構成を示すブロック図である。図4に示すように、第2の実施形態のデジタルアンプは、第1の実施形態のデジタルアンプの構成要素に加え、デジタルアンプ部101の前段に遅延部211をさらに備える。この点以外は第1の実施形態と同様であり、図4において、図1と共通する構成要素には同じ参照符号が付されている。
図7は、第3の実施形態のデジタルアンプの出力段の構成を示すブロック図である。図7に示すように、第3の実施形態のデジタルアンプは、第2の実施形態のデジタルアンプの構成要素に加え、デジタルアンプ部101の後段にスイッチ311をさらに備える。また、本実施形態の動作制御部305は、さらにスイッチ311をオンオフ制御する点が、第2の実施形態の動作制御部105とは異なる。これらの点以外は第2の実施形態と同様であり、図7において、図4と共通する構成要素には同じ参照符号が付されている。
図10は、第4の実施形態のデジタルアンプの出力段の構成を示すブロック図である。図10に示すように、第4の実施形態のデジタルアンプは、第3の実施形態のデジタルアンプの構成要素に加え、入力レベル検出部103の前段にOR回路411をさらに備える。また、本実施形態の入力レベル検出部403は、OR回路411からの出力信号が入力される点が、第3の実施形態の入力レベル検出部103とは異なる。これらの点以外は第3の実施形態と同様であり、図10において、図7と共通する構成要素には同じ参照符号が付されている。
図13は、第5の実施形態のデジタルアンプの出力段の構成を示すブロック図である。図13に示すように、第5の実施形態のデジタルアンプは、第1の実施形態のデジタルアンプの構成要素に加え、動作シーケンス設定部125をさらに備える。なお、動作シーケンス設定部125には、入力レベル検出部103から出力された信号Scが入力される。また、本実施形態のデジタルアンプ部101は、変調部111とDT制御部113の間にゲイン補正部511をさらに有する。これらの点以外は第1の実施形態と同様であり、図13において、図1と共通する構成要素には同じ参照符号が付されている。
図14は、第6の実施形態のデジタルアンプの出力段の構成を示すブロック図である。図14に示すように、第6の実施形態のデジタルアンプは、第5の実施形態のデジタルアンプの構成要素に加え、デジタルアンプ部101内に電源電圧検出部611をさらに有する。また、本実施形態のゲイン補正部613は、電源電圧検出部611からの出力信号が入力される点が、第5の実施形態のゲイン補正部511とは異なる。これらの点以外は第5の実施形態と同様であり、図14において、図13と共通する構成要素には同じ参照符号が付されている。
図15は、第7の実施形態のデジタルアンプの出力段の構成を示すブロック図である。図15に示すように、第7の実施形態のデジタルアンプは、第1の実施形態のデジタルアンプの構成要素に加え、入力レベル検出部103の後段にNFB量制御部151をさらに備える。なお、NFB量制御部151には、入力レベル検出部103から出力された信号Scが入力される。この点以外は第1の実施形態と同様であり、図15において、図1と共通する構成要素には同じ参照符号が付されている。
図16は、第8の実施形態のデジタルアンプの出力段の構成を示すブロック図である。図16に示すように、第8の実施形態のデジタルアンプは、第1の実施形態のデジタルアンプの構成要素に加え、動作シーケンス設定部127をさらに備える。なお、動作シーケンス設定部127には、入力レベル検出部103から出力された信号Scが入力される。また、本実施形態のデジタルアンプ部101は、変調部111とDT制御部113の間に出力切替部711をさらに有し、変調部111と並列に無帰還変調部713を有する。これらの点以外は第1の実施形態と同様であり、図16において、図1と共通する構成要素には同じ参照符号が付されている。
図17は、第9の実施形態のデジタルアンプの出力段の構成を示すブロック図である。図17に示すように、第9の実施形態のデジタルアンプは、第8の実施形態のデジタルアンプの構成要素に加え、デジタルアンプ部101内の無帰還変調部713と出力切替部711の間にゲイン補正部811をさらに有する。この点以外は第8の実施形態と同様であり、図17において、図16と共通する構成要素には同じ参照符号が付されている。
図18は、第10の実施形態のデジタルアンプの出力段の構成を示すブロック図である。図18に示すように、第10の実施形態のデジタルアンプは、第9の実施形態のデジタルアンプの構成要素に加え、デジタルアンプ部101内に電源電圧検出部911をさらに有する。この点以外は第9の実施形態と同様であり、図18において、図17と共通する構成要素には同じ参照符号が付されている。
図19は、第11の実施形態のデジタルアンプの出力段の構成を示すブロック図である。図19に示すように、第11の実施形態のデジタルアンプは、第1の実施形態のデジタルアンプの構成要素に加え、動作シーケンス設定部153をさらに備える。なお、動作シーケンス設定部153には、入力レベル検出部103から出力された信号Scが入力される。また、本実施形態のデジタルアンプ部101は、変調部111の代わりに、2次ΔΣ変調部161、1次ΔΣ変調部163及び出力切替部165を有し、NFB123の経路は2次ΔΣ変調部161及び1次ΔΣ変調部163の両方に接続されている。これらの点以外は第1の実施形態と同様であり、図19において、図1と共通する構成要素には同じ参照符号が付されている。
図20は、第12の実施形態のデジタルアンプの出力段の構成を示すブロック図である。図20に示すように、第12の実施形態のデジタルアンプは、第1の実施形態のデジタルアンプの構成要素に加え、動作シーケンス設定部171をさらに備える。なお、動作シーケンス設定部171は、入力レベル検出部103から出力された信号Scが入力される。この点以外は第1の実施形態と同様であり、図20において、図1と共通する構成要素には同じ参照符号が付されている。
図22は、第13の実施形態のデジタルアンプの出力段の構成を示すブロック図である。図22に示すように、第13の実施形態のデジタルアンプは、第2の実施形態のデジタルアンプの構成要素に加え、動作シーケンス設定部171をさらに備える。なお、動作シーケンス設定部171は、入力レベル検出部103から出力された信号Scが入力される。この点以外は第2の実施形態と同様であり、図22において、図4と共通する構成要素には同じ参照符号が付されている。
図24は、第14の実施形態のデジタルアンプの出力段の構成を示すブロック図である。図24に示すように、第14の実施形態のデジタルアンプは、第1の実施形態のデジタルアンプの構成要素に加え、デジタルアンプ部101内の変調部111の前段に初期波形加算部1111及び初期波形加算部1111を制御する動作シーケンス設定部125をさらに有する。この点以外は第1の実施形態と同様であり、図24において、図1と共通する構成要素には同じ参照符号が付されている。
図25は、第15の実施形態のデジタルアンプの出力段の構成を示すブロック図である。図25に示すように、第15の実施形態のデジタルアンプは、第1の実施形態のデジタルアンプの構成要素に加え、停止位置検出部1211をさらに備える。また、本実施形態の動作制御部1205は、デジタルアンプ部101がスイッチング動作を停止するタイミングが第1の実施形態の動作制御部105とは異なる。これらの点以外は第1の実施形態と同様であり、図25において、図1と共通する構成要素には同じ参照符号が付されている。
図27は、第16の実施形態のデジタルアンプの出力段の構成を示すブロック図である。図27に示すように、第16の実施形態のデジタルアンプは、第1の実施形態のデジタルアンプの構成要素に加え、動作シーケンス設定部133をさらに備え、デジタルアンプ部101内に出力電圧検出部1311及び初期電圧調整部1313を有する。これらの点以外は第1の実施形態と同様であり、図27において、図1と共通する構成要素には同じ参照符号が付されている。
103,403 入力レベル検出部(入力信号検出部)
105,305,1205 動作制御部(第1制御部)
107 出力端
111 変調部(第1変調部)
113 デッドタイム制御部(DT制御部)
115 発振制御部
117 駆動部
119 スイッチング部
121 LPF
123 NFB(帰還部)
125,127,133,153,171 動作シーケンス設定部(第3制御部、第4制御部、デッドタイム設定部、第2制御部、第5制御部)
131a,131b スイッチング素子
133a,133b ドライバ
211 遅延部
311 スイッチ(スイッチ部)
411 OR回路(論理演算部)
511,613,811 ゲイン補正部(第1ゲイン補正部)
611,911 電源電圧検出部
151 NFB量制御部(帰還量変更部)
711,165 出力切替部
161 2次ΔΣ変調部(高次数の変調部)
163 1次ΔΣ変調部(低次数の変調部)
713 無帰還変調部(第2変調部)
1111 初期波形加算部(入力信号補正部)
1211 停止位置検出部(信号検出部)
1311 出力電圧検出部
1313 初期電圧調整部
Claims (10)
- 信号を増幅するデジタルアンプであって、
スイッチング動作を行うことによって当該デジタルアンプに入力された信号を増幅するスイッチング部と、
前記スイッチング部をオンオフ駆動する駆動部と、
当該デジタルアンプへの入力信号の有無を検出する入力信号検出部と、
当該デジタルアンプが無信号入力状態から信号入力状態となり、前記入力信号検出部が当該デジタルアンプへの入力信号を検出すると、前記駆動部の駆動を開始して前記スイッチング部がスイッチング動作を開始するよう制御し、当該デジタルアンプが信号入力状態から無信号入力状態となり、前記入力信号検出部が当該デジタルアンプへの入力信号を検出しないと、前記駆動部の駆動を停止して前記スイッチング部がスイッチング動作を停止するよう制御する第1制御部と、
当該デジタルアンプへの入力信号をパルス変調する変調部と、
前記スイッチング部の出力信号を前記変調部に帰還する帰還部と、
前記入力信号検出部の検出結果に応じて前記帰還部の帰還態様を変更する帰還態様変更部と、
を備えたことを特徴とするデジタルアンプ。 - 請求項1に記載のデジタルアンプであって、
前記帰還部の次数は可変であり、
前記帰還態様変更部は、前記入力信号検出部が当該デジタルアンプへの入力信号を検出した直後から所定時間の間、前記帰還部の次数を1次に下げるよう制御することを特徴とするデジタルアンプ。 - 請求項1に記載のデジタルアンプであって、
前記変調部は、前記入力信号に対して並列に設けられた複数種類の変調部であって、前記帰還部からの帰還信号に応じて当該デジタルアンプへの入力信号をパルス変調する第1変調部と、前記帰還部からの帰還信号は用いずに当該デジタルアンプへの入力信号をパルス変調する第2変調部と、を含み、
前記帰還態様変更部は、前記複数種類の変調部の出力信号の少なくとも一つを前記駆動部に出力する出力切替部と、前記複数種類の変調部の出力信号の少なくとも一つを出力するよう前記出力切替部を制御する第4制御部と、を含み、
前記第4制御部は、前記入力信号検出部が当該デジタルアンプへの入力信号を検出した直後から所定時間の間は前記第2変調部の出力信号を出力し、その後前記第1変調部の出力信号を出力するよう前記出力切替部を制御することを特徴とするデジタルアンプ。 - 請求項1に記載のデジタルアンプであって、
前記変調部は、前記入力信号に対して並列に設けられた複数種類の変調部であって、前記帰還部からの帰還信号に応じて当該デジタルアンプへの入力信号をパルス変調する高次数の変調部と、前記帰還部からの帰還信号に応じて当該デジタルアンプへの入力信号をパルス変調する低次数の変調部と、を含み、
前記帰還態様変更部は、前記複数種類の変調部の出力信号の少なくとも一つを前記駆動部に出力する出力切替部と、前記複数種類の変調部の出力信号の少なくとも一つを出力するよう前記出力切替部を制御する第4制御部と、を含み、
前記第4制御部は、前記入力信号検出部が当該デジタルアンプへの入力信号を検出した直後から所定時間の間は前記低次数の変調部の出力信号を出力し、その後前記高次数の変調部の出力信号を出力するよう前記出力切替部を制御することを特徴とするデジタルアンプ。 - 信号を増幅するデジタルアンプであって、
スイッチング動作を行うことによって当該デジタルアンプに入力された信号を増幅するスイッチング部と、
前記スイッチング部をオンオフ駆動する駆動部と、
当該デジタルアンプへの入力信号の有無を検出する入力信号検出部と、
当該デジタルアンプが無信号入力状態から信号入力状態となり、前記入力信号検出部が当該デジタルアンプへの入力信号を検出すると、前記駆動部の駆動を開始して前記スイッチング部がスイッチング動作を開始するよう制御し、当該デジタルアンプが信号入力状態から無信号入力状態となり、前記入力信号検出部が当該デジタルアンプへの入力信号を検出しないと、前記駆動部の駆動を停止して前記スイッチング部がスイッチング動作を停止するよう制御する第1制御部と、
当該デジタルアンプへの入力信号を前記スイッチング動作が開始するまでの所定時間遅らせて前記スイッチング部に伝送する遅延部と、を備え、
前記スイッチング部は、前記遅延部を介して送られた当該デジタルアンプへの入力信号を増幅することを特徴とするデジタルアンプ。 - 請求項5に記載のデジタルアンプであって、
前記スイッチング部から出力された増幅信号が当該デジタルアンプから出力される経路を開閉するスイッチ部を備え、
前記第1制御部は、
当該デジタルアンプが無信号入力状態から信号入力状態となり、前記入力信号検出部が当該デジタルアンプへの入力信号を検出すると、前記経路が閉じるよう前記スイッチ部を制御し、
当該デジタルアンプが信号入力状態から無信号入力状態となり、前記入力信号検出部が当該デジタルアンプへの入力信号を検出しないと、前記経路が開くよう前記スイッチ部を制御することを特徴とするデジタルアンプ。 - 請求項5に記載のデジタルアンプであって、
前記スイッチング部から出力された増幅信号が当該デジタルアンプから出力される経路を開閉するスイッチ部と、
当該デジタルアンプへの入力信号に前記遅延部の出力信号を重畳した論理和信号を出力する論理演算部と、を備え、
前記入力信号検出部は、前記論理演算部から出力される前記論理和信号の有無を検出し、
前記第1制御部は、
当該デジタルアンプが無信号入力状態から信号入力状態となり、前記入力信号検出部が前記論理和信号を検出すると、前記駆動部の駆動を開始して前記スイッチング部がスイッチング動作を開始するよう制御し、かつ、前記経路が閉じるよう前記スイッチ部を制御し、
当該デジタルアンプが信号入力状態から無信号入力状態となり、前記入力信号検出部が前記論理和信号を検出しないと、前記駆動部の駆動を停止して前記スイッチング部がスイッチング動作を停止するよう制御し、かつ、前記経路が開くよう前記スイッチ部を制御することを特徴とするデジタルアンプ。 - 請求項6又は7に記載のデジタルアンプであって、
前記第1制御部の制御に応じて前記経路が閉じるタイミングは、前記遅延部による信号の遅延時間以内であって、前記第1制御部の制御に応じて前記スイッチング部がスイッチング動作を開始するタイミングよりも後であり、
前記第1制御部の制御に応じて前記経路が開くタイミングは、前記第1制御部の制御に応じて前記スイッチング部がスイッチング動作を停止するタイミングよりも前であることを特徴とするデジタルアンプ。 - 請求項5に記載のデジタルアンプであって、
前記スイッチング動作は、前記スイッチング部が有する直列接続された2つのスイッチング素子を交互にオンオフする動作であって、
当該デジタルアンプは、前記スイッチング部がスイッチング動作を行う際に前記2つのスイッチング素子の両方がオフ状態となるように前記駆動部を制御するデッドタイム制御部と、
前記デッドタイム制御部による前記2つのスイッチング素子の両方がオフ状態になる時間を設定するデッドタイム設定部と、を備え、
当該デジタルアンプが無信号入力状態から信号入力状態となり、前記入力信号検出部が当該デジタルアンプへの入力信号を検出すると、前記デッドタイム設定部が、所定時間の間は通常よりも長い、前記2つのスイッチング素子の両方がオフ状態になる時間を設定することを特徴とするデジタルアンプ。 - 信号を増幅するデジタルアンプであって、
スイッチング動作を行うことによって当該デジタルアンプに入力された信号を増幅するスイッチング部と、
前記スイッチング部をオンオフ駆動する駆動部と、
当該デジタルアンプへの入力信号の有無を検出する入力信号検出部と、
当該デジタルアンプが無信号入力状態から信号入力状態となり、前記入力信号検出部が当該デジタルアンプへの入力信号を検出すると、前記駆動部の駆動を開始して前記スイッチング部がスイッチング動作を開始するよう制御し、当該デジタルアンプが信号入力状態から無信号入力状態となり、前記入力信号検出部が当該デジタルアンプへの入力信号を検出しないと、前記駆動部の駆動を停止して前記スイッチング部がスイッチング動作を停止するよう制御する第1制御部と、
当該デジタルアンプへの入力信号を補正する入力信号補正部と、
第2制御部と、を備え、
前記第2制御部は、前記入力信号検出部が当該デジタルアンプへの入力信号を検出した直後から所定時間の間は、前記スイッチング動作が開始される際に発生するポップノイズと同振幅かつ逆位相の信号を当該デジタルアンプへの入力信号に印加するよう前記入力信号補正部を制御することを特徴とするデジタルアンプ。
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