JP2011082930A - Ｄ級アンプ、および、ｄ級増幅方法 - Google Patents

Abstract

【課題】ＰＤＭ（パルス密度変調）のような、単位時間当たりのスイッチング回数が一定でない変調方式に対しても、デッドタイム歪みを適切に補償することのできる補償回路を備えたＤ級アンプを実現する。
【解決手段】本発明のＤ級アンプ１は、出力信号＃４の電流値ＩＬの向きを推定するするとともに、電流値ＩＬの向きが第１の向きであると推定されたときに、各パルスの立ち上がりをトリガにして、入力信号＃１の値に第１の補償値を加算し、上記負荷電流の向きが第２の向きであると推定されたときに、各パルスの立ち下がりをトリガにして、入力信号＃１の値に第２の補償値を加算する補償回路１４を備えている。
【選択図】図１

Description

本発明は、音声信号の電力増幅等に用いられるＤ級アンプに関する。

近年、音声信号の電力増幅を高効率かつ低損失に行うことのできるアンプとしてＤ級アンプが盛んに用いられている。Ｄ級アンプの構成として、入力される音声信号をパルス信号に変換した後に電力スイッチに導く構成が知られている。また、ΔΣ変調を用いることによって可聴帯域における量子化ノイズを抑制する手法が知られている。

Ｄ級アンプの電力スイッチは、電源側のスイッチ素子およびグラウンド側のスイッチ素子によって構成されているが、それらのスイッチ素子は有限のターンオン時間および有限のターンオフ時間をもつ。したがって、双方のスイッチ素子を同じタイミングで切り替えようとすると、双方のスイッチ素子が共にオンとなる期間が生じ、その期間において、電源側からグラウンドへの貫通電流が発生する。貫通電流の発生は、ノイズの原因となるのみならず、スイッチ素子が破壊される原因ともなる。貫通電流を防止するためには、スイッチ素子の駆動に一定の時間的空白、すなわち、デッドタイムを設ける必要がある。しかしながら、デッドタイムは、出力信号の歪みの原因となるという問題を有している。

音声入力がアナログ信号であるＤ級アンプにおいては、負帰還をかけることにより、この歪みを低減することができるが、ＰＣＭ信号などのデジタル信号を音声入力とするＤ級アンプにおいては、そのような負帰還をかけることができないため、歪みを抑制することは難しい。

特許文献１には、ΔΣ変調器の前段に補償手段を配置し、デジタル音声入力に対し、電力スイッチ手段のデッドタイムに起因する歪みを予め打ち消す処理を行うＤ級増幅器が開示されている。

特開２００４−８８４３０（平成１６年３月１８日公開）

しかしながら、特許文献１に開示された技術は、単位時間当たりのスイッチング回数が一定である通常のＰＷＭ変調方式、すなわち、単位時間当たりのパルスの立ち上がり、立ち下がりの回数が一定であるような変調方式への適用を前提としているため、例えば、ＰＤＭ（パルス密度変調）のような、単位時間当たりのスイッチング回数が一定でない変調方式には適用することができないという問題を有している。

本発明は、上記の問題に鑑みてなされたものであり、その目的は、ＰＷＭのような単位時間当たりのスイッチング回数が一定である変調方式のみならず、ＰＤＭ（パルス密度変調）のような、単位時間当たりのスイッチング回数が一定でない変調方式に対しても、出力信号に含まれるデッドタイムに起因した歪みを適切に補償することのできる補償回路を備えたＤ級アンプを実現することにある。

上記の課題を解決するために、本発明に係るＤ級アンプは、入力信号により変調されたパルス信号を生成するパルス信号生成回路と、上記パルス信号をＤ級増幅するスイッチング回路とを備えたＤ級アンプであって、上記スイッチング回路に接続された負荷を流れる負荷電流の向きを推定する推定手段と、上記推定手段によって、上記負荷電流の向きが第１の向きであると推定されたときに、上記パルス信号に含まれる各パルスの立ち上がりをトリガにして、上記入力信号の値に第１の補償値を加算し、上記推定手段によって、上記負荷電流の向きが第２の向きであると推定されたときに、上記パルス信号に含まれる各パルスの立ち下がりをトリガにして、上記入力信号の値に第２の補償値を加算する補償手段と、を備えていることを特徴としている。

一般に、Ｄ級アンプに用いられるスイッチング回路を構成するスイッチ素子を駆動するための駆動信号には、当該スイッチ素子を経由して高電圧源から低電圧源へと流れる貫通電流を防止するため、空白期間、すなわち、デッドタイムが設けられる。デッドタイムはＤ級アンプから出力される出力信号の歪み（デッドタイム歪み）の原因となる。より具体的には、出力信号は、上記スイッチング回路に接続された負荷を流れる負荷電流の値が正である場合には、デッドタイムがない場合に比べて、自身の値が減少するデッドタイム歪み（負のデッドタイム歪み）を含み、上記負荷電流の値が負である場合には、デッドタイムがない場合に比べて、自身の値が増加するデッドタイム歪み（正のデッドタイム歪み）を含む。

また、上記負荷電流の値が正である場合のデッドタイム歪みは、上記スイッチング回路に入力されるパルス信号のローレベルからハイレベルへの立ち上がりに伴って生じる。同様に、上記負荷電流の値が負である場合のデッドタイム歪みは、上記スイッチング回路に入力されるパルス信号のハイレベルからローレベルへの立ち下がりに伴って生じる。

上記のように構成された本発明のＤ級アンプは、上記負荷電流の向きを推定し、上記負荷電流の向きが第１の向き（例えば正）であると推定されたときには、上記パルス信号に含まれる各パルスの立ち上がりをトリガにして、上記入力信号の値に上記第１の補償値（例えば正）を加算する。また、上記負荷電流の向きが第２の向き（例えば負）であると推定されたときには、上記パルス信号に含まれる各パルスの立ち上がりをトリガにして、上記入力信号の値に上記第２の補償値（例えば負）を加算する。

したがって、上記のように構成された本発明のＤ級アンプによれば、上記負荷電流の値が正であるときには、上記負のデッドタイム歪みの発生に伴って、上記負のデッドタイム歪みを打ち消すように上記入力信号の値を増加させ、上記負荷電流の値が負であるときには、上記正のデッドタイム歪みの発生に伴って、上記正のデッドタイム歪みを打ち消すように上記入力信号の値を減少させることができる。

したがって、上記のように構成された本発明のＤ級アンプによれば、デッドタイムの発生をトリガにして、適切なデッドタイム補償を行うことができるという効果を奏する。これによって、上記パルス信号がＰＷＭ（パルス幅変調）のように、単位時間当たりのスイッチング回数が一定であるパルス信号である場合のみならず、ＰＤＭ（パルス密度変調）のような、単位時間当たりのスイッチング回数が一定でないパルス信号である場合であっても、デッドタイム歪みを適切に補償することができるという効果を奏する。

上記推定手段は、上記入力信号を参照し、上記入力信号の値が予め定められた第１の閾値以上であるとき、上記負荷電流の向きは上記第１の向きであると推定し、上記入力信号の値が予め定められた第２の閾値以下であるとき、上記負荷電流の向きは上記第２の向きであると推定することが好ましい。

上記の構成によれば、上記入力信号の値が予め定められた第１の閾値以上であるとき、上記負荷電流の向きは上記第１の向きであると推定し、上記入力信号の値が予め定められた第２の閾値以下であるとき、上記負荷電流の向きは上記第２の向きであると推定することができるので、上記第１の閾値、および、上記第２の閾値を実測などにより最適化することによって、より適切なデッドタイム補償を行うことができるという更なる効果を奏する。

また、本発明に係るＤ級アンプは、上記入力信号に作用するデジタルフィルタであって、負荷を含む当該Ｄ級アンプの伝達関数を模擬する伝達関数を有するデジタルフィルタを更に備えており、上記推定手段は、上記デジタルフィルタを経た上記入力信号を参照し、上記デジタルフィルタを経た上記入力信号の値が予め定められた第１の閾値以上であるとき、上記負荷電流の向きは上記第１の向きであると推定し、上記デジタルフィルタを経た上記入力信号の値が予め定められた第２の閾値以下であるとき、上記負荷電流の向きは上記第２の向きであると推定する、ことが好ましい。

上記の構成によれば、上記デジタルフィルタを経た上記入力信号は、上記負荷電流を模擬したものになる。したがって、上記デジタルフィルタを経ていない上記入力信号の値に基づいて負荷電流の向きを推定する場合と比べて、より正確に上記負荷電流の向きを推定することができる。すなわち、上記入力信号と上記負荷電流との間の位相差を考慮したデッドタイム補償を行うことができるという効果を奏する。

また、本発明に係るＤ級アンプは、上記パルス信号を平滑化するフィルタ回路を更に備えており、上記推定手段は、上記フィルタ回路によって平滑化された上記パルス信号を参照し、上記フィルタ回路によって平滑化された上記パルス信号の値が予め定められた第１の閾値以上であるとき、上記負荷電流の向きは上記第１の向きであると推定し、上記フィルタ回路によって平滑化された上記パルス信号の値が予め定められた第２の閾値以下であるとき、上記負荷電流の向きは上記第２の向きであると推定する、ことが好ましい。

上記の構成によれば、上記パルス信号生成回路から出力されたパルス信号に基づいて上記負荷電流の向きを推定することができるので、上記パルス信号生成回路での信号処理において位相遅れ、および、非線形性が生じるような場合であっても、適切にデッドタイム補償を行うことができる。しかも、上記推定手段により参照されるパルス信号は、上記フィルタ回路により平滑化されたパルス信号なので、その値を閾値と比較することにより容易に上記負荷電流の向きを推定することができる。すなわち、上記パルス信号の低域周波数成分と上記負荷電流との間の位相差を考慮したデッドタイム補償を行うことができるという更なる効果を奏する。

なお、上記フィルタ回路としては、例えば、上記パルス信号の低周波数成分を抽出するローパスフィルタや、そのようなローパスフィルタと上記パルス信号生成回路に接続された負荷の伝達関数を再現するデジタルフィルタとを組み合わせたフィルタなどを挙げることができる。

また、上記パルス信号生成回路は、上記入力信号によって変調されたマルチビット信号を生成するマルチビット信号生成回路と、上記マルチビット信号を上記パルス信号に変換する変換回路とを含み、上記推定手段は、上記マルチビット信号を参照し、上記マルチビット信号の値が予め定められた第１の閾値以上であるとき、上記負荷電流の向きは上記第１の向きであると推定し、上記マルチビット信号の値が予め定められた第２の閾値以下であるとき、上記負荷電流の向きは上記第２の向きであると推定する、ことが好ましい。

上記の構成によれば、上記入力信号によって変調されたマルチビット信号に基づいて上記負荷電流の向きを推定することができるので、上記マルチビット信号を生成する際に生じる位相遅れが生じるような場合であっても、適切にデッドタイム補償を行うことができるという更なる効果を奏する。また、上記マルチビット信号の低周波数成分を取り出すことなく、上記負荷電流の向きを推定することができるので、フィルタを用いない簡単な構成によって上記推定手段を実現できるという更なる効果を奏する。

上記パルス信号生成回路は、上記入力信号によって変調されたマルチビット信号を生成するマルチビット信号生成回路と、上記マルチビット信号を上記パルス信号に変換する変換回路とを含み、当該Ｄ級アンプは、上記マルチビット信号に作用するデジタルフィルタであって、上記マルチビット生成回路に接続された負荷の伝達関数を模擬する伝達関数を有するデジタルフィルタを更に備えており、上記推定手段は、上記デジタルフィルタを経た上記マルチビット信号を参照し、上記デジタルフィルタを経た上記マルチビット信号の値が予め定められた第１の閾値以上であるとき、上記負荷電流の向きは上記第１の向きであると推定し、上記デジタルフィルタを経た上記マルチビット信号の値が予め定められた第２の閾値以下であるとき、上記負荷電流の向きは上記第２の向きであると推定する、ことが好ましい。

上記の構成によれば、上記マルチビット信号と上記負荷電流との間の位相差を考慮したデッドタイム補償を行うことができるという更なる効果を奏する。

また、上記補償手段は、上記パルス信号に含まれる各パルスのエッジをトリガにして、上記入力信号の値に加算すべき第１の補償値を、当該パルスの直前のパルスのパルス幅に応じて設定し、上記パルス信号に含まれる各パルスのエッジをトリガにして、上記入力信号の値に加算すべき第２の補償値を、当該パルスと当該パルスの直前のパルスとのパルス間隔に応じて設定する、ことが好ましい。

一般に、デッドタイム補償を行うために上記入力信号に加算すべき補償値は上記パルス信号のハイレベル区間の長さ、および、ローレベル区間の長さに応じて決まる。ＰＷＭ変調のような、パルス信号のハイレベル区間の長さとローレベル区間の長さとの和が一定であるような変調方式に対しては、ハイレベル区間の長さ、又は、ローレベル区間の長さのどちらか一方がわかれば、もう一方の区間の長さを算出することができるので、デッドタイム補償を行うために上記入力信号に加算すべき補償値を、ハイレベル区間の長さに応じて決めることができる。

上記の構成によれば、第１の補償値を、当該パルスの直前のパルスのパルス幅、すなわち、ハイレベル区間の長さに応じて設定し、上記パルス信号に含まれる各パルスの立ち下りタイミングにおいて上記入力信号の値に加算すべき第２の補償値を、当該パルスと当該パルスの直前のパルスとのパルス間隔、すなわち、ローレベル区間の長さに応じて設定することができる。従って、上記の構成によれば、ＰＷＭ変調のような、パルス信号のハイレベル区間の長さとローレベル区間の長さとの和が一定であるような変調方式の場合に、補償値を適切に算出することができる。

したがって、上記パルス信号に含まれるパルスのパルス幅が変動するような場合であっても、適切なデッドタイム補償を行うことができるという更なる効果を奏する。

なお、各パルスのエッジをトリガにして補償値を設定するとは、（１）そのパルスの立ち上がりをトリガとして補償値を設定すること、（２）そのパルスの立ち下がりをトリガとして補償値を設定すること、または、（３）そのパルスの立ち上がりおよび立ち下がりをトリガとして補償値を設定することを意味する。

上記補償手段は、上記パルス信号に含まれる各パルスのエッジをトリガにして、上記入力信号の値に加算すべき第１の補償値を、更に、当該パルスと上記直前のパルスとのパルス間隔に応じて設定し、上記パルス信号に含まれる各パルスのエッジをトリガにして、上記入力信号の値に加算すべき第２の補償値を、更に、当該パルスのパルス幅に応じて設定する、ことが好ましい。

上記の構成によれば、ＰＤＭ変調のように、上記パルス信号のハイレベル区間の長さとローレベル区間の長さとの和が一定でないような変調方式に対しても、最適に補償値を設定することができる。

したがって、上記の構成によれば、上記パルス信号のハイレベル区間の長さとローレベル区間の長さとの和が一定でないような変調方式の場合であって、上記パルス信号に含まれるパルスのパルス幅が変動するような場合であっても、適切なデッドタイム補償を行うことができるという更なる効果を奏する。

本発明に係るＤ級増幅方法は、入力信号により変調されたパルス信号を生成するパルス信号生成ステップと、スイッチング回路を用いて上記パルス信号をＤ級増幅するスイッチングステップとを含むＤ級増幅方法であって、上記スイッチング回路に接続された負荷を流れる負荷電流の向きを推定する推定ステップと、上記推定ステップによって、上記負荷電流の向きが第１の向きであると推定されたときに、上記パルス信号に含まれる各パルスの立ち上がりをトリガにして、上記入力信号の値に第１の補償値を加算し、上記推定ステップによって、上記負荷電流の向きが第２の向きであると推定されたときに、上記パルス信号に含まれる各パルスの立ち下がりをトリガにして、上記入力信号の値に第２の補償値を加算する補償ステップと、を含むことを特徴としている。

上記の方法によれば、上記のＤ級アンプと同様の効果を奏することができる。

以上のように、本発明に係るＤ級アンプは、入力信号により変調されたパルス信号を生成するパルス信号生成回路と、上記パルス信号をＤ級増幅するスイッチング回路とを備えたＤ級アンプであって、上記スイッチング回路に接続された負荷を流れる負荷電流の向きを推定する推定手段と、上記負荷電流の向きが第１の向きであるときに、上記パルス信号に含まれる各パルスの立ち上がりをトリガにして、上記入力信号の値に第１の補償値を加算し、上記負荷電流の向きが第２の向きであるときに、上記パルス信号に含まれる各パルスの立ち下がりをトリガにして、上記入力信号の値に第２の補償値を加算する補償手段と、を備えている。

上記のように構成された本発明に係るＤ級アンプは、上記パルス信号がＰＷＭ（パルス幅変調）のように、単位時間当たりのスイッチング回数が一定であるパルス信号である場合のみならず、ＰＤＭ（パルス密度変調）のような、単位時間当たりのスイッチング回数が一定でないパルス信号である場合であっても、デッドタイム歪みを適切に補償することができる。

実施形態に係るＤ級アンプの構成を示したブロック図である。 実施形態に係るＤ級アンプにおける変調回路の構成例を示すブロック図である。 実施形態に係るＤ級アンプにおける増幅回路およびＬＰＦの構成例を示すブロック図である。 実施形態に係るＤ級アンプにおける補償回路の構成例を示すものであって、（ａ）は、補償回路の構成例を示すブロック図であり、（ｂ）は、補償回路を構成するエッジ検出器の構成例を示すブロック図である。 実施形態に係るＤ級アンプにおけるタイミング制御回路の動作を説明するためのものであって、（ａ）は、タイミング制御回路に入力される１ビット信号の値を示すタイミングチャートであり、（ｂ）は、タイミング制御回路の内部において生成される遅延信号の値を示すタイミングチャートであり、（ｃ）は、タイミング制御回路が出力する駆動信号の値を示すタイミングチャートであり、（ｄ）は、タイミング制御回路が出力する他の駆動信号の値を示すタイミングチャートである。 実施形態に係るＤ級アンプにおける補償回路をオフにした場合の、駆動信号、ＬＰＦの出力信号の電流値、および、増幅回路が出力する増幅された１ビット信号の値を模式的に示すタイミングチャートであって、（ａ）は、タイミング調整回路に入力される１ビット信号のデューティ比が０．５に近く、電流値が交互に正負の値をとる場合を示した図であり、（ｂ）は、１ビット信号のデューティ比が０．５より大きく、電流値が正の値のみをとる場合を示した図であり、（ｃ）は、１ビット信号のデューティ比が０．５より小さく、電流値が負の値のみをとる場合を示した図である。 単位時間当たりのスイッチング回数が変動する場合の駆動信号、電流値、および、増幅された１ビット信号を示すものであって、（ａ）は、タイミング調整回路に入力される１ビット信号のデューティ比が０．５に近く、電流値が交互に正負の値をとる場合を示した図であり、（ｂ）は、１ビット信号のデューティ比が０．５より大きく、電流値が正の値のみをとる場合を示した図であり、（ｃ）は、１ビット信号のデューティ比が０．５より小さく、電流値が負の値のみをとる場合を示した図であり、（ｄ）〜（ｆ）は、それぞれ、（ａ）〜（ｃ）に比べて、単位時間当たりのスイッチング回数が少ない場合を示した図である。 実施形態の第１の変形例に係るＤ級アンプにおける補償回路の構成を示すブロック図である。 実施形態の第２の変形例に係るＤ級アンプの構成を示すブロック図である。 実施形態の第３の変形例に係るＤ級アンプの構成を示すブロック図である。 実施形態の第４の変形例に係るＤ級アンプの構成を示すブロック図である。 実施形態の第５変形例に係るＤ級アンプの構成を示すブロック図である。 実施形態の第６の変形例に係るＤ級アンプの構成を示すブロック図である。 第２の実施形態に係るＤ級アンプの構成例を示すブロック図である。 第２の実施形態に係るＤ級アンプにおける増幅回路およびＬＰＦの構成例を示すブロック図である。 第２の実施形態に係るＤ級アンプにおける補償回路の構成例を示すブロック図である。 第２の実施形態において、電流値に対するデッドタイムの影響を説明するためのものであり、（ａ）は、１ビット信号のデューティ比が０．５に近く、電流値が交互に正負の値をとる場合の、増幅回路の内部を流れる電流の方向を示した図であり、（ｂ）は、その場合の電流値と、駆動信号の値の変化を示したタイミングチャートである。 第２の実施形態において、電流値に対するデッドタイムの影響を説明するためのものであり、（ａ）は、１ビット信号のデューティ比が０．５より大きく、電流値が正の値のみをとる場合の、増幅回路の内部を流れる電流の方向を示した図であり、（ｂ）は、その場合の電流値と、駆動信号の値の変化を示したタイミングチャートである。 第２の実施形態において、電流値に対するデッドタイムの影響を説明するためのものであり、（ａ）は、１ビット信号のデューティ比が０．５より小さく、電流値が負の値のみをとる場合の、増幅回路の内部を流れる電流の方向を示した図であり、（ｂ）は、その場合の電流値と、駆動信号の値の変化を示したタイミングチャートである。 第２の実施形態において、１ビット信号のデューティ比が０．５より大きく、電流値が正の値のみをとる場合の電流値に対するデッドタイムの影響を具体的に説明するためのものであって、（ａ）は、電流値の経時変化をより詳しく示すものであり、（ｂ）〜（ｅ）は、電流値を算出するためのモデルの回路図であり、（ｆ）は、その算出に用いるパラメータを示す表である。 １ビット信号のデューティ比が０．５より大きく、電流値が正の値のみをとる場合であって、デッドタイムがないと仮定した場合の電流値の変化を具体的に説明するためのものであって、（ａ）は、電流値の経時変化をより詳しく示すものであり、（ｂ）〜（ｃ）は、電流値を算出するためのモデルの回路図であり、（ｄ）は、その算出に用いるパラメータを示す表である。

〔実施形態１〕
本実施形態に係るＤ級アンプ１の構成について、図１を参照して説明する。図１は、本実施形態に係るＤ級アンプ１の構成を示したブロック図である。

Ｄ級アンプ１は、図１に示すように、変調回路１１、増幅回路１２、ローパスフィルタ（以下「ＬＰＦ」と略記）１３、補償回路１４、及び、加算器１５を備えている。Ｄ級アンプ１に入力される入力信号＃１は、マルチビット（例えば２４ビット）のデジタル音声信号（例えばＰＣＭ信号）であり、Ｄ級アンプ１から出力される出力信号＃４は、アナログ音声信号である。この出力信号＃４は、例えば、スピーカＳＰに供給される。

Ｄ級アンプ１において、変調回路１１は、入力信号＃１から１ビット信号＃２を生成し、増幅回路１２は、変調回路１１にて生成された１ビット信号＃２を電力増幅し、ＬＰＦ１３は、増幅回路１２にて増幅された１ビット信号＃３を平滑化する。ここで、平滑化とは、入力された信号の低周波数成分のみを抽出することを言う。補償回路１４は、入力信号＃１と１ビット信号＃２とに基づいて、デットタイム歪みを補償するための補償信号＃５を生成する。補償回路１４にて生成された補償信号＃５は、加算器１５にて入力信号＃１に加算され、変調回路１１に入力される。したがって、変調回路１１は、より正確には、入力信号＃１と補償信号＃５との和信号から１ビット信号＃２を生成することになる。

図２は、変調回路１１の構成例を示すブロック図である。この変調回路１１は、１ビット信号＃２としてＰＷＭ信号（パルス幅変調信号）を生成するものであり、図２に示すように、ΔΣ変調回路（マルチビット信号生成回路）１１１、及び、ＰＷＭ変換回路（変換回路）１１２を備えている。ΔΣ変調回路１１１は、周知のように、積分器１１１ａ、量子化器１１１ｂ、遅延器１１１ｃ、及び、減算器１１１ｄにより構成することができる。

変調回路１１において、ΔΣ変調回路１１１は、入力信号＃１をΔΣ変調することによって、マルチビット信号＃１１を生成する。ΔΣ変調回路１１１にて生成されるマルチビット信号＃１１は、入力信号＃１よりもビット数が小さく、かつ、入力信号＃１よりもサンプリング周期の短いマルチビット（例えば６ビット）のデジタル音声信号である。

ＰＷＭ変換回路１１２は、ΔΣ変調回路１１１にて生成されたマルチビット信号＃１１からＰＷＭ信号を生成する。ＰＷＭ変換回路１１２にて生成されるＰＷＭ信号は、マルチビット信号＃１１のサンプリング周期ごとに、マルチビット信号＃１１の値に応じたパルス幅をもつパルスを含む１ビット信号である。

なお、図２においては、１ビット信号＃２としてＰＷＭ信号を生成する変調回路１１を示したが、本発明はこれに限定されるものではない。すなわち、変調回路１１は、入力信号＃１の値に応じたデューティ比をもつ１ビット信号＃２を生成するものであればよく、例えば、１ビット信号＃２としてＰＤＭ信号（パルス密度変調信号）を生成するものであってもよい。

図３は、増幅回路１２およびＬＰＦ１３の構成例を示すブロック図である。

増幅回路１２は、ＰＷＭ信号である１ビット信号＃２を電力増幅するためのものであり、図３に示すように、タイミング調整回路１２１、及び、スイッチング回路１２２を備えている。スイッチング回路１２２は、（１）ドレイン端子が電圧源Ｖcc（電位Ｖcc）に接続され、ソース端子がトランジスタＴｒ２のドレイン端子に接続されたトランジスタＴｒ１と、（２）ドレイン端子がトランジスタＴｒ１のソース端子に接続され、ソース端子が電圧源−Ｖccに接続されたトランジスタＴｒ２と、（３）アノード端子がトランジスタＴｒ１のソース端子に接続され、カソード端子がトランジスタＴｒ１のドレイン端子に接続されたダイオードＤ１と、（４）アノード端子がトランジスタＴｒ２のソース端子に接続され、カソード端子がトランジスタＴｒ２のドレイン端子に接続されたダイオードＤ２とを含んでいる。

また、トランジスタＴｒ１のソース端子からは、増幅された１ビット信号＃３が出力される。

なお、トランジスタＴｒ１及びトランジスタＴｒ２は、電界効果トランジスタ、より具体的にはＭＯＳＦＥＴ（Ｍｅｔａｌ‐Ｏｘｉｄｅ‐Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ‐Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｅｒ）である。また、ダイオードＤ１及びダイオードＤ２は、それぞれ、トランジスタＴｒ１及びトランジスタＴｒ２の内部に形成された寄生ダイオードであってもよい。

タイミング調整回路１２１は、ＰＷＭ信号である１ビット信号＃２から、スイッチング回路１２２を駆動するための駆動信号＃２１〜＃２２を生成する。駆動信号＃２１は、トランジスタＴｒ１を駆動するための信号であり、トランジスタＴｒ１のゲート端子に供給される。同様に、駆動信号＃２２は、トランジスタＴｒ２を駆動するための信号であり、トランジスタＴｒ２のゲート端子に供給される。

トランジスタＴｒ１は、駆動信号＃２１がハイレベルのとき、オンとなり、駆動信号＃２１がローレベルのとき、オフとなる。同様に、トランジスタＴｒ２は、駆動信号＃２２がハイレベルのとき、オンとなり、駆動信号＃２２がローレベルのとき、オフとなる。

一方、ＬＰＦ１３は、増幅回路１２にて増幅された１ビット信号＃３を平滑化し、出力信号＃４を出力するためのものである。換言すれば、ＬＰＦ１３は、増幅された１ビット信号＃３に含まれる高周波数成分を抑制し、低周波数成分のみを出力信号＃４として出力するためのものである。図３に示すように、ＬＰＦ１３は、例えば、インダクタＬ１およびコンデンサＣ１により構成することができる。

図４（ａ）は、補償回路１４の構成例を示すブロック図であり、図４（ｂ）は、補償回路１４を構成するエッジ検出器１４２の構成例を示すブロック図である。

補償回路１４は、入力信号＃１と１ビット信号＃２とに基づいて、デットタイム歪みを補償するための補償信号＃５を生成するためのものである。

図４（ａ）に示すように、補償回路１４は、３値コンパレーター１４１、エッジ検出器１４２、論理回路１４３、論理回路１４４、補償量選択器１４５、および、メモリ１４６を備えている。

図４（ａ）に示すように、３値コンパレータ１４１は、入力信号＃１の値、および、予め定められた閾値αｐ（第１の閾値）、および、閾値αｍ（第２の閾値）（αｍ＜αｐとする）に基づき、３値のコンパレータ出力信号＃４１を出力する。具体的には、３値コンパレーター１４１は、入力信号＃１の値Ｓinと、閾値αｍおよびαｐとを比較し、Ｓin≦αｍであれば、値が−１である判別信号＃４１を出力し、αｍ＜Ｓin＜αｐであれば、値が０である判別信号＃４１を出力し、αｐ≦Ｓinであれば、値が＋１である判別信号＃４１を出力する。出力された判別信号＃４１は論理回路１４３および１４４に入力される。

なお、上記の閾値αｍは、入力信号＃１の最低レベルと最高レベルの中間値（以下、単に「中間値」と呼ぶ。）より小さく、閾値αｐは、上記中間値よりも大きいものとする。

また、閾値αｍおよび閾値αｐの最適値は、デッドタイムの大きさ、増幅回路１２の特性、ＬＰＦ１３の特性、スピーカＳＰの特性など、多くの条件によって異なるが、理論計算や実測などにより予め決定しておくことができるものである。

エッジ検出器１４２は、入力される１ビット信号＃２のエッジを検出し、エッジ検出信号＃４２を出力する。具体的には、エッジ検出器１４２は、入力される１ビット信号＃２がローレベルからハイレベルに立ち上がると、一定期間の間ハイレベルである立ち上がり検出信号＃４２ａを生成し、論理回路＃１４３に対して出力する。また、エッジ検出器１４２は、入力される１ビット信号＃２がハイレベルからローレベルに立ち下がると、一定期間の間ハイレベルである立ち下がり検出信号＃４２ｂを生成し、論理回路＃１４４に対して出力する。

なお、エッジ検出器１４２において、入力される１ビット信号＃２にエッジが検出されない期間においては、立ち上がり検出信号＃４２ａおよび立ち下がり検出信号＃４２ｂは、いずれもローレベルである。

論理回路１４３は、判別信号＃４１と、立ち上がり検出信号＃４２ａとに基づき、判別信号＃４３を生成し、出力する。具体的には、立ち上がり検出信号＃４２ａがハイレベルであり、かつ、判別信号＃４１の値が＋１である場合に、ハイレベルの判別信号＃４３を出力し、それ以外の場合には、ローレベルの判別信号＃４３を出力する。換言すれば、論理回路１４３は、入力信号＃１の値Ｓinが閾値αｐ以上であり、かつ、１ビット信号＃２がローレベルからハイレベルに立ち上がった場合に、ハイレベルの判別信号＃４３を出力する。

同様に、論理回路１４４は、判別信号＃４１と、立ち下がり検出信号＃４２ｂとに基づき、判別信号＃４４を生成し、出力する。具体的には、立ち下がり検出信号＃４２ｂがハイレベルであり、かつ、判別信号＃４１の値が−１である場合に、ハイレベルの判別信号＃４４を出力し、それ以外の場合には、ローレベルの判別信号＃４４を出力する。換言すれば、論理回路１４４は、入力信号＃１の値Ｓinが閾値αｍ以下であり、かつ、１ビット信号＃２がハイレベルからローレベルに立ち下がった場合に、ハイレベルの判別信号＃４４を出力する。

補償量選択器１４５は、判別信号＃４３と、判別信号＃４４とに基づき、補償信号＃５を生成し、出力する。具体的には、補償量選択器１４５は、判別信号＃４３がハイレベルであって、かつ、判別信号＃４４がローレベルである場合に、補償値βｐ（βｐは正とする）である補償信号＃５を生成し、加算器１５に対して出力する。また、補償量選択器１４５は、判別信号＃４３がローレベルであって、かつ、判別信号＃４４がハイレベルである場合に、補償値βｍ（βｍは負とする）である補償信号＃５を生成し、加算器１５に対して出力する。

補償量選択器１４５から出力された補償信号＃５は、加算器１５において、入力信号＃１と加算され、変調回路１１に入力される。

なお、補償値βｐおよび補償値βｍの具体的な値は、デッドタイムの大きさ、増幅回路１２の特性、ＬＰＦ１３の特性、スピーカＳＰの特性など、多くの条件によって異なるが、予め、理論計算や実測などによりそれらの最適値を決定しておくことができる。

メモリ１４６には、閾値αｍ、閾値αｐ、補償値βｐ、補償値βｍの具体的な値が格納されており、３値コンパレータ１４１および、補償量選択器１４５は、それぞれ、閾値αｍ、閾値αｐ、補償値βｐ、補償値βｍを読み出すことができるような構成となっている。また、異なった増幅回路、ＬＰＦ、スピーカ等を用いる場合には、それらの組み合わせに対して最適な閾値αｍ、閾値αｐ、補償値βｐ、補償値βｍを予めメモリ１４６に格納しておくことが望ましい。これにより、異なった増幅回路、ＬＰＦ、スピーカ等を用いる場合であっても、３値コンパレータ１４１および、補償量選択器１４５は、それらの組み合わせに対して最適な閾値αｍ、閾値αｐ、補償値βｐ、補償値βｍの値を用いて最適な歪み補償を行うことができる。

なお、図４（ｂ）に示すように、上記のエッジ検出器１４２は、Ｄ−フリップフロップ（以下「ＤＦＦ」と略記）１５１、ＤＦＦ１５２、ＡＮＤ型ゲート回路（以下「ゲート回路」と略器）１５３、および、ゲート回路１５４によって構成することができる。

ＤＦＦ１５１は、入力される１ビット信号＃２、および、図示しないクロックから供給されるクロック信号＃ＣＬに基づき、ＤＦＦ出力信号＃５１を生成し、ＤＦＦ１５２、ゲート回路１５３、および、ゲート回路１５４に対して出力する。

ＤＦＦ１５２は、入力されるＤＦＦ出力信号＃５１、および、クロック信号＃ＣＬに基づき、ＤＦＦ出力信号＃５２を生成し、ゲート回路１５３および１５４に対して出力する。なお、クロック信号＃ＣＬの周期は、１ビット信号＃２の最短パルス幅以下であるものとする。

ゲート回路１５３は、ＤＦＦ出力信号＃５１およびＤＦＦ出力信号＃５２に基づき、立ち上がり検出信号＃４２ａを生成し、出力する。具体的には、ゲート回路１５３は、ＤＦＦ出力信号＃５１と、ＤＦＦ出力信号＃５２を反転（否定演算）したものとの論理積をとることによって立ち上がり検出信号＃４２ａを生成する。

ゲート回路１５４は、ＤＦＦ出力信号＃５１およびＤＦＦ出力信号＃５２に基づき、立ち下がり検出信号＃４２ｂを生成し、出力する。具体的には、ゲート回路１５４は、ＤＦＦ出力信号＃５１を反転したものと、ＤＦＦ出力信号＃５２との論理積をとることによって立ち下がり検出信号＃４２ｂを生成する。

このように、ＤＦＦ１５１、ＤＦＦ１５２、ゲート回路１５３およびゲート回路１５４を組み合わせることにより、１ビット信号＃２の立ち上がりに伴い、一定期間ハイレベルである立ち上がり検出信号＃４２ａを出力し、１ビット信号＃２の立ち下がりに伴い、一定期間ハイレベルである立ち下がり検出信号＃４２ｂを出力することができる。

以上が本実施形態に係るＤ級アンプ１の構成である。以下では、Ｄ級アンプ１の動作について、特に、タイミング制御回路１２１、スイッチング回路１２２、および、補償回路１４の動作を中心に説明を行う。

（タイミング制御回路１２１の動作）
まず、タイミング制御回路１２１の動作について、図５を参照しつつ説明を行う。

図５は、タイミング制御回路１２１の動作を説明するためのものであって、図５（ａ）は、タイミング制御回路１２１に入力される１ビット信号＃２の値を示すタイミングチャートであり、図５（ｂ）は、タイミング制御回路１２１の内部において生成される遅延信号＃ＤＬの値を示すタイミングチャートであり、図５（ｃ）は、タイミング制御回路１２１が出力する駆動信号＃２１の値を示すタイミングチャートであり、図５（ｄ）は、タイミング制御回路１２１が出力する駆動信号＃２２の値を示すタイミングチャートである。図５（ａ）〜（ｄ）において、横軸は時間を表し、縦軸は電位を表す。

まず、タイミング制御回路１２１に対し、図５（ａ）に示すような１ビット信号＃２が入力されると、タイミング制御回路１２１は、１ビット信号＃２に基づき、図５（ｂ）に示すような、１ビット信号＃２に比べて時間Δｔ遅れた遅延信号＃ＤＬを生成する。この遅延信号＃ＤＬは、例えば、１ビット信号＃２を抵抗、コンデンサによる積分回路に通した後、適当な閾値を設定したコンパレータに通し再び２値化することにより得ることができる。

続いて、タイミング制御回路１２１は、１ビット信号＃２および遅延信号＃ＤＬに基づき、図５（ｃ）に示すような駆動信号＃２１、および、図５（ｄ）に示すような駆動信号＃２２を生成し、後段のスイッチング回路１２２に対して出力する。

駆動信号＃２１は、例えば、１ビット信号＃２と遅延信号＃ＤＬとの論理積をとることによって生成することができる。また、駆動信号＃２２は、例えば、１ビット信号＃２および遅延信号＃ＤＬをそれぞれ反転（否定演算）した後に、両者の論理積をとることによって生成することができる。

図５（ｃ）および図５（ｄ）に示すように、駆動信号＃２１は、駆動信号＃２２がローレベルに転じてから時間Δｔを隔てた後にハイレベルに転じ、駆動信号＃２２は、駆動信号＃２１がローレベルに転じてから時間Δｔを隔てた後にハイレベルに転じる。

このように、駆動信号＃２１がハイレベルとなる区間と、駆動信号＃２２がハイレベルとなる区間の間に、デッドタイムΔｔを設けることにより、後段のスイッチング回路１２２において、高電圧源から低電圧源へ貫通電流の発生を確実に防止することができる。

（補償回路１４をオフにした場合のＤ級アンプ１の動作）
続いて、本発明の特徴である補償回路１４の効果を説明するための比較対象として、補償回路１４をオフにした場合のスイッチング回路１２２の動作について、図６を参照しつつ説明を行う。

図６は、補償回路１４をオフにした場合のスイッチング回路１２２を駆動するための駆動信号＃２１〜＃２２、ＬＰＦ１３が出力する出力信号＃４の電流値ＩＬ、および、増幅回路１２が出力する増幅された１ビット信号＃３の値を模式的に示すタイミングチャートであって、図６（ａ）は、タイミング調整回路１２１に入力される１ビット信号＃２のデューティ比が０．５に近く、電流値ＩＬが交互に正負の値をとる場合を示した図であり、図６（ｂ）は、１ビット信号＃２のデューティ比が０．５より大きく、電流値ＩＬが正の値のみをとる場合を示した図であり、図６（ｃ）は、１ビット信号＃２のデューティ比が０．５より小さく、電流値ＩＬが負の値のみをとる場合を示した図である。

なお、出力信号＃４の電流値ＩＬとは、増幅回路１２の後段に接続されている負荷（スピーカＳＰ）を流れる電流（以下、「負荷電流」と呼ぶ）の値に等しい。

また、電流値ＩＬが正であるとは、出力信号＃４の電流がＬＰＦ１３からＬＰＦ１３の後段に接続されたスピーカＳＰに向かって流れる場合を指し、電流値ＩＬが負であるとは、出力信号＃４の電流がスピーカＳＰからＬＰＦ１３に向かって流れる場合を指す。

まず、図６（ａ）に示すように、１ビット信号＃２のデューティ比が０．５に近く、電流値ＩＬが交互に正負の値をとる場合を考える。この場合、駆動信号＃２２がハイレベルからローレベルになる時点、すなわち、図６（ａ）に示す時刻Ｔ１１において、電流値ＩＬは負である。

図６（ａ）に示す時刻Ｔ１１において、駆動信号＃２２がハイレベルからローレベルに転じると、トランジスタＴｒ２はオンからオフに転じる。この時点において駆動信号＃２１はローレベルのままであり、したがって、トランジスタＴｒ１はオフのままである。一方で、インダクタＬ１の有するインダクタンスの効果により、トランジスタＴｒ２がオフとなった後にも、電流値ＩＬは負であり続けようとする。その結果、誘導起電力によってインダクタＬ１の端子電圧が上昇し、インダクタＬ１からダイオードＤ１を経由し電圧源Ｖccに向かって流れる電流が生じる。これによって、増幅回路１２から出力される１ビット信号＃３の電位は、電圧源Ｖccに等しくなる。また、それに伴い、電流値ＩＬは増加に転じる。

続いて、図６（ａ）に示す時刻Ｔ１２において、駆動信号＃２１がローレベルからハイレベルに転じる。すると、トランジスタＴｒ１はオンとなり、電流値ＩＬは増加を続け、正となる。

次いで、図６（ａ）の時刻Ｔ１３において、駆動信号＃２１がハイレベルからローレベルに転じる。すると、トランジスタＴｒ１がオフとなる。この時点において、駆動信号＃２２もローレベルのままであり、したがって、トランジスタＴｒ２はオフのままである。一方で、インダクタＬ１の有するインダクタンスの効果により、トランジスタＴｒ１がオフとなった後にも、電流値ＩＬは正であり続けようとする。その結果、誘導起電力によってインダクタＬ１の端子電圧が下降し、電圧源−ＶccからダイオードＤ２を経由してインダクタＬ１へと流れる電流が発生する。これによって、増幅回路１２から出力される１ビット信号＃３の電位は、電圧源−Ｖccに等しくなる。また、それに伴い、電流値ＩＬは減少に転じる。

このように、１ビット信号＃２のデュ−ティ比が０．５に近く、電流値ＩＬが交互に正負の値をとる場合には、１ビット信号＃３の電位は常にデッドタイムの開始時点において変化する。このため、１ビット信号＃３は、デッドタイムに起因した位相差を除き、１ビット信号＃２とほぼ相似となる。従って、このような場合には、ほぼ歪みのない１ビット信号＃３が出力されることになり、Ｄ級アンプ１から出力される出力信号＃４の波形は、入力信号＃１の波形にほぼ等しくなる。

次に、図６（ｂ）に示すように、１ビット信号＃２のデューティ比が０．５より大きく、電流値ＩＬが正の値のみをとる場合を考える。

まず、図６（ｂ）に示す時刻Ｔ２１において、駆動信号＃２２がハイレベルからローレベルに転じると、トランジスタＴｒ２はオンからオフに転じる。この時点において駆動信号＃２１はローレベルのままであり、したがって、トランジスタＴｒ１はオフのままである。一方で、インダクタＬ１の有するインダクタンスの効果により、トランジスタＴｒ２がオフとなった後にも、電流値ＩＬは正であり続けようとする。その結果、誘導起電力によってインダクタＬ１の端子電圧が維持され、電圧源−ＶccからダイオードＤ２を経由し、インダクタＬ１へと流れる電流が発生する。したがって、増幅回路１２から出力される１ビット信号＃３の電位は、電圧源−Ｖccに等しいままである。また、電流値ＩＬは減少を続ける。

続いて、図６（ｂ）に示す時刻Ｔ２２において、駆動信号＃２１がローレベルからハイレベルに転じる。すると、トランジスタＴｒ１はオンとなり、増幅回路１２から出力される１ビット信号＃３の電位は、電圧源Ｖccに等しくなる。また、電流値ＩＬは増加に転じる。

次いで、図６（ｂ）に示す時刻Ｔ２３において、駆動信号＃２１がハイレベルからローレベルに転じる。すると、トランジスタＴｒ１はオフとなる。この時点において、駆動信号＃２２もローレベルのままであり、したがって、トランジスタＴｒ２はオフのままである。一方で、インダクタＬ１の有するインダクタンスの効果により、トランジスタＴｒ１がオフとなった後にも、電流値ＩＬは正であり続けようとする。その結果、誘導起電力によってインダクタＬ１の端子電圧が下降し、電圧源−ＶccからダイオードＤ２を経由してインダクタＬ１へと流れる電流が発生する。これによって、増幅回路１２から出力される１ビット信号＃３の電位は、電圧源−Ｖccに等しくなる。また、それに伴い、電流値ＩＬは減少に転じる。

このように、１ビット信号＃２のデュ−ティ比が０．５より大きく、電流値ＩＬが正の値のみをとる場合には、１ビット信号＃３の電位レベルは、駆動信号＃２１のレベル変化に伴い変化する。したがって、１ビット信号＃３の電位がＶccとなる期間が、時刻Ｔ２１と時刻Ｔ２２との差、すなわち、デッドタイムΔｔの分だけ、１ビット信号＃２より短くなる。これに伴い、Ｄ級アンプ１から出力される出力信号＃４は、デッドタイムが無い場合に比べて、自身の電圧値が減少する方向の歪みを含むことになる。

最後に、図６（ｃ）に示すように、１ビット信号＃２のデューティ比が０．５より小さく、電流値ＩＬが負の値のみをとる場合を考える。

まず、図６（ｃ）に示す時刻Ｔ３１において、駆動信号＃２１がハイレベルからローレベルに転じると、トランジスタＴｒ１はオンからオフに転じる。この時点において駆動信号＃２２はローレベルのままであり、したがって、トランジスタＴｒ２はオフのままである。一方で、インダクタＬ１の有するインダクタンスの効果により、トランジスタＴｒ１がオフとなった後にも、電流値ＩＬは負であり続けようとする。その結果、誘導起電力によってインダクタＬ１の端子電圧が維持され、インダクタＬ１からダイオードＤ１を経由し電圧源Ｖccへと流れる電流が発生する。したがって、増幅回路１２から出力される１ビット信号＃３の電位は、電圧源Ｖccに等しいままである。また、電流値ＩＬは増加を続ける。

続いて、図６（ｃ）に示す時刻Ｔ３２において、駆動信号＃２２がローレベルからハイレベルに転じる。すると、トランジスタＴｒ２はオンとなり、増幅回路１２から出力される１ビット信号＃３の電位は、電圧源−Ｖccに等しくなる。また、電流値ＩＬは減少に転じる。

次いで、図６（ｃ）に示す時刻Ｔ３３において、駆動信号＃２２がハイレベルからローレベルに転じる。すると、トランジスタＴｒ２はオフとなる。この時点において、駆動信号＃２１もローレベルのままであり、したがって、トランジスタＴｒ１はオフのままである。一方で、インダクタＬ１の有するインダクタンスの効果により、トランジスタＴｒ２がオフとなった後にも、電流値ＩＬは負であり続けようとする。その結果、誘導起電力によってインダクタＬ１の端子電圧が上昇し、インダクタＬ１からダイオードＤ１を経由して電圧源Ｖccへと流れる電流が発生する。これによって、増幅回路１２から出力される１ビット信号＃３の電位は、電圧源Ｖccに等しくなる。また、それに伴い、電流値ＩＬは増加に転じる。

このように、１ビット信号＃２のデュ−ティ比が０．５より小さく、電流値ＩＬが負の値のみをとる場合には、１ビット信号＃３の電位レベルは、駆動信号＃２２のレベル変化に伴い変化する。したがって、１ビット信号＃３の電位が−Ｖccとなる期間が、時刻Ｔ３１と時刻Ｔ３２との差、すなわち、デッドタイムΔｔの分だけ、１ビット信号＃２より短くなる。これに伴い、Ｄ級アンプ１から出力される出力信号＃４は、デッドタイムが無い場合に比べて、自身の電圧値が増加する方向の歪みを含むことになる。

（補償回路１４をオンにした場合のＤ級アンプ１の動作）
上記のように、出力信号＃４の電流値ＩＬが正である場合には、出力信号＃４は、デッドタイムがないとした場合に比べて、自身の電圧値が減少する方向の歪みを含み、出力信号＃４の電流値ＩＬが負である場合には、出力信号＃４は、デッドタイムがないとした場合に比べて、自身の電圧値が増加する方向の歪みを含む。

したがって、原理的には、出力信号＃４の電流値ＩＬをモニタすることによって、出力信号＃４に含まれるデッドタイム歪みを補償することが考えられる。しかしながら、ＩＬはアナログ信号であるため、直接デジタル信号としては取得できない。

本実施形態においては、出力信号＃４の電流値ＩＬと、入力信号＃１の値Ｓinとの間に、正の相関が存在することに着目し、入力信号＃１の値Ｓinに基づき、補償回路１４によって出力信号＃４に含まれるデッドタイム歪みを補償する。

より具体的には、出力信号＃４の電流値ＩＬが、第一近似として、入力信号＃１の値Ｓinの１次関数であり、入力信号＃１の値Ｓinが中間値より大きいとき出力信号＃４の電流値ＩＬは正となり、入力信号＃１の値Ｓinが中間値より小さいとき出力信号＃４の電流値ＩＬは負となることに着目し、補償回路１４によって、出力信号＃４に含まれるデッドタイム歪みを補償する。

すなわち、補償回路１４は、入力信号＃１の値Ｓinが、予め定められた閾値αｍ以下である場合であって、かつ、１ビット信号＃２がハイレベルからローレベルに立ち下がる場合に、補償値βｍ（βｍは負）である補償信号＃５を加算器１５に対して出力する。補償信号＃５は、加算器１５において、入力信号＃１に加算され、変調回路１１に入力される。したがって、Ｄ級アンプ１は、入力信号＃１の値Ｓinが、予め定められた閾値αｍ以下である場合には、１ビット信号＃２の立ち下がりに伴って、入力信号＃１に対し、入力信号＃１の値が減少するように補償を行う。

同様に、補償回路１４は、入力信号＃１の値Ｓinが、予め定められた閾値αｐ以上である場合であって、かつ、１ビット信号＃２がローレベルからハイレベルに立ち上がる場合に、補償値βｐ（βｐは正）である補償信号＃５を加算器１５に対して出力する。補償信号＃５は、加算器１５において、入力信号＃１に加算され、変調回路１１に入力される。したがって、補償回路１４は、入力信号＃１の値Ｓinが、予め定められた閾値αｐ以上である場合には、１ビット信号＃２の立ち上がりに伴って、入力信号＃１に対し、入力信号＃１の値が増加するように補償を行う。

補償回路１４は、上述のように、入力信号＃１の値Ｓinと、１ビット信号＃２のエッジの状況とに応じて、出力信号＃１に対し補償を行う。１ビット信号＃２のエッジ状況に応じた補償を行うことによって、変調回路１１が１ビット信号＃２としてＰＷＭ信号のような単位時間当たりのスイッチング回数が一定である信号を生成する場合のみならず、ＰＤＭ信号のような単位時間当たりのスイッチング回数が変化する信号を生成する場合であっても、デッドタイムに起因した出力信号＃４の歪みを適切に補償することができる。

換言すれば、補償回路１４を用いることにより、単位時間当たりの補正量が変動するような場合であっても、デッドタイムに起因した出力信号＃４の歪みを適切に補償することができる。

図７は、単位時間当たりのスイッチング回数が変動する場合の駆動信号＃２１、駆動信号＃２２、電流値ＩＬを示すものであって、図７（ａ）は、タイミング調整回路１２１に入力される１ビット信号＃２のデューティ比が０．５に近く、電流値ＩＬが交互に正負の値をとる場合を示した図であり、図７（ｂ）は、１ビット信号＃２のデューティ比が０．５より大きく、電流値ＩＬが正の値のみをとる場合を示した図であり、図７（ｃ）は、１ビット信号＃２のデューティ比が０．５より小さく、電流値ＩＬが負の値のみをとる場合を示した図であり、図７（ｄ）〜（ｆ）は、それぞれ、図７（ａ）〜（ｃ）に比べて、単位時間当たりのスイッチング回数が少ない場合を示した図である。

単位時間当たりのスイッチング回数が一定であることを前提とした従来技術では、たとえ、図７（ａ）〜（ｃ）の場合に対してデッドタイムに起因した出力信号の歪みを補償することができたとしても、図７（ｄ）〜（ｆ）の場合には、出力信号の歪みを適切に補償することはできない。

一方で、本実施形態に係るＤ級アンプ１は、図７（ａ）〜（ｆ）のいずれの場合に対しても、デッドタイムに起因した出力信号＃４の歪みを適切に補償することができる。

以上のように、Ｄ級アンプ１は、入力信号＃１により変調されたパルス信号（１ビット信号＃２）を生成するパルス信号生成回路（変調回路１１）と、上記パルス信号をＤ級増幅するスイッチング回路（増幅回路１２）とを備えたＤ級アンプであって、上記スイッチング回路に接続された負荷（ＬＰＦ１３およびスピーカＳＰ）を流れる負荷電流（出力信号＃４の電流値ＩＬ）の向きを推定する推定手段（３値コンパレータ１４１）と、上記推定手段によって、上記負荷電流の向きが第１の向きであると推定されたときに、上記パルス信号に含まれる各パルスの立ち上がりタイミングにおいて、上記入力信号の値に第１の補償値（補償値βｐ）を加算し、上記推定手段によって、上記負荷電流の向きが第２の向きであると推定されたときに、上記パルス信号に含まれる各パルスの立ち下がりタイミングにおいて、上記入力信号の値に第２の補償値（補償値βｍ）を加算する補償手段（エッジ検出器１４２、論理回路１４３、論理回路１４４、補償量選択器１４５、メモリ１４６、および、加算器１５）と、を備えていることを特徴としている。

上記のように構成されたＤ級アンプ１によれば、負荷電流の値が正であると推定されたときには、負のデッドタイム歪みが生じるタイミングで、上記負のデッドタイム歪みを打ち消すように上記入力信号の値を増加させ、上記負荷電流の値が負であると推定されたときには、正のデッドタイム歪みが生じるタイミングで、上記正のデッドタイム歪みを打ち消すように上記入力信号の値を減少させることができる。

したがって、Ｄ級アンプ１によれば、デッドタイムが生じるタイミングで、適切なデッドタイム補償を行うことができるという効果を奏する。これによって、上記パルス信号がＰＷＭ（パルス幅変調）のように、単位時間当たりのスイッチング回数が一定であるパルス信号である場合のみならず、ＰＤＭ（パルス密度変調）のような、単位時間当たりのスイッチング回数が一定でないパルス信号である場合であっても、デッドタイム歪みを適切に補償することができるという効果を奏する。

＜変形例１＞
上記の実施形態では、補償回路１４に３値コンパレータ１４１を用いた構成について説明を行ったが、本発明はこれに限られるものではなく、３値コンパレータを用いない補償回路によっても、本発明を実現することができる。

以下では、３値コンパレータを用いない補償回路２４について説明を行う。

図８は、本変形例に係る補償回路２４の構成を示すブロック図である。

図８に示すように、補償回路２４は、ＭＳＢ検出器２４１、エッジ検出器２４２、ゲート回路２４３、ゲート回路２４４、および、補償量選択器２４５を備えている。

ＭＳＢ検出器２４１は、入力信号＃１のＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）を検出し、ＭＳＢが０であれば、ローレベルの判別信号＃２４１を出力し、ＭＳＢが１であれば、ハイレベルの判別信号＃２４１を出力する。換言すれば、ＭＳＢ検出器２４１は、入力信号＃１の値Ｓinが中間値以上のとき、ローレベルの判別信号＃２４１を出力し、入力信号＃１の値Ｓinが中間値より小さいとき、ハイレベルの判別信号＃２４１を出力する。ＭＳＢ検出器２４１は、後述のゲート回路２４３、２４４を用いれば、実質的には必要なく、＃１をそのままスルーさせて＃２４１とすることが可能である。

エッジ検出器２４２は、上述したエッジ検出器１４２と同様であり、エッジ検出器２４２から出力される立ち上がり検出信号＃２４２ａは、立ち上がり検出信号＃４２ａと同様であり、立ち上がり検出信号＃２４２ｂは、立ち上がり検出信号＃４２ｂと同様である。

ゲート回路２４３は、判別信号＃２４１および立ち上がり検出信号＃２４２ａに基づき、判別信号＃２４３を生成し、出力する。具体的には、ゲート回路２４３は、判別信号＃２４１を反転（否定演算）したものと、立ち上がり検出信号＃２４２ａとの論理積をとることによって、判別信号＃２４３を生成する。

ゲート回路２４４は、判別信号＃２４１および立ち下がり検出信号＃２４２ｂに基づき、判別信号＃２４４を生成し、出力する。具体的には、ゲート回路２４４は、判別信号＃２４１と、立ち下がり検出信号＃２４２ｂとの論理積をとることによって、判別信号＃２４４を生成する。

補償量選択器２４５は、補償量選択器１４５と同様に、判別信号＃２４３と判別信号＃２４４とに基づき補償信号＃５を生成し、出力する。ここで、判別信号＃２４３は、判別信号４３に対応し、判別信号＃２４４は、判別信号＃４４に対応する。

上記のように構成された補償回路２４は、入力信号＃１の値Ｓinが中間値より小さい場合であって、かつ、１ビット信号＃２がハイレベルからローレベルに立ち下がる場合に、補償値βｍ（βｍは負）である補償信号＃５を加算器１５に対して出力する。また、補償回路２４は、入力信号＃１の値Ｓinが中間値以上の場合であって、かつ、１ビット信号＃２がローレベルからハイレベルに立ち上がる場合に、補償値βｐ（βｐは正）である補償信号＃５を加算器１５に対して出力する。

このように、補償回路２４は３値コンパレータを必要としない単純な構成である。したがって、補償回路２４を用いることにより、消費電力の削減、部品コストの削減等を行うことができる。

本発明は、デジタル音声信号の増幅に限らず、電力増幅器など、あらゆるスイッチング回路に適用することが可能である。

＜変形例２＞
上記の実施形態では、出力信号＃４の電流値ＩＬは、第一近似として、入力信号＃１の値Ｓinの１次関数であり、入力信号＃１の値Ｓinが中間値より大きいとき、出力信号＃４の電流値ＩＬは正であり、入力信号＃１の値Ｓinが中間値より小さいとき、出力信号＃４の電流値ＩＬは負であるとして説明を行った。しかし、実際上は、増幅回路１２の後段に接続されている負荷の電気的特性、すなわち、ＬＰＦ１３およびスピーカＳＰの電気的特性に起因して、電流値ＩＬには入力信号＃１の値Ｓinに比べて若干の位相遅れが生じる。したがって、その位相遅れの影響により、入力信号＃１の値Ｓinが中間値よりも大きい場合であっても、出力信号＃４の電流値ＩＬが負であるような場合や、入力信号＃１の値Ｓinの値が中間値より小さい場合であっても、出力信号＃４の電流値ＩＬが正であるような場合が生じる。

上記のような位相遅れが存在すると、入力信号＃１の値Ｓinをそのまま用いるのみでは、出力信号＃４に含まれるデッドタイム歪みの補償を適切に行うことができないという問題が生じる。

したがって、より適切に出力信号＃４の補償を行うためには、上記の位相遅れの影響を考慮した補償を行うことが好ましい。

以下では、本発明の変形例として、ＬＰＦ１３およびスピーカＳＰの電気的特性に起因した位相遅れの影響を模倣するエミュレータ２５（デジタルフィルタ）を具備したＤ級アンプ１０２について説明する。

まず、エミュレータ２５の具体的な構成としては、例えば、デジタルフィルタによってＬＰＦ１３やスピーカＳＰ等の伝達関数を再現するような構成とすることができる。より具体的には、エミュレータ２５は、負荷を含む当該Ｄ級アンプの伝達関数を模擬する伝達関数を有するデジタルフィルタである。

図９は、本変形例に係るＤ級アンプ１０２の構成を示すブロック図を示している。また、Ｄ級アンプ１の構成と同様の構成については同じ符号を付している。

図９に示すように、エミュレータ２５には、入力信号＃１が入力される。エミュレータ２５は、その入力信号＃１に基づき、上記の位相遅れの影響を含んだ出力信号＃２５を生成する。エミュレータ２５によって生成された出力信号＃２５は、補償回路１４における３値コンパレータ１４１に入力される。

出力信号＃２５には、ＬＰＦ１３およびスピーカＳＰの電気的特性に起因した位相遅れが含まれている。したがって、Ｄ級アンプ１０２を用いることにより、入力信号＃１の値Sinと、出力信号＃４の電流値ＩＬとの間に位相遅れが存在するような場合であっても、出力信号＃４に含まれるデッドタイム歪みを適切に補償することができる。

＜変形例３＞
また、一般に、変調回路１１での信号処理における遅延時間の蓄積により、出力信号＃４には位相遅れが生じる。さらに、変調回路１１を構成しているＰＷＭ変換回路１１２の特性により、一般に、入力信号＃１の値Ｓinの変化と出力信号＃４の電流値ＩＬの変化との間には非線形性が生じる。

したがって、出力信号＃４に含まれるデッドタイム歪みをより適切に補償するためには、変調回路１１での信号処理に起因した位相遅れ、および、ＰＷＭ変換回路１１２の特性により生じる非線形性を考慮した補償を行うことが好ましい。

以下では、本発明の更なる変形例として、入力信号＃１を参照せず、変調回路１１の出力信号である１ビット信号＃２のみに基づくことによって、変調回路１１での信号処理に起因した位相遅れを考慮した補償を行うことのできるＤ級アンプ１０３について、図１０を参照しつつ説明する。

図１０は、Ｄ級アンプ１０３の構成を示すブロック図である。Ｄ級アンプ１の構成と同様の構成については同じ符号を付している。

図１０に示すように、Ｄ級アンプ１０３は、Ｄ級アンプ１とほぼ同様の構成であるが、ＬＰＦ３５を備えている点で異なっている。ＬＰＦ３５（フィルタ回路）は、１ビット信号＃２に含まれる高周波数成分を抑制し、低周波数成分のみを出力信号＃３５として出力する。すなわち、ＬＰＦ３５は１ビット信号＃２の平滑化を行う。

補償回路１４には、入力信号＃１に代えて、ＬＰＦ３５からの出力信号＃３５が入力される。換言すれば、補償回路１４を構成する３値コンパレータ１４１には、出力信号＃３５が入力される。また、補償回路１４を構成するエッジ検出器１４２には、１ビット信号＃２が入力される。

出力信号＃３５には、変調回路１１での信号処理に起因した位相遅れ、および、ＰＷＭ変換回路１１２の特性により生じた非線形性の効果が含まれている。

したがって、Ｄ級アンプ１０３を用いることにより、変調回路１１での信号処理に起因した位相遅れ、および、ＰＷＭ変換回路１１２の特性により生じる非線形性を考慮した補償を行うことができる。

＜変形例４＞
続いて、本発明の更なる変形例を図１１を参照して説明する。

図１１は、本変形例に係るＤ級アンプ１０４の構成を示している。Ｄ級アンプ１０４は、Ｄ級アンプ１０３におけるＬＰＦ３５に代えて、エミュレータ４５（フィルタ回路）を具備している。

エミュレータ４５は、ＬＰＦ３５と同様の機能、すなわち、１ビット信号＃２に含まれる高周波数成分を抑制し、低周波数成分のみを出力する機能を有しつつ、ＬＰＦ１３やスピーカ３５の電気的特性に起因した位相遅れの影響を模倣する機能を有している。

換言すれば、エミュレータ４５は、１ビット信号＃２を平滑化すると共に、変調回路１１の後段に接続された負荷（増幅回路１２、ＬＰＦ１３、スピーカＳＰ）の伝達関数を模擬する伝達関数を有するデジタルフィルタである。

Ｄ級アンプ１０４によれば、変調回路１１での信号処理に起因した位相遅れ、ＰＷＭ変換回路１１２の特性により生じる非線形性、および、ＬＰＦ１３やスピーカ３５の電気的特性に起因した位相遅れの影響を考慮したデッドタイム歪みの補償を行うことができる。

＜変形例５＞
続いて、本発明の更なる変形例を図１２を参照して説明する。

図１２は、本変形例に係るＤ級アンプ１０５の構成を示している。Ｄ級アンプ１０５においては、補償回路１４に対し、ΔΣ変調回路１１１にて生成されるマルチビット信号＃１１が入力されている。より詳しく言うと、補償回路１４を構成する３値コンパレータ１４１に対してマルチビット信号＃１１が入力されている。

Ｄ級アンプ１０５によれば、ΔΣ変調回路１１１での信号処理に起因した位相遅れを考慮したデッドタイム補償を行うことができる。

また、ΔΣ変調回路１１１から出力されるマルチビット信号＃１１は直接コンパレータ１４１に入力することが可能であるため、Ｄ級アンプ１０３におけるＬＰＦ３５や、Ｄ級アンプ１０４におけるエミュレータ４５のような低周波数成分抽出手段を用いる必要がないため、回路の構成を簡素化することができる。

＜変形例６＞
続いて、本発明の更なる変形例を図１３を参照して説明する。

図１３は、本変形例に係るＤ級アンプ１０６の構成を示している。Ｄ級アンプ１０６は、Ｄ級アンプ１０６の構成に加えて、エミュレータ６５（デジタルフィルタ）をさらに備えている。

エミュレータ６５は、ΔΣ変調回路１１１に接続された負荷（ＰＷＭ変換回路１１２、増幅回路１２、ＬＰＦ１３、スピーカＳＰ）の伝達関数を模擬する伝達関数を有するデジタルフィルタである。

エミュレータ６５は、ΔΣ変調回路１１１にて生成されるマルチビット信号＃１１に基づき、ＰＷＭ変換回路１１２、増幅回路１２、ＬＰＦ１３およびスピーカＳＰの電気的特性に起因した位相遅れの影響を含んだ出力信号＃６５を生成する。出力信号＃６５は、補償回路１４における３値コンパレータ１４１に入力される。

出力信号＃６５には、ＰＷＭ変換回路１１２、増幅回路１２、ＬＰＦ１３およびスピーカＳＰの電気的特性に起因した位相遅れが含まれている。したがって、Ｄ級アンプ１０６を用いることにより、ΔΣ変調回路１１１での信号処理に起因した位相遅れ、および、ＬＰＦ１３およびスピーカＳＰの電気的特性に起因した位相遅れを考慮したデッドタイム補償を行うことができる。
〔実施形態２〕
実施形態１における補償回路１４が出力する、補償値βｍおよび補償値βｐは、入力信号＃１の値Ｓinや、１ビット信号＃２のパルス幅には依存しないものとして説明を行った。

しかしながら、一般に、デッドタイム補償を行うために加算器１５において加算すべき補償値は電流値ＩＬの具体的な値に依存する。換言すれば、加算すべき補償値は入力信号＃１の値Ｓinに依存する。また、一般に、加算器１５において加算すべき補償値は、１ビット信号＃２のパルス幅にも依存する。

以下では、入力信号＃１の値Ｓin、および１ビット信号＃２のパルス幅に基づいて、補償値を算出することのできる補償回路３４を備えたＤ級アンプ３について説明を行う。

Ｄ級アンプ３は、補償回路３４を具備することによって、入力信号＃１の値Ｓin、および１ビット信号＃２のパルス幅が変動するような場合であっても、出力信号＃４に含まれるデッドタイムの影響を適切に補償することのできるＤ級アンプを実現することができる。

以下では、補償回路３４を備えたＤ級アンプ３について、図１４から図２１（ａ）〜（ｄ）を参照しつつ説明を行う。

図１４は、本実施形態に係るＤ級アンプ３の構成例を示すブロック図である。Ｄ級アンプ３は、Ｄ級アンプ１と異なり、互いに逆相の出力信号＃４ａおよび出力信号＃４ｂを出力する差動型のＤ級アンプである。以下では、Ｄ級アンプ１の構成と同様の構成については同じ符号を付し、説明を省略することにする。

図１４に示すように、Ｄ級アンプ３は、Ｄ級アンプ１における増幅回路１２に代えて、増幅回路３２を備えており、Ｄ級アンプ１におけるＬＰＦ１３に代えて、ＬＰＦ３３を備えており、Ｄ級アンプ１における補償回路１４に代えて、補償回路３４を備えている。

補償回路３４は、１ビット信号＃２および入力信号＃１の値に基づいて補償信号＃５を生成し、加算器１５に対して出力する。補償回路３４の具体的な構成については後述するため、ここでは説明を省略する。

増幅回路３２からは、増幅された１ビット信号であって、互いに逆相である１ビット信号＃３ａおよび１ビット信号＃３ｂが出力される。ＬＰＦ３３は、増幅回路３２から出力される１ビット信号＃３ａおよび１ビット信号＃３ａをそれぞれ平滑化し、出力信号＃４ａおよび出力信号＃４ｂを出力する。

ＬＰＦ３３から出力された出力信号＃４ａおよび出力信号＃４ｂは、例えば、差動型スピーカＳＰ’に供給される。

なお、以下の説明では、電流値ＩＬは、出力信号＃４ａの電流値のことを指すものとし、電流値ＩＬが正であるとは、出力信号＃４ａの電流がＬＰＦ３３からスピーカＳＰ’に向かって流れる場合を指し、電流値ＩＬが負であるとは、出力信号＃４ａの電流がスピーカＳＰ’からＬＰＦ３３に向かって流れる場合を指すものとする。

図１５は、増幅回路３２およびＬＰＦ３３の構成例を示すブロック図である。

増幅回路３２は、１ビット信号＃２の値に基づき、互いに逆相の１ビット信号＃３ａおよび１ビット信号＃３ｂを出力する差動型の増幅回路である。

図１５に示すように、増幅回路３２は、タイミング調整回路３２１およびタイミング調整回路３２３を備えており、タイミング調整回路３２１は、１ビット信号＃２が入力され、タイミング調整回路３２３には、１ビット信号＃２が反転回路３２０によって反転された後に入力される。

図１５に示すように、スイッチング回路３２２およびスイッチング回路３２４は、スイッチング回路１２２と同様の構成である。スイッチング回路３２２におけるトランジスタＴｒ３１、トランジスタＴｒ３２、ダイオードＤ３１、およびダイオード３２は、それぞれ、スイッチング回路１２２におけるトランジスタＴｒ１、トランジスタＴｒ２、ダイオードＤ１、およびダイオードＤ２に対応する。同様に、スイッチング回路３２４におけるトランジスタＴｒ３３、トランジスタＴｒ３４、ダイオードＤ３３、およびダイオード３４は、それぞれ、スイッチング回路１２２におけるトランジスタＴｒ１、トランジスタＴｒ２、ダイオードＤ１、およびダイオードＤ２に対応する。

また、図１５に示すように、トランジスタＴｒ３１のゲート端子には、タイミング調整回路３２１から駆動信号＃３２１が供給され、トランジスタＴｒ３２のゲート端子には、タイミング調整回路３２１から駆動信号＃３２２が供給されている。また、トランジスタＴｒ３３のゲート端子には、タイミング調整回路３２３から駆動信号＃３２３が供給され、トランジスタＴｒ３４のゲート端子には、タイミング調整回路３２３から駆動信号＃３２４が供給されている。

図１５に示すように、トランジスタＴｒ３１のソース端子（トランジスタＴｒ３２のドレイン端子）からは、増幅された１ビット信号＃３ａが出力され、トランジスタＴｒ３３のソース端子（トランジスタＴｒ３４のドレイン端子）からは、増幅された１ビット信号＃３ａに逆相の１ビット信号＃３ｂが出力される。また、ＬＰＦ３３は、増幅された１ビット信号＃３ａおよび、増幅された１ビット信号＃３ｂを平滑化し、それぞれ、出力信号＃４ａおよび出力信号＃４ｂを出力する。

図１６は、補償回路３４の構成例を示すブロック図である。

図１６に示すように、補償回路３４は、エッジ検出器３４２、パルス幅検出器３４３、補償量算出回路３４４、および、メモリ３４５を備えている。

エッジ検出器３４２はＤ級アンプ１におけるエッジ検出器１４２と同様の機能を有しており、１ビット信号＃２がローレベルからハイレベルに立ち上がると、立ち上がり検出信号＃３４２ａを出力し、１ビット信号＃２がハイレベルからローレベルに立ち上がると、立ち下がり検出信号＃３４２ｂを出力する。立ち上がり検出信号＃３４２ａおよび立ち下がり検出信号＃３４２ｂは、補償量算出回路３４４に入力される。また、補償量算出回路３４４には、入力信号＃１も入力されている。

パルス幅検出器３４３は、入力される１ビット信号＃２のハイレベル区間が終了したタイミングでそのハイレベル区間の長さに応じた多ビット信号信号＃３４３ａを出力し、入力される１ビット信号＃２のローレベル区間が終了したタイミングでそのローレベル区間の長さに応じた多ビット信号＃３４３ｂを出力する。出力された多ビット信号＃３４３ａ、および多ビット信号＃３４３ｂは、補償量算出回路３４４に入力される。すなわち、補償量算出回路３４４は、多ビット信号＃３４３ａを受けることによって、パルス幅検出器３４３に入力されていた１ビット信号＃２のハイレベル区間であって、多ビット信号＃３４３ａを受けたタイミングの直前に終了したハイレベル区間の長さを取得することができる。同様に、補償量算出回路３４４は、多ビット信号＃３４３ｂを受けることによって、パルス幅検出器３４３に入力されていた１ビット信号＃２のローレベル区間であって、多ビット信号＃３４３ｂを受けたタイミングの直前に終了したローレベル区間の長さを取得することができる。

メモリ３４５には、デッドタイムの長さＴdead、時定数τ、漸近電流値Ｖcc／Ｒ、閾値αｍ、閾値αｐが格納されている。また、入力信号＃１の値Ｓinと電流値ＩＬとの対応関係を表すテーブルＴｂ１、すなわち、入力信号の値Ｓinがわかれば、それに応じた電流値ＩＬがわかるようなテーブルＴｂ１が格納されている。また、後述する歪み電流値と、入力信号＃１の値に加算すべき補償値との対応関係を表すテーブルＴｂ２も格納されている。なお、デッドタイムの長さＴdead、時定数τ、および、漸近電流値Ｖcc／Ｒは理論計算や実測などにより予め決定しておくことができるものである。

補償量算出回路３４４は、入力信号＃１の値Ｓinを検出し、その値と閾値αｍおよび閾値αｐとの比較を行うとともに、入力信号＃１の値Ｓin、パルス幅信号＃３４３、デッドタイムの長さＴdead、時定数τ、および漸近電流値Ｖcc／Ｒ、閾値αｍおよび閾値αｐに基づいて、補償信号＃５を生成し、出力する。

以下では、補償回路３４における補償信号＃５の値の算出動作について、入力信号＃１の値Ｓinが閾値αｐ以上である場合と入力信号＃１の値Ｓinが閾値αｍ以下である場合とに分けて説明を行う。また、出力信号＃４の電流値ＩＬに含まれる歪み電流値の算出の原理については、その後に図面を参照しつつ説明を行う。

（入力信号＃１の値Ｓinが閾値αｐ以上である場合）
まず、補償量算出回路３４４は、入力信号＃１の値Ｓinが閾値αｐ以上であると検出している状態で、エッジ検出器３４２から立ち上がり検出信号＃３４２ａを受けると、それに引き続いてパルス幅測定器から入力されるビット信号＃３４３ａおよび多ビット信号＃３４３ｂから、それぞれ、１ビット信号＃２のハイレベル区間の長さ（長さをＴhiとする）およびそれに引き続くローレベル区間の長さ（長さをＴloとする）を取得し始める。

また、立ち上がり検出信号＃３４２ａを受けた補償量算出回路３４４は、その時点からデッドタイムＴdead経過後の入力信号＃１の値Ｓinの値を取得し、あらかじめメモリ３４５に格納されているテーブルに基づき、取得した値Ｓinに対応する電流値ＩＬの値（大きさをＩＬ１とする）を決定する。尚、デッドタイムは十分短いので、実質的には立ち上がり検出信号＃３４２ａを受けた時点での入力信号＃１の値Ｓinの値を、デッドタイムＴdead経過後の入力信号＃１の値Ｓinの値として扱うことが出来る。

続いて、補償量算出回路３４４は、関係式
ＩＬ２＝ＩＬｐ１（ｔ１）＝（ＩＬ１−Ｖcc／Ｒ）ｅｘｐ（−ｔ１／τ）＋Ｖcc／Ｒ ．．．（Ａ１）
ＩＬ３＝ＩＬｐ２（ｔ２）＝（ＩＬ２＋Ｖcc／Ｒ）ｅｘｐ（−ｔ２／τ）−Ｖcc／Ｒ ．．．（Ａ２）
ＩＬ４＝ＩＬｐ３（ｔ３）＝（ＩＬ３＋Ｖcc／Ｒ）ｅｘｐ（−ｔ３／τ）−Ｖcc／Ｒ ．．．（Ａ３）
ＩＬ５＝ＩＬｐ４（ｔ４）＝（ＩＬ４＋Ｖcc／Ｒ）ｅｘｐ（−ｔ４／τ）−Ｖcc／Ｒ ．．．（Ａ４）
に基づいて、電流値ＩＬ２〜ＩＬ５を決定する。上記の式（Ａ１）〜（Ａ４）において、ｔ１＝Ｔhi−Ｔdead、ｔ２＝Ｔdead、ｔ３＝Ｔlo−Ｔdead、ｔ４＝Ｔdeadである。また、デッドタイムの長さＴdeadの値、Ｖcc／Ｒの値、τの値はメモリ３４５から読み出される。
ここで、（ｔ１＋ｔ２＋ｔ３＋ｔ４）の時間は、例えば、一般的なＰＷＭのキャリア周期の場合、１／(数１００ｋＨｚ) 秒であり、通常のオーディオＰＣＭ信号のサンプリング周期に比べ十分に短いため、近似的に、ＩＬ１＝ＩＬ５とおくことができる。

続いて、補償量算出回路３４４は、上記ＩＬｐ１（ｔ１）〜ＩＬｐ４（ｔ４）の式、およびＩＬ１＝ＩＬ５の仮定に基づいて、以下の関係式より、（ｔ１＋ｔ２＋ｔ３＋ｔ４）の区間における実際の平均電流値ＩＬａｖｅ＿ｄを算出する。

また、補償量算出回路３４４は、関係式
ＩＬ３’＝ＩＬｐ１’（ｔ１’）＝（ＩＬ１−Ｖcc／Ｒ）ｅｘｐ（−ｔ１’／τ）＋Ｖcc／Ｒ ．．．（Ｃ１）
ＩＬ５’＝ＩＬｐ３’（ｔ３’）＝（ＩＬ３’＋Ｖcc／Ｒ）ｅｘｐ（−ｔ３’／τ）−Ｖcc／Ｒ ．．．（Ｃ２）
に基づいて、電流値ＩＬ３’、および電流値ＩＬ５’を決定する。ここで、ｔ１’＝Ｔhi、ｔ３’＝Ｔloである。
ここで、（ｔ１’＋ｔ３’）の時間は、例えば、一般的なＰＷＭのキャリア周期の場合、１／(数１００ｋＨｚ) 秒であり、通常のオーディオＰＣＭ信号のサンプリング周期に比べ十分に短いため、近似的に、ＩＬ３’＝ＩＬ５’とおくことができる。

さらに、補償量算出回路３４４は、上記ＩＬｐ１’（ｔ１’）およびＩＬｐ３’（ｔ３’）の式、およびＩＬ３’＝ＩＬ５’の仮定に基づいて、以下の関係式より、（ｔ１‘＋ｔ３’）の区間におけるデッドタイムがなかった場合の平均電流値ＩＬａｖｅ＿ｉを算出する。

続いて、補償量算出回路３４４は、歪み電流値ＩＬａｖｅ＿ｉ−ＩＬａｖｅ＿ｄを算出する。ここで、歪み電流値ＩＬａｖｅ＿ｉ−ＩＬａｖｅ＿ｄは、入力信号＃１の値Ｓinが閾値αｐ以上である場合に、デッドタイムの存在に起因して出力信号＃４の電流値に含まれる歪みを表している。

続いて、補償量算出回路３４４は、あらかじめメモリ３４５に格納されているテーブルＴｂ２基づき、歪み電流値ＩＬａｖｅ＿ｉ−ＩＬａｖｅ＿ｄに対応した補償値（大きさをβｐ’とする）を決定し、加算器１５に対して出力する。ここで、補償値βｐ’は、出力信号＃４の電流値に含まれる歪み電流値ＩＬａｖｅ＿ｉ−ＩＬａｖｅ＿ｄ分の電流を補償するために加算器１５において入力信号＃１に加算すべき補償値である。

このように、補償量算出回路３４４は、入力信号＃１の値Ｓinが閾値αｐ以上である場合には、１ビット信号＃２のパルス幅、および、入力信号＃１の具体的な値に応じて、入力信号＃１の値に加算すべき補償値βｐ’を算出し、加算器１５に対して出力する。

なお、歪み電流値と補償値との関係は、実測により予め定めておくことができるものである。

（入力信号＃１の値Ｓinが閾値αｍ以下である場合）
一方、補償量算出回路３４４は、入力信号＃１の値Ｓinが閾値αｍ以下であると検出している状態で、エッジ検出器３４２から立ち下がり検出信号＃３４２ｂを受けると、それに引き続いてパルス幅測定器から入力される多ビット信号＃３４３ｂおよび多ビット信号＃３４３ａから、それぞれ、１ビット信号＃２のローレベル区間の長さ（長さをＴlo’とする）およびそれに引き続くハイレベル区間の長さ（長さをＴhi’とする）を取得する。

また、立ち下がり検出信号＃３４２ｂを受けた補償量算出回路３４４は、その時点からデッドタイムＴdead経過後の入力信号＃１の値Ｓinの値を取得し、あらかじめメモリ３４５に格納されているテーブルに基づき、取得した値Ｓinに対応する電流値ＩＬの値（大きさをＩＬ３１とする）を決定する。尚、デッドタイムは十分短いので、実質的には立ち上がり検出信号＃３４２ａを受けた時点での入力信号＃１の値Ｓinの値を、デッドタイムＴdead経過後の入力信号＃１の値Ｓinの値として扱うことが出来る。

続いて、補償量算出回路３４４は、関係式
ＩＬ３２＝ＩＬｐ３１（ｔ３１）＝（ＩＬ３１＋Ｖcc／Ｒ）ｅｘｐ（−ｔ３１／τ）−Ｖcc／Ｒ ．．．（Ｅ１）
ＩＬ３３＝ＩＬｐ３２（ｔ３２）＝（ＩＬ３２−Ｖcc／Ｒ）ｅｘｐ（−ｔ３２／τ）＋Ｖcc／Ｒ ．．．（Ｅ２）
ＩＬ３４＝ＩＬｐ３３（ｔ３３）＝（ＩＬ３３−Ｖcc／Ｒ）ｅｘｐ（−ｔ３３／τ）＋Ｖcc／Ｒ ．．．（Ｅ３）
ＩＬ３５＝ＩＬｐ３４（ｔ３４）＝（ＩＬ３４−Ｖcc／Ｒ）ｅｘｐ（−ｔ３４／τ）＋Ｖcc／Ｒ ．．．（Ｅ４）
に基づいて、電流値ＩＬ３２〜ＩＬ３５を決定する。上記の式（Ｅ１）〜（Ｅ４）において、ｔ３１＝Ｔlo’−Ｔdead、ｔ３２＝Ｔdead、ｔ３３＝Ｔhi’−Ｔdead、ｔ３４＝Ｔdeadである。また、デッドタイムの長さＴdeadの値、Ｖcc／Ｒの値、τの値はメモリ３４５から読み出される。
ここで、（ｔ３１＋ｔ３２＋ｔ３３＋ｔ３４）の時間は、例えば、一般的なＰＷＭのキャリア周期の場合、１／(数１００ｋＨｚ) 秒であり、通常のオーディオＰＣＭ信号のサンプリング周期に比べ十分に短いため、近似的に、ＩＬ３１＝ＩＬ３５とおくことができる。

続いて、補償量算出回路３４４は、上記ＩＬｐ３１（ｔ３１）〜ＩＬｐ３４（ｔ３４）の式、およびＩＬ３１＝ＩＬ３５の仮定に基づいて、以下の関係式より、（ｔ３１＋ｔ３２＋ｔ３３＋ｔ３４）の区間における実際の平均電流値ＩＬａｖｅ＿ｄ’を算出する。

また、補償量算出回路３４４は、関係式
ＩＬ３３’＝ＩＬｐ３１’（ｔ３１’）＝（ＩＬ３１−Ｖcc／Ｒ）ｅｘｐ（−ｔ３１’／τ）＋Ｖcc／Ｒ ．．．（Ｇ１）
ＩＬ３５’＝ＩＬｐ３３’（ｔ３３’）＝（ＩＬ３３’＋Ｖcc／Ｒ）ｅｘｐ（−ｔ３３’／τ）−Ｖcc／Ｒ ．．．（Ｇ２）
に基づいて、電流値ＩＬ３３’、および電流値ＩＬ３５’を決定する。ここで、ｔ３１’＝Ｔlo’、ｔ３’＝Ｔhi’である。
ここで、（ｔ３１’＋ｔ３３’）の時間は、例えば、一般的なＰＷＭのキャリア周期の場合、１／(数１００ｋＨｚ) 秒であり、通常のオーディオＰＣＭ信号のサンプリング周期に比べ十分に短いため、近似的に、ＩＬ３３’＝ＩＬ３５’とおくことができる。

さらに、補償量算出回路３４４は、上記ＩＬｐ３１’（ｔ３１’）およびＩＬｐ３３’（ｔ３３’）の式、およびＩＬ３３’＝ＩＬ３５’の仮定に基づいて、以下の関係式より、（ｔ３１‘＋ｔ３３’）の区間におけるデッドタイムがなかった場合の平均電流値ＩＬａｖｅ＿ｉ’を算出する。

続いて、補償量算出回路３４４は、歪み電流値ＩＬａｖｅ＿ｉ’−ＩＬａｖｅ＿ｄ’を算出する。ここで、歪み電流値ＩＬａｖｅ＿ｉ’−ＩＬａｖｅ＿ｄ’は、入力信号＃１の値Ｓinが閾値αｍ以下である場合に、デッドタイムの存在に起因して出力信号＃４の電流値に含まれる歪みを表している。

続いて、補償量算出回路３４４は、あらかじめメモリ３４５に格納されているテーブルＴｂ２基づき、歪み電流値ＩＬａｖｅ＿ｉ’−ＩＬａｖｅ＿ｄ’に対応した補償値（大きさをβｍ’とする）を決定し、加算器１５に対して出力する。ここで、補償値βｍ’は、出力信号＃４の電流値に含まれる歪み電流値ＩＬａｖｅ＿ｉ’−ＩＬａｖｅ＿ｄ’分の電流を補償するために加算器１５において入力信号＃１に加算すべき補償値である。

このように、補償量算出回路３４４は、入力信号＃１の値Ｓinが閾値αｍ以下である場合には、１ビット信号＃２のパルス幅、および、入力信号＃１の具体的な値に応じて、入力信号＃１の値に加算すべき補償値βｍ’を算出し、加算器１５に対して出力する。

以上のように、本実施形態に係るＤ級アンプ３は、入力信号＃１の値Ｓin、および、１ビット信号＃２のパルス幅に応じた歪み電流値を算出し、それに対応する補償値である補償信号＃５を出力する。

このような構成をとることによって、Ｄ級アンプ３は、入力信号＃１の値Ｓin、および、１ビット信号＃２のパルス幅が変動するような場合であっても、デッドタイム歪みを適切に補償することができる。

なお、上記の説明では、１ビット信号＃２の１周期、すなわち、１対のハイレベル区間およびローレベル区間に対して、補償値を算出する構成としたが、本発明はこれに限られない。すなわち、１ビット信号＃２におけるハイレベル区間およびローレベル区間のそれぞれに対して、補償値を算出するような構成としてもよい。または、αｐ以上かαｍ以下であるかに関わらず、ある立ち上がり検出信号＃３４２ａから次の立ち上がり検出信号＃３４２ａ’までの１周期に対して、補償値を算出するような構成にしても良い。さらには、αｐ＝αｍ＝０とすることも可能である。

また、実際上は、補償量算出回路３４４にて、必ずしも上記の計算を行わなくてもよい。すなわち、入力された１ビット信号＃２のハイレベル区間の長さ、１ビット信号＃２のローレベル区間の長さ、および入力信号＃１の値に対応する補償値を上記算出方法で予め計算しておき、その結果をメモリ３４５に格納しておけば、上記の値が入力された段階で直ちに補償値を決定することが可能である。

また、上記の構成では、１ビット信号＃２のハイレベル区間の長さ、１ビット信号＃２のローレベル区間の長さ、および入力信号＃１の値をインプットとして補償値を算出したが、本発明はこれに限られるものではない。例えば、ＰＷＭ変調のように、ハイレベル区間の長さとローレベル区間の長さとの和が予め分かっているような場合には、ローレベル区間の長さ、もしくは、ハイレベル区間の長さのどちらか一方が入力されれば、もう一方の長さを算出することができる。したがって、そのような場合には、１ビット信号＃２のハイレベル区間の長さ、もしくは、１ビット信号＃２のローレベル区間の何れか一方と、入力信号＃１の値をインプットとして、補償値を算出することができる。

また、実施形態１における変形例２〜変形例６のように、エミュレータを経た入力信号＃１や、入力信号＃１以外の信号に基づいて、補償値を算出するような構成としてもよい。

（歪み電流値の算出原理）
以下では、歪み電流値の算出原理について、図１７（ａ）〜（ｂ）から図２１（ａ）〜（ｄ）を参照しつつ説明を行う。

図１７は、電流値ＩＬに対するデッドタイムの影響を説明するためのものであり、図１７（ａ）は、１ビット信号＃２のデューティ比が０．５に近く、電流値ＩＬが交互に正負の値をとる場合の、増幅回路３２の内部を流れる電流の方向を示した図であり、図１７（ｂ）は、その場合の、電流値ＩＬと、駆動信号＃３２１〜＃３２４の値の変化を示したタイミングチャートである。図１７（ａ）におけるＩ１１〜Ｉ１４は、それぞれ、図１７（ｂ）における区間ｔ１１〜ｔ１４において、増幅回路３２の内部を流れる電流の向きを表している。

また、図１８は、電流値ＩＬに対するデッドタイムの影響を説明するためのものであり、図１８（ａ）は、１ビット信号＃２のデューティ比が０．５より大きく、電流値ＩＬが正の値のみをとる場合の、増幅回路３２の内部を流れる電流の方向を示した図であり、図１８（ｂ）は、その場合の、電流値ＩＬと、駆動信号＃３２１〜＃３２４の値の変化を示したタイミングチャートである。図１８（ａ）におけるＩ２１〜Ｉ２４は、それぞれ、図１８（ｂ）における区間ｔ２１〜ｔ２４において、増幅回路３２の内部を流れる電流の向きを表している。

また、図１９は、電流値ＩＬに対するデッドタイムの影響を説明するためのものであり、図１９（ａ）は、１ビット信号＃２のデューティ比が０．５より小さく、電流値ＩＬが負の値のみをとる場合の、増幅回路３２の内部を流れる電流の方向を示した図であり、図１９（ｂ）は、その場合の、電流値ＩＬと、駆動信号＃３２１〜＃３２４の値の変化を示したタイミングチャートである。図１９（ａ）におけるＩ３１〜Ｉ３４は、それぞれ、図１９（ｂ）における区間ｔ３１〜ｔ３４において、増幅回路３２の内部を流れる電流の向きを表している。

まず、１ビット信号＃２のデューティ比が０．５より大きく、電流値ＩＬが正の値のみをとる場合の電流値ＩＬに対するデッドタイムの影響について、図２０（ａ）〜（ｆ）を参照しながら説明する。

図２０（ａ）〜（ｆ）は、１ビット信号＃２のデューティ比が０．５より大きく、電流値ＩＬが正の値のみをとる場合の電流値ＩＬに対するデッドタイムの影響を具体的に説明するためのものであって、図２０（ａ）は、電流値ＩＬの経時変化をより詳しく示すものである。図１８（ｂ）における区間ｔ２１、区間ｔ２２、区間ｔ２３、区間ｔ２４は、それぞれ、図２０（ａ）における区間ｔ１（時間の長さｔ１）、区間ｔ２（時間の長さｔ２）、区間ｔ３（時間の長さｔ３）、区間ｔ４（時間の長さｔ４）に対応している。また、区間ｔ１における電流値ＩＬの値をＩＬｐ１（ｔ）（０≦ｔ≦ｔ１）と表し、区間ｔ２における電流値ＩＬの値をＩＬｐ２（ｔ）（０≦ｔ≦ｔ２）と表し、区間ｔ３における電流値ＩＬの値をＩＬｐ３（ｔ）（０≦ｔ≦ｔ３）と表し、区間ｔ４における電流値ＩＬの値をＩＬｐ４（ｔ）（０≦ｔ≦ｔ４）と表す。また、区間ｔ１〜ｔ４の開始時点における電流値を、それぞれ、ＩＬ１〜ＩＬ４と表し、区間ｔ４の終了時点における電流値をＩＬ５と表す。また、図２０（ｂ）〜（ｅ）は、それぞれ、ＩＬｐ１（ｔ）〜ＩＬｐ４（ｔ）を算出するためのモデルの回路図であり、図２０（ｆ）は、その算出に用いるパラメータを示す表である。

図２０（ｂ）〜（ｅ）に示すように、ＩＬｐ１（ｔ）〜ＩＬｐ４（ｔ）を算出するためのモデルは、インダクタＬ（インダクタンスＬ）と抵抗Ｒ（抵抗値Ｒ）の直列回路によって表される。

図２０（ｂ）〜（ｅ）に示したモデルにおいて、ＩＬｐの初期値をＩ₀とし、無限時間経過後の値をＩ_∞とすると、時間ｔ経過後のＩＬｐは、ＩＬｐ＝（Ｉ₀−Ｉ_∞）ｅｘｐ（−ｔ／τ）＋Ｉ_∞ と表すことができる。ここで、時定数τは、インダクタンスＬと抵抗値Ｒをｐ用いて、τ＝Ｌ／Ｒと表される。また、区間ｔ１〜ｔ４に対するＩ₀およびＩ_∞の具体的な値は図２０（ｆ）に示されている。図２０（ｆ）に示すように、Ｉ_∞の具体的な値は、漸近電流値Ｖcc／Ｒによって定まる。

これらを用いて、ＩＬ２〜ＩＬ５は、上記式（Ａ１）〜（Ａ４）のように表すことができる。また、区間ｔ１〜ｔ４において、デッドタイムの影響を受けつつ、実際に流れた電流の平均電流値ＩＬａｖｅ＿ｄは、上記式（Ｂ）で表される。

一方で、デッドタイムの影響がないと仮定した場合の電流値ＩＬの変化は、図２１（ａ）〜（ｄ）を参照して説明すれば以下のようになる。

図２１は、１ビット信号のデューティ比が０．５より大きく、電流値ＩＬが正の値のみをとる場合であって、デッドタイムがないと仮定した場合の電流値ＩＬの変化を具体的に説明するためのものであって、（ａ）は、電流値ＩＬの経時変化をより詳しく示すものであり、（ｂ）〜（ｃ）は、電流値ＩＬを算出するためのモデルの回路図であり、（ｄ）は、その算出に用いるパラメータを示す表である。

デッドタイムの影響がない場合には、上記電流値ＩＬｐ１〜ＩＬｐ４に対応した電流値をＩＬｐ１’〜ＩＬｐ４’とおき、上記時間ｔ１〜ｔ４に対応した時間をｔ１’〜ｔ４’（ｔ２’＝ｔ４’＝０）とおき、上記電流値ＩＬ１〜ＩＬ５に対応した電流値をＩＬ１’〜ＩＬ５’とおくと、電流値ＩＬ３’、ＩＬ５’は、上記式（Ｃ１）においてＩＬをＩＬ’に置き換えたもの、および（Ｃ２）のように表される。また、ＩＬ２’はＩＬ３’に等しく、ＩＬ４’はＩＬ５’に等しくなる。

以上から、区間ｔ１’〜ｔ４’において、デッドタイムの影響を受けずに流れたと仮定される電流の平均電流値ＩＬａｖｅ＿ｉは、上記式（Ｄ）により表される。

上記式（Ｂ）および（Ｄ）より、デッドタイムに起因した歪み電流値は、ＩＬａｖｅ＿ｉ−ＩＬａｖｅ＿ｄと求まる。

以上が、１ビット信号＃２のデューティ比が０．５より大きく、電流値ＩＬが正の値のみをとる場合の歪み電流値の算出原理である。

１ビット信号＃２のデューティ比が０．５より小さく、電流値ＩＬが負の値のみをとる場合についても、図１９（ａ）〜（ｂ）を参照することによって、歪み電流値を同様に算出することができる。

本発明は上述した各実施の形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項で示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

本発明は、音声信号の電力増幅等に用いられるＤ級アンプに好適に用いることができる。

１ Ｄ級アンプ
１１ 変調回路（パルス信号生成回路）
１１１ ΔΣ変調回路（マルチビット信号生成回路）
１１２ ＰＷＭ変換回路（変換回路）
１２ 増幅回路（スイッチング回路）
１３ ローパスフィルタ
１４ 補償回路（推定手段、補償手段）
２５ エミュレータ（デジタルフィルタ）
＃１ 入力信号
＃４ 出力信号
ＩＬ 出力信号＃４の電流値（負荷電流）
βｐ 補償値（第１の補償値）
βｍ 補償値（第２の補償値）
αｐ 閾値（第１の閾値）
αｍ 閾値（第２の閾値）

Claims (9)

1. 入力信号により変調されたパルス信号を生成するパルス信号生成回路と、上記パルス信号をＤ級増幅するスイッチング回路とを備えたＤ級アンプであって、
   上記スイッチング回路に接続された負荷を流れる負荷電流の向きを推定する推定手段と、
   上記推定手段によって、上記負荷電流の向きが第１の向きであると推定されたときに、上記パルス信号に含まれる各パルスの立ち上がりをトリガにして、上記入力信号の値に第１の補償値を加算し、上記推定手段によって、上記負荷電流の向きが第２の向きであると推定されたときに、上記パルス信号に含まれる各パルスの立ち下がりをトリガにして、上記入力信号の値に第２の補償値を加算する補償手段と、
   を備えていることを特徴とするＤ級アンプ。
2. 上記推定手段は、
   上記入力信号を参照し、上記入力信号の値が予め定められた第１の閾値以上であるとき、上記負荷電流の向きは上記第１の向きであると推定し、上記入力信号の値が予め定められた第２の閾値以下であるとき、上記負荷電流の向きは上記第２の向きであると推定する、
   ことを特徴とする請求項１に記載のＤ級アンプ。
3. 上記入力信号に作用するデジタルフィルタであって、負荷を含む当該Ｄ級アンプの伝達関数を模擬する伝達関数を有するデジタルフィルタを更に備えており、
   上記推定手段は、上記デジタルフィルタを経た上記入力信号を参照し、上記デジタルフィルタを経た上記入力信号の値が予め定められた第１の閾値以上であるとき、上記負荷電流の向きは上記第１の向きであると推定し、上記デジタルフィルタを経た上記入力信号の値が予め定められた第２の閾値以下であるとき、上記負荷電流の向きは上記第２の向きであると推定する、
   ことを特徴とする請求項１に記載のＤ級アンプ。
4. 上記パルス信号を平滑化するフィルタ回路を更に備えており、
   上記推定手段は、上記フィルタ回路によって平滑化された上記パルス信号を参照し、上記フィルタ回路によって平滑化された上記パルス信号の値が予め定められた第１の閾値以上であるとき、上記負荷電流の向きは上記第１の向きであると推定し、上記フィルタ回路によって平滑化された上記パルス信号の値が予め定められた第２の閾値以下であるとき、上記負荷電流の向きは上記第２の向きであると推定する、
   ことを特徴とする請求項１に記載のＤ級アンプ。
5. 上記パルス信号生成回路は、上記入力信号によって変調されたマルチビット信号を生成するマルチビット信号生成回路と、上記マルチビット信号を上記パルス信号に変換する変換回路とを含み、
   上記推定手段は、上記マルチビット信号を参照し、上記マルチビット信号の値が予め定められた第１の閾値以上であるとき、上記負荷電流の向きは上記第１の向きであると推定し、上記マルチビット信号の値が予め定められた第２の閾値以下であるとき、上記負荷電流の向きは上記第２の向きであると推定する、
   ことを特徴とする請求項１に記載のＤ級アンプ。
6. 上記パルス信号生成回路は、上記入力信号によって変調されたマルチビット信号を生成するマルチビット信号生成回路と、上記マルチビット信号を上記パルス信号に変換する変換回路とを含み、
   当該Ｄ級アンプは、上記マルチビット信号に作用するデジタルフィルタであって、上記マルチビット信号生成回路に接続された負荷の伝達関数を模擬する伝達関数を有するデジタルフィルタを更に備えており、
   上記推定手段は、上記デジタルフィルタを経た上記マルチビット信号を参照し、上記デジタルフィルタを経た上記マルチビット信号の値が予め定められた第１の閾値以上であるとき、上記負荷電流の向きは上記第１の向きであると推定し、上記デジタルフィルタを経た上記マルチビット信号の値が予め定められた第２の閾値以下であるとき、上記負荷電流の向きは上記第２の向きであると推定する、
   ことを特徴とする請求項１に記載のＤ級アンプ。
7. 上記補償手段は、
   上記パルス信号に含まれる各パルスのエッジをトリガにして、上記入力信号の値に加算すべき第１の補償値を、当該パルスの直前のパルスのパルス幅とそのときの信号振幅に応じて設定し、
   上記パルス信号に含まれる各パルスのエッジをトリガにして、上記入力信号の値に加算すべき第２の補償値を、当該パルスと当該パルスの直前のパルスとのパルス間隔とそのときの信号振幅に応じて設定する、
   ことを特徴とする請求項１から６の何れか１項に記載のＤ級アンプ。
8. 上記補償手段は、
   上記パルス信号に含まれる各パルスのエッジをトリガにして、上記入力信号の値に加算すべき第１の補償値を、更に、当該パルスと上記直前のパルスとのパルス間隔に応じて設定し、
   上記パルス信号に含まれる各パルスのエッジをトリガにして、上記入力信号の値に加算すべき第２の補償値を、更に、当該パルスのパルス幅に応じて設定する、
   ことを特徴とする請求項７に記載のＤ級アンプ。
9. 入力信号により変調されたパルス信号を生成するパルス信号生成ステップと、スイッチング回路を用いて上記パルス信号をＤ級増幅するスイッチングステップとを含むＤ級増幅方法であって、
   上記スイッチング回路に接続された負荷を流れる負荷電流の向きを推定する推定ステップと、
   上記推定ステップにて、上記負荷電流の向きが第１の向きであると推定されたときに、上記パルス信号に含まれる各パルスの立ち上がりをトリガにして、上記入力信号の値に第１の補償値を加算し、上記推定ステップにて、上記負荷電流の向きが第２の向きであると推定されたときに、上記パルス信号に含まれる各パルスの立ち下がりをトリガにして、上記入力信号の値に第２の補償値を加算する補償ステップと、
   を含むことを特徴とするＤ級増幅方法。

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