JP2011066558A - Ｄ級増幅器 - Google Patents

Abstract

【課題】 回路を大規模化、複雑化することなくＤ級増幅器においてミュート機能を実現する。
【解決手段】 出力制限指令発生部３１０は、出力デジタル信号ＶＯｐおよびＶＯｎがクリップしたのを検出して、出力制限指令信号Ｃｄｅｔを出力する。減衰指令パルス発生部３２０は、出力制限指令信号Ｃｄｅｔを積分するキャパシタＣ３０を有し、キャパシタＣ３０の電圧ＶＣ１に応じたパルス幅を持った周期的な減衰指令パルスＳＷを出力する。減衰器１６０は、Ｄ級増幅器に対する入力信号ＶＩｐおよびＶＩｎの入力経路に設けられ、減衰指令パルスＳＷが与えられることによりＯＮとなって入力信号を減衰させる。ミュート制御部３３０は、出力制限指令信号Ｃｄｅｔとは独立にキャパシタＣ３０の電圧ＶＣ１を制御して、減衰器１６０により入力信号に与える減衰量を制御する。
【選択図】図１

Description

この発明は、オーディオ機器のパワーアンプなどに好適なＤ級増幅器に関する。

Ｄ級増幅器は、入力信号に応じてパルス幅が変調されたパルス列を生成し、このパルス列により、負荷を駆動するアンプである。このＤ級増幅器は、オーディオ機器等においてスピーカを駆動するパワーアンプとして用いられる場合が多い。なお、この種のＤ級増幅器に関する文献として例えば特許文献１がある。

特開２００７−１２４６２４号公報

ところで、Ｄ級増幅器を搭載したオーディオ装置では、ミュート機能を設ける必要が生じる場合がある。従来、このような要求に応えるため、Ｄ級増幅器の入力部にオペアンプによるアッテネート回路またはボリューム回路を設けてミュート機能を実現していた。しかし、このようなアッテネート回路やボリューム回路を設けると、回路が大規模化し、Ｄ級増幅器が高価なものとなる。また、Ｄ級増幅器内において、アッテネート回路やボリューム回路を制御する必要があるため、制御が複雑になるという問題があった。

この発明は、以上説明した事情に鑑みてなされたものであり、回路を大規模化、複雑化することなくＤ級増幅器においてミュート機能を実現する技術的手段を提供することを目的とする。

この発明は、入力信号から負荷を駆動するデジタル信号を生成するＤ級増幅器において、前記デジタル信号がある制限範囲を越えたことを検出して、出力制限指令信号を出力する出力制限指令発生手段と、前記出力制限指令信号を積分する積分器を有し、前記積分器の積分値に応じたパルス幅を持った周期的な減衰指令パルスを出力する減衰指令パルス発生手段と、前記入力信号の入力経路に設けられ、前記減衰指令パルスが与えられることにより前記入力信号を減衰させる減衰手段と、前記出力制限指令信号とは独立に前記積分器の積分値を制御して、前記減衰手段により前記入力信号に与える減衰量を制御するミュート制御手段とを提供する。

ここで、「デジタル信号がある制限範囲を越えた」とは、例えばクリップ状態または予め指定されたパワーの上限値を越えた状態が該当する。この発明において、出力制限指令発生手段は、この「デジタル信号がある制限範囲を越えた」ことを検出して、出力制限指令信号を出力し、積分器は、この出力制限指令信号を積分する。そして、減衰指令パルス発生手段は、積分器の積分値に応じたパルス幅を持った周期的な減衰指令パルスを出力し、減衰手段に入力信号を断続的に減衰させる。従って、デジタル信号が例えばクリップ状態となり、または予め指定されたパワーの上限値を越えると、入力信号を減衰させる減衰指令パルスのパルス幅を広げる負帰還制御が働き、デジタル信号がクリップ状態になるのを回避し、あるいはデジタル信号をパワーを上限値以内に制限することができる。一方、ミュート制御手段は、出力制限指令信号とは独立に積分器の積分値を制御する。これにより減衰指令パルス発生手段が出力する減衰指令パルスのパルス幅が制御され、ミュートが実現される。この発明によれば、クリップ防止等のためにＤ級増幅器に設けられている積分器、減衰指令パルス発生手段および減衰手段がミュート制御に利用される。従って、回路規模を増大させることなく、かつ、制御を複雑にすることなく、ミュート機能を実現することができる。

この発明の第１実施形態であるＤ級増幅器の構成を示す回路図である。 同実施形態における三角波信号の波形を示す図である。 同実施形態におけるパルス幅変調回路１３０の各部の信号波形を示す図である。 同実施形態におけるミュート制御部３３０の構成例を示す回路図である。 同実施形態における各部の信号波形を示す図である。 同実施形態のミュート動作時における各部の信号波形を示す図である。 この発明の第２実施形態であるＤ級増幅器の構成を示す回路図である。 同実施形態における各部の信号波形を示す図である。 この発明の第３実施形態であるＤ級増幅器における無信号検出部４００の構成を示す回路図である。 同無信号検出部４００において行なわれるアタック動作およびリリース動作の様子を示す波形図である。 同無信号検出部４００におけるリリースクロックＰＧｐおよびＰＧｎ、転送クロックＣＫｐおよびＣＫｎの波形を例示する図である。

以下、図面を参照し、この発明の実施の形態を説明する。
＜第１実施形態＞
図１は、この発明の第１実施形態であるＤ級増幅器の構成を示す回路図である。このＤ級増幅器は、入力端１０１ｐおよび１０１ｎに与えられる正逆２相のアナログ入力信号ＶＩｐおよびＶＩｎのレベルに応じてパルス幅変調された正逆２相のデジタル信号ＶＯｐおよびＶＯｎを生成し、出力端１０２ｐおよび１０２ｎから各々出力する回路である。ここで、出力端１０２ｐおよび１０２ｎ間には、フィルタおよびスピーカコイル等の負荷２００が介挿されている。また、入力端１０１ｐおよび出力端１０２ｎ間には、抵抗Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４およびＲ１５が直列に介挿され、入力端１０１ｎおよび出力端１０２ｐ間には、抵抗Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４およびＲ２５が直列に介挿されている。これらの各抵抗の抵抗値は、Ｒ１１＝Ｒ２１、Ｒ１２＝Ｒ２２、Ｒ１３＝Ｒ２３、Ｒ１４＝Ｒ２４、Ｒ１５＝Ｒ２５となっている。

誤差積分器１１０の正相入力端１１１ｐには、抵抗Ｒ１１、Ｒ１２およびＲ１３を介して正相の入力アナログ信号ＶＩｐが与えられ、誤差積分器１１０の逆相入力端１１１ｎには抵抗Ｒ２１、Ｒ２２およびＲ２３を介して逆相の入力アナログ信号ＶＩｎが与えられる。また、誤差積分器１１０の正相入力端１１１ｐには、抵抗Ｒ１５およびＲ１４を介して逆相デジタル信号ＶＯｎが帰還され、誤差積分器１１０の逆相入力端１１１ｎには、抵抗Ｒ２５およびＲ２４を介して正相デジタル信号ＶＯｐが帰還される。そして、誤差積分器１１０は、このようにして与えられる入力アナログ信号ＶＩｐおよびＶＩｎとデジタル信号ＶＯｐおよびＶＯｎとの誤差を積分して、積分結果を示す正逆２相の積分値信号ＶＤｐおよびＶＤｎを正相出力端１１２ｐおよび逆相出力端１１２ｎから各々出力する。

誤差積分器１１０に対する入力アナログ信号ＶＩｐおよびＶＩｎの入力経路において、抵抗Ｒ１２およびＲ１３の共通接続点と抵抗Ｒ２２およびＲ２３の共通接続点の間にはキャパシタＣ１０が介挿されている。このキャパシタＣ１０が設けられた入力経路は、誤差積分器１１０に入力アナログ信号ＶＩｐおよびＶＩｎが入力される過程において入力信号から高域の雑音を除去するローパスフィルタとして機能する。

また、誤差積分器１１０に対する入力アナログ信号ＶＩｐおよびＶＩｎの入力経路において、抵抗Ｒ１１およびＲ１２の共通接続点と抵抗Ｒ２１およびＲ２２の共通接続点の間には減衰器１６０が介挿されている。この減衰器１６０は、誤差積分器１１０に対する入力信号のレベルを減衰させる手段である。本実施形態における減衰器１６０は、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor構造の電界効果トランジスタ；以下、単にトランジスタという。）などによるスイッチである。この減衰器１６０は、減衰指令パルスＳＷがアクティブレベル（減衰指令パルスＳＷについてはＨレベル）である期間のみＯＮ状態となり、入力アナログ信号を断続的に減衰させる減衰手段として機能する。なお、減衰指令パルスＳＷを発生する手段については後述する。

誤差積分器１１０としては各種のものが考えられるが、図示の例では、差動増幅器１１３と、４個のキャパシタＣ１〜Ｃ４と２個の抵抗Ｒ１およびＲ２により構成された２次の誤差積分器１１０が用いられている。ここで、差動増幅器１１３の正相入力端（＋入力端）および逆相入力端（−入力端）は、各々誤差積分器１１０の正相入力端１１１ｐおよび逆相入力端１１１ｎとなっており、差動増幅器１１３の正相出力端（＋出力端）と逆相出力端（−出力端）は、各々誤差積分器１１０の正相出力端１１２ｐおよび逆相出力端１１２ｎとなっている。そして、差動増幅器１１３の正相入力端と逆相出力端との間には、誤差を積分するためのキャパシタＣ１およびＣ２が直列に介挿されており、これらのキャパシタの共通接続点は抵抗Ｒ１を介して接地されている。また、差動増幅器１１３の逆相入力端と正相出力端との間にも、誤差を積分するためのキャパシタＣ３およびＣ４が直列に介挿されており、これらのキャパシタの共通接続点は抵抗Ｒ２を介して接地されている。

パルス幅変調回路１３０は、誤差積分器１１０から与えられる積分値信号ＶＤｐおよびＶＤｎのレベルに応じたパルス幅を持った２相のパルスＶＯｐ’およびＶＯｎ’を発生する回路である。さらに詳述すると、パルス幅変調回路１３０は、ＶＤｐ＞ＶＤｎの場合には、レベル差ＶＤｐ−ＶＤｎに応じたパルス幅を持った負のパルスＶＯｐ’を出力し、ＶＤｎ＞ＶＤｐの場合には、レベル差ＶＤｎ−ＶＤｐに応じたパルス幅を持った負のパルスＶＯｎ’を出力する。なお、パルス幅変調回路１３０の詳細な構成例については後述する。

プリドライバ１４０は、パルス幅変調回路１３０が出力するパルスＶＯｐ’およびＶＯｎ’を出力バッファ１５０に伝達する回路であり、例えばノンインバーティングバッファである。出力バッファ１５０は、インバータ１５１とインバータ１５２とを有する。図示の通り、インバータ１５１および１５２は、ＰチャネルトランジスタおよびＮチャネルトランジスタを電源＋ＶＢおよび接地間に直列に介挿してなる周知のインバータである。ここで、インバータ１５１は、パルス幅変調回路１３０からプリドライバ１４０を介して与えられるパルスＶＯｎ’をレベル反転し、上述したデジタル信号ＶＯｎとして出力端１０２ｎから出力する。また、インバータ１５２は、パルス幅変調回路１３０からプリドライバ１４０を介して与えられるパルスＶＯｐ’をレベル反転し、上述したデジタル信号ＶＯｐとして出力端１０２ｐから出力する。

出力バッファ１５０から誤差積分器１１０へのデジタル信号ＶＯｐおよびＶＯｎの帰還経路において、抵抗Ｒ１５およびＲ１４の共通接続点と抵抗Ｒ２５およびＲ２４の共通接続点の間にはキャパシタＣ２０が介挿されている。このキャパシタＣ２０が介挿された帰還経路は、デジタル信号ＶＯｐおよびＶＯｎが誤差積分器１１０へ帰還される際に帰還信号から高域の雑音を除去するローパスフィルタとして機能する。

次にパルス幅変調回路１３０の構成例について説明する。図１に示す例では、パルス幅変調回路１３０は、三角波発生器１３１と、コンパレータ１３２および１３３と、インバータ１３４および１３５と、ＮＡＮＤゲート１３６および１３７により構成されている。図２は、三角波発生器１３１が発生する三角波信号ＴＲｐ、ＴＲｎの波形を示す図である。また、図３（ａ）および（ｂ）はパルス幅変調回路１３０の各部の信号波形を示す図であり、図３（ａ）はＶＤｐ＞ＶＤｎの場合における信号波形を、図３（ｂ）はＶＤｎ＞ＶＤｐの場合における信号波形を示すものである。

三角波発生器１３１は、図２に示すように、電圧０Ｖから所定の電圧＋ＶＰまで一定の勾配で立ち上がり、電圧＋ＶＰから電圧０Ｖまで一定の勾配で立ち下がる一定周期の三角波信号ＴＲｐを発生するとともに、この三角波信号ＴＲｐと逆相関係にある三角波信号ＴＲｎを発生する。なお、電圧＋ＶＰは、電源電圧＋ＶＢと同じ電圧でもよく、異なる電圧でもよい。

図３（ａ）および（ｂ）に示すように、コンパレータ１３２は、三角波信号ＴＲｐと積分値信号ＶＤｎとを比較し、三角波信号ＴＲｐが積分値信号ＶＤｎを越えている期間はＬレベル、それ以外の期間はＨレベルとなる信号ＶＥｎを出力する。コンパレータ１３３は、三角波信号ＴＲｐと積分値信号ＶＤｐとを比較し、三角波信号ＴＲｐが積分値信号ＶＤｐを越えている期間はＬレベル、それ以外の期間はＨレベルとなる信号ＶＥｐを出力する。インバータ１３４は、信号ＶＥｐをレベル反転した信号を出力する。インバータ１３５は、信号ＶＥｎをレベル反転した信号を出力する。

ＮＡＮＤゲート１３６は、信号ＶＥｎとインバータ１３４の出力信号との論理積をとることにより、上述したパルスＶＯｎ’を出力する。ここで、信号ＶＥｎは三角波信号ＴＲｐが積分値信号ＶＤｎを越えていない期間にＨレベルとなり、インバータ１３４の出力信号は三角波信号ＴＲｐが積分値信号ＶＤｐを越えている期間にＨレベルとなる。従って、ＮＡＮＤゲート１３６は、図３（ｂ）に示すように、ＶＤｎ＞ＶＤｐである場合において、三角波信号ＴＲｐの信号値がＶＤｎとＶＤｐとの間にある期間だけＬレベルとなる負のパルスＶＯｎ’を出力する。すなわち、ＮＡＮＤゲート１３６は、ＶＤｎ＞ＶＤｐである場合において、レベル差ＶＤｎ−ＶＤｐに比例したパルス幅のパルスＶＯｎ’を出力する。

また、ＮＡＮＤゲート１３７は、信号ＶＥｐとインバータ１３５の出力信号との論理積をとることにより、上述したパルスＶＯｐ’を出力する。ここで、信号ＶＥｐは三角波信号ＴＲｐが積分値信号ＶＤｐを越えていない期間にＨレベルとなり、インバータ１３５の出力信号は三角波信号ＴＲｐが積分値信号ＶＤｎを越えている期間にＨレベルとなる。従って、ＮＡＮＤゲート１３７は、図３（ａ）に示すように、ＶＤｐ＞ＶＤｎである場合において、三角波信号ＴＲｐの信号値がＶＤｎとＶＤｐとの間にある期間だけＬレベルとなる負のパルスＶＯｐ’を出力する。すなわち、ＮＡＮＤゲート１３７は、ＶＤｐ＞ＶＤｎである場合において、レベル差ＶＤｐ−ＶＤｎに比例したパルス幅のパルスＶＯｐ’を出力する。
以上がパルス幅変調回路１３０の詳細である。

次に減衰制御部３００の構成を説明する。減衰制御部３００は、出力制限指令発生部３１０と、減衰指令パルス発生部３２０と、ミュート制御部３３０とを有する。出力制限指令発生部３１０は、デジタル信号ＶＯｐおよびＶＯｎがある制限範囲を越えたことを検出して、出力制限指令信号Ｃｄｅｔを出力する。具体的には、本実施形態における出力制限指令発生部３１０は、デジタル信号ＶＯｐおよびＶＯｎがクリップまたはそれに近い状態になったことを検出する。

出力制限指令発生部３１０において、コンパレータ３１１は、誤差積分器１１０の出力信号ＶＤｐを基準レベルＶＬＥＶと比較し、出力信号ＶＤｐが基準レベルＶＬＥＶを越えている場合に、Ｈレベルの信号を出力する。また、コンパレータ３１２は、誤差積分器１１０の出力信号ＶＤｎを基準レベルＶＬＥＶと比較し、出力信号ＶＤｎが基準レベルＶＬＥＶを越えている場合に、Ｈレベルの信号を出力する。ここで、基準レベルＶＬＥＶは、三角波信号ＴＲの上側のピーク電圧と同じか、それより僅かに低い電圧に設定されている。ＯＲゲート３２２は、コンパレータ３１１の出力信号またはコンパレータ３１２の出力信号がＨレベルであるとき、出力制限指令信号ＣｄｅｔをアクティブレベルであるＨレベルとする。

減衰指令パルス発生部３２０は、出力制限指令信号Ｃｄｅｔを積分する積分器を有し、この積分器の積分値に応じたパルス幅を持った周期的な減衰指令パルスＳＷを出力する手段である。この減衰指令パルス発生部３２０は、電源＋ＶＢおよび接地間に直列に介挿された定電流源３２１、スイッチ３２２および積分器としての役割を果たすキャパシタＣ３０と、キャパシタＣ３０に並列接続された抵抗Ｒ３０と、コンパレータ３２３および３２４と、ローアクティブＯＲゲート３２５とにより構成されている。

スイッチ３２２には、出力制限指令信号Ｃｄｅｔが与えられる。ここで、出力制限指令信号ＣｄｅｔがＨレベルのときには、スイッチ３２２がＯＮとなり、定電流源３２１の出力電流によりキャパシタＣ３０の充電が行われる。また、抵抗Ｒ３０は、キャパシタＣ３０に充電された電荷を放電させる。コンパレータ３２３は、正相入力端に三角波信号ＴＲｐが、逆相入力端にキャパシタＣ３０の電圧ＶＣ１が与えられ、三角波信号ＴＲｐがキャパシタＣ３０の電圧ＶＣ１を下回っている期間、Ｌレベルの信号をローアクティブＯＲゲート３２５に出力する。また、コンパレータ３２４は、正相入力端に三角波信号ＴＲｎが、逆相入力端にキャパシタＣ３０の電圧ＶＣ１が与えられ、三角波信号ＴＲｎがキャパシタＣ３０の電圧ＶＣ１を下回っている期間、Ｌレベルの信号をローアクティブＯＲゲート３２５に出力する。従って、ローアクティブＯＲゲート３２５は、三角波信号ＴＲｐがキャパシタＣ３０の電圧ＶＣ１を下回っている期間および三角波信号ＴＲｎがキャパシタＣ３０の電圧ＶＣ１を下回っている期間の各期間において、Ｈレベルとなる減衰指令パルスＳＷを発生し、この減衰指令パルスＳＷを減衰器１６０に与え、スイッチである減衰器１６０をＯＮにする。

ミュート制御部３３０は、ミュート指令が与えられることにより上記積分器の積分値、すなわち、キャパシタＣ３０の電圧ＶＣ１を所定のミュート電圧Ｖｍｕｔｅに向けて漸次増加させるとともに、このミュート指令が与えられた後、ミュート解除指令が与えられることによりキャパシタＣ３０の電圧ＶＣ１を漸次減少させる手段である。ここで、ミュート電圧Ｖｍｕｔｅは、減衰指令パルスＳＷのパルス幅が最大となるキャパシタＣ３０の電圧ＶＣ１（すなわち、減衰指令パルスＳＷが常時Ｈレベルとなる電圧ＶＣ１）である。ミュート指令は、例えばこのＤ級増幅器がパワーダウン状態に移行して電源電圧ＶＢが低下するとき、あるいはこのＤ級増幅器が搭載されたオーディオ装置に設けられた操作子の操作によりミュートが指示されたときに発生される。また、ミュート解除指令は、例えばＤ級増幅器がパワーダウン状態から通常の状態に移行して電源電圧ＶＢが元に戻って所定時間が経過したとき、あるいはこのＤ級増幅器が搭載されたオーディオ装置に設けられた操作子の操作によりミュート解除が指示されたときに発生される。

図４は、ミュート制御部３３０の構成例を示すブロック図である。このミュート制御部３３０は、ミュート波形発生部３３１とこのミュート波形発生部３３１とキャパシタＣ３０との間に介挿されたスイッチ３３２とを有する。ミュート制御部３３０は、ミュート指令が与えられると、スイッチ３３２をＯＮにする。そして、ミュート波形発生部３３１は、スイッチ３３２を介して接続されたキャパシタＣ３０の電圧ＶＣ１を０Ｖからミュート電圧Ｖｍｕｔｅまで一定時間を掛けて緩やかに立ち上げる。また、ミュート解除指令が与えられると、ミュート波形発生部３３１は、スイッチ３３２を介して接続されたキャパシタＣ３０の電圧ＶＣ１をその時点における電圧値から０Ｖまで一定時間を掛けて緩やかに立ち下げる。また、ミュート制御部３３０は、ミュート波形発生部３３１が電圧ＶＣ１を０Ｖに立ち下げた後、スイッチ３３２をＯＦＦにする。
以上が本実施形態によるＤ級増幅器の構成の詳細である。

次に本実施形態の動作を説明する。本実施形態において、三角波信号ＴＲｐおよびＴＲｎは０Ｖ〜＋ＶＰの範囲内で変化する。そして、クリップを生じさせずに出力デジタル信号ＶＯｐおよびＶＯｎをパルス列として得るためには、誤差積分器１１０の出力信号ＶＤｐおよびＶＤｎの両方がこの三角波信号ＴＲｐおよびＴＲｎと交差する範囲（０Ｖ〜＋ＶＰの範囲）内に収まっている必要がある。ここで、入力アナログ信号ＶＩｐおよびＶＩｎの振幅がある適正範囲内にある場合には、誤差積分器１１０の出力信号ＶＤｐおよびＶＤｎは三角波信号ＴＲの振幅の範囲内に収まる。しかし、そのような適正範囲から外れる大きな振幅の入力アナログ信号ＶＩｐおよびＶＩｎがこのＤ級増幅器に与えられる場合には、何ら策を講じないと、誤差積分器１１０の出力信号ＶＤｐまたはＶＤｎが三角波信号ＴＲの振幅の範囲（０Ｖ〜＋ＶＰの範囲）外に出て、出力デジタル信号ＶＯｐまたはＶＯｎが連続的にＨレベルとなるクリップ状態となる。しかしながら、本実施形態では、減衰制御部３００によりこのようなクリップの発生が防止される。以下、図５（ａ）および（ｂ）を参照し、この動作について説明する。なお、本説明において、入力アナログ信号ＶＩｐおよびＶＩｎの振幅の適正範囲とは、出力デジタル信号ＶＯｐおよびＶＯｎにクリップを発生させない範囲であり、Ｄ級増幅器の出力バッファ１５０の電源電圧の１／２をＤ級増幅器の増幅率で除した値より小さな範囲である。

まず、図５（ａ）に示すように、入力アナログ信号ＶＩｐおよびＶＩｎの振幅が適正範囲内にあり、誤差積分器１１０の出力信号ＶＤｐおよびＶＤｎの最高値が基準レベルＶＬＥＶに満たない場合には、出力制限指令発生部３１０は、出力制限指令信号ＣｄｅｔをＬレベルとする。このため、減衰指令パルス発生部３２０では、スイッチ３２２がＯＦＦとなり、積分器であるキャパシタＣ３０の電圧ＶＣ１は０Ｖとなる。このため、三角波信号ＴＲｐおよびＴＲｎは、電圧ＶＣ１と交差せず、減衰指令パルスＳＷは継続的に非アクティブレベルであるＬレベルとなる。従って、減衰器１６０は継続的にＯＦＦとなり、この減衰器１６０の両端におけるアナログ信号ＶＩｐ’およびＶＩｎ’の波形は、図示のように、入力アナログ信号ＶＩｐおよびＶＩｎに対して相似形の波形となる。

これに対し、図５（ｂ）に示すように、入力アナログ信号ＶＩｐおよびＶＩｎの振幅が大きくなり、誤差積分器１１０の出力信号ＶＤｐおよびＶＤｎの少なくとも一方が基準レベルＶＬＥＶを越えると、出力制限指令発生部３１０は、この信号ＶＤｐまたはＶＤｎが基準レベルＶＬＥＶを越えている間、出力制限指令信号ＣｄｅｔをＨレベルとし、スイッチ３２２をＯＮにする。この結果、定電流源３２１は、スイッチ３２２を介してキャパシタＣ３０を充電する。このキャパシタＣ３０の充電は、信号ＶＤｐまたはＶＤｎが基準レベルＶＬＥＶを越える度に行われる。このため、キャパシタＣ３０の電圧ＶＣ１は、信号ＶＤｐまたはＶＤｎが基準レベルを越えたときに上昇し、それ以後、次に信号ＶＤｐまたはＶＤｎが基準レベルを越えるまでの間、キャパシタＣ２０の蓄積電荷が抵抗Ｒ３０を介して放電されるのに従って低下する、という脈動を繰り返す。そして、三角波信号ＴＲｐおよびＴＲｎが電圧ＶＣ１と交差し、三角波信号ＴＲｐが電圧ＶＣ１よりも低い期間および三角波信号ＴＲｎが電圧ＶＣ１よりも低い期間にＨレベル（アクティブレベル）となる減衰指令パルスＳＷがローアクティブＯＲゲート３２５から出力される。

ここで、スイッチ１６０は、この減衰指令パルスＳＷがＬレベルの期間はＯＦＦ、Ｈレベルの期間はＯＮとなる。このため、スイッチ１６０の両端におけるアナログ信号ＶＩｐ’およびＶＩｎ’は、減衰指令パルスＳＷがＬレベルの期間は、元の入力アナログ信号ＶＩｐおよびＶＩｎに対応した信号値、減衰指令パルスＳＷがＨレベルの期間は０Ｖとなり、図示のように、一定時間間隔で間引きを行った波形となる。従って、誤差積分器１１０に対して実質的に入力されるアナログ信号が減衰し、誤差積分器１１０の出力信号のレベルが適正範囲である０Ｖ〜＋ＶＰの範囲内に戻され、出力デジタル信号ＶＯｐおよびＶＯｎにおけるクリップの発生が防止される。

さらに詳述すると、入力アナログ信号ＶＩｐおよびＶＩｎの振幅が大きく、このような間引きが行われる状況では、入力アナログ信号ＶＩｐおよびＶＩｎの振幅が大きくなり、誤差積分器１１０の出力信号ＶＤｐおよびＶＤｎの振幅が大きくなろうとすると、間引き率を高めて、Ｄ級増幅器全体としての利得を低下させる、いわば負帰還制御が行われる。このような負帰還制御が働く結果、歪を発生させることなく入力アナログ信号ＶＩｐおよびＶＩｎの増幅が行われ、かつ、入力アナログ信号ＶＩｐおよびＶＩｎがピークレベルに達したときに、出力デジタル信号ＶＯｐまたはＶＯｎのパルス幅変調度が一定の上限値に達するように、Ｄ級増幅器全体としての利得が最適値に調整される。従って、入力アナログ信号ＶＩｐおよびＶＩｎの振幅が大きくて適正範囲を外れる領域では、入力アナログ信号ＶＩｐおよびＶＩｎの振幅が増加したとしても、負荷に与えられる出力信号波形（出力デジタル信号ＶＯｐおよびＶＯｎを積分した波形となる）は歪まず、かつ、その出力信号波形のピークレベルは一定値を維持する。

出力デジタル信号ＶＯｐまたはＶＯｎのパルス幅変調度の上限値は、基準レベルＶＬＥＶに依存する。何故ならば、本実施形態によるＤ級増幅器では、誤差積分器１１０の出力信号ＶＤｐおよびＶＤｎのレベルに応じて出力デジタル信号ＶＯｐおよびＶＯｎのパルス幅変調度が決定される一方、この誤差積分器１１０の出力信号ＶＤｐおよびＶＤｎが基準レベルＶＬＥＶを越えたときに三角波信号ＴＲｐおよびＴＲｎと交差するレベルの電圧ＶＣ１が発生して間引きのための減衰指令パルスＳＷが発生し、誤差積分器１１０の出力信号ＶＤｐおよびＶＤｎのレベルの増加並びにこれに伴うパルス幅変調度の増加が抑えられるからである。

本実施形態においてクリップに対する応答特性は、キャパシタＣ３０の容量値および抵抗Ｒ３０の抵抗値の調整により調整可能である。クリップの発生に対し、短い時間で減衰指令信号ＳＷを発生させる必要があるときは、キャパシタＣ３０の容量値を小さくすればよい。また、クリップ状態でなくなった後、減衰指令パルスＳＷが停止されるまでの時間を長くする必要があるときは、抵抗Ｒ３０の抵抗値を大きくすればよい。

次に本実施形態におけるミュート時およびミュート解除時の動作について説明する。図６はミュート時における各部の波形を示す図である。ミュート指令が与えられると、ミュート制御部３３０では、スイッチ３３２がＯＮとなり、ミュート制御部３３０のミュート波形発生部３３１は、図６に示すように、キャパシタＣ３０の電圧ＶＣ１を０Ｖからミュート電圧Ｖｍｕｔｅまで一定の時間勾配で立ち上げる。ここで、ミュート電圧Ｖｍｕｔｅは、三角波信号ＴＲｐおよびＴＲｎの上下の各ピーク間の中央のレベルまたはそれ以上のレベルである。このように電圧ＶＣ１を立ち上げると、三角波信号ＴＲｐおよびＴＲｎの各ピークタイミングに同期して減衰指令パルスＳＷが発生する。そして、減衰指令パルスＳＷのパルス幅は、電圧ＶＣ１の上昇に応じて広くなる。ここで、減衰器１６０は、減衰指令パルスＳＷがＨレベルである期間だけＯＮとなり、誤差積分器１１０に対する入力電圧を間引く。従って、電圧ＶＣ１の上昇に応じて、入力電圧の間引きの時間幅が広がってゆく。このため、Ｄ級増幅器の出力電圧（フィルタおよび負荷２００に与えられる実効電圧）も電圧ＶＣ１の上昇に応じて減衰してゆく。そして、電圧ＶＣ１がミュート電圧Ｖｍｕｔｅに到達すると、それ以降、減衰指令パルスＳＷは、継続的にＨレベルとなる。このため、誤差積分器１１０に対する入力電圧は０Ｖとなり、Ｄ級増幅器の出力電圧も０Ｖとなる。

その後、ミュート解除指令が与えられると、ミュート制御部３３０のミュート波形発生部３３１は、キャパシタＣ３０の電圧ＶＣ１を上記ミュート電圧Ｖｍｕｔｅから０Ｖまで一定時間を掛けて緩やかに立ち下げる。これにより図６に示すものと逆の動作が行われる。すなわち、電圧ＶＣ１の低下に応じて、減衰指令パルスＳＷのパルス幅が徐々に狭くなり、入力電圧の間引きの時間幅が狭くなってゆく。このため、Ｄ級増幅器の出力電圧も電圧ＶＣ１の低下に応じて上昇してゆく。そして、電圧ＶＣ１が０Ｖに到達すると、それ以降、減衰指令パルスＳＷは、継続的に０レベルとなる。これにより、Ｄ級増幅器は、入力信号ＶＩｐおよびＶＩｎに応じた電圧を出力する。そして、電圧ＶＣ１が０Ｖに低下した後、ミュート制御部３３０ではスイッチ３３２がＯＦＦとされる。
以上が本実施形態におけるミュートおよびミュート解除の動作である。

以上説明したように、本実施形態によれば、クリップ防止のための減衰指令パルス発生部３２０を使用してミュート機能が実現される。従って、本実施形態によれば、回路規模を大きくすることなく、かつ、制御を複雑にすることなくミュート機能を実現することができる。

＜第２実施形態＞
図７はこの発明の第２実施形態であるＤ級増幅器の構成を示す回路図である。なお、この図において前掲図１に示す部分と対応する部分には同一の符号を使用し、その説明を省略する。本実施形態におけるＤ級増幅器は、負荷であるスピーカの音量調整等のために、出力パワーを所望の範囲内に制限するパワーリミットコントロール機能を実現する回路が設けられている。具体的には、本実施形態によるＤ級増幅器では、誤差積分器１１０とパルス幅変調回路１３０との間にクランプ回路１２０が介挿されている。

このクランプ回路１２０は、誤差積分器１１０によって出力される積分値信号ＶＤｐおよびＶＤｎの各々が予め設定された上限クランプレベルＵＬを上回り、または予め設定された下限クランプレベルＬＬを下回ることがないように、積分値信号ＶＤｐおよびＶＤｎのクランプを行って出力デジタル信号ＶＯｐおよびＶＯｎのパワーを制限する回路である。ここで、上限クランプレベルＵＬおよび下限クランプレベルＬＬは、例えばこのＤ級増幅器が収容された筐体に設けられた操作子（図示略）の操作により発生される外部設定信号あるいはＤ級増幅器の外部の装置から与えられる外部設定信号に基づいて設定される。

減衰制御部３００Ａは、上記第１実施形態における減衰制御部３００において、出力制限指令発生部３１０を出力制限指令発生部３１０Ａに置き換えた構成となっている。上記第１実施形態における出力制限指令発生部３１０が出力デジタル信号ＶＯｐおよびＶＯｎのクリップを検出して出力制限指令信号Ｃｄｅｔを出力したのに対し、この出力制限指令発生部３１０Ａは、クランプ回路１２０によって積分値信号ＶＤｐおよびＶＤｎのクランプが行われたのを検出して出力制限指令信号Ｃｄｅｔを出力する。すなわち、本実施形態において、「デジタル信号がある制限範囲を越えた」とは、出力デジタル信号ＶＯｐおよびＶＯｎのパワーが外部から指定されたパワーの上限値を越えた状態を意味する。

出力制限指令発生部３１０Ａは、誤差積分器１１０の正相入力端１１１ｐの入力レベルＶ１と逆相入力端１１１ｎの入力レベルＶ２とに基づき、クランプ回路１２０によって積分値信号ＶＤｐまたはＶＤｎのクランプが行われたことにより一定量の歪みがＤ級増幅器からフィルタおよび負荷２００への出力波形（以下、負荷駆動波形という）に発生したか否かを検出する回路である。この出力制限指令発生部３１０Ａによる歪検出の原理は次の通りである。

まず、クランプ回路１２０による積分値信号ＶＤｐおよびＶＤｎのクランプが行われていない状態では、誤差積分器１１０に対する入力信号に見合ったレベルの帰還信号が出力端１０２ｎおよび１０２ｐ側から誤差積分器１１０の入力側に帰還されるため、誤差積分器１１０は正相入力端１１１ｐの入力レベルＶ１と逆相入力端１１１ｎの入力レベルＶ２を同一の電圧に維持した状態で動作する。さらに詳述すると、入力信号ＶＩｐおよびＶＩｎが誤差積分器１１０の動作点である基準レベルＶＲＥＦにあるとき、誤差積分器１１０は正相入力端１１１ｐの入力レベルＶ１は、電圧ＶＩｐ（＝ＶＲＥＦ）と接地状態である電圧ＶＯｎ（＝０Ｖ）との差電圧（＝ＶＲＥＦ）を抵抗Ｒ１１、Ｒ１２およびＲ１３と抵抗Ｒ１４およびＲ１５とにより分圧した電圧｛（Ｒ１４＋Ｒ１５）／（Ｒ１１＋Ｒ１２＋Ｒ１３＋Ｒ１４＋Ｒ１５）｝ＶＲＥＦとなる。同様に、誤差積分器１１０の逆相入力端１１１ｎの入力レベルＶ２は、電圧ＶＩｎ（＝ＶＲＥＦ）と接地状態である電圧ＶＯｐ（＝０Ｖ）との差電圧（＝ＶＲＥＦ）を抵抗Ｒ２１、Ｒ２２およびＲ２３と抵抗Ｒ２４およびＲ２５とにより分圧した電圧｛（Ｒ２４＋Ｒ２５）／（Ｒ２１＋Ｒ２２＋Ｒ２３＋Ｒ２４＋Ｒ２５）｝ＶＲＥＦ＝｛（Ｒ１４＋Ｒ１５）／（Ｒ１１＋Ｒ１２＋Ｒ１３＋Ｒ１４＋Ｒ１５）｝ＶＲＥＦ＝Ｖ１となる。そして、入力信号ＶＩｐおよびＶＩｎが基準レベルＶＲＥＦを中心に互いに逆相となるように振動し、かつ、入力信号ＶＩｐおよびＶＩｎの振幅が小さくて積分値信号ＶＤｐおよびＶＤｎのクランプが行われない状態では、誤差積分器１１０の入力レベルＶ１およびＶ２は、図８に示すように、互いに同じレベルを維持しながら、電圧｛（Ｒ１４＋Ｒ１５）／（Ｒ１１＋Ｒ１２＋Ｒ１３＋Ｒ１４＋Ｒ１５）｝ＶＲＥＦから高電位方向に入力信号ＶＩｐおよびＶＩｎの振幅に応じた電圧だけ振動する。

しかし、クランプ回路１２０により積分値信号ＶＤｐまたはＶＤｎのクランプが行われると、誤差積分器１１０に対する入力信号に見合ったレベルの帰還信号が誤差積分器１１０の入力側に帰還されず、帰還信号に対して入力信号のレベルが過剰になる。このため、クランプ回路１２０によるクランプが行われる度に、図８に示すように、入力レベルＶ１と入力レベルＶ２との間にクランプにより生じる負荷駆動波形の歪量に応じたレベル差が発生する。

そこで、出力制限指令発生部３１０Ａは、クランプ回路１２０によるクランプが行われて負荷駆動波形に一定量の歪が生じ、入力レベルＶ１と入力レベルＶ２との間のレベル差が一定の閾値を越えた場合に出力制限指令信号Ｃｄｅｔを出力するのである。

本実施形態において、出力制限指令発生部３１０Ａは、上記第１実施形態における出力制限指令発生部３１０のコンパレータ３１１および３１２をコンパレータ３１１Ａおよび３１２Ａに置き換えた構成となっている。ここで、コンパレータ３１１および３１２は、正相入力端と逆相入力端との間に上記閾値に相当するオフセット電圧Ｖｏｆｓを有している。そして、コンパレータ３１１は、正相入力端に電圧Ｖ１が逆相入力端に電圧Ｖ２が与えられており、正相入力端の電圧Ｖ１が逆相入力端の電圧Ｖ２よりもオフセット電圧Ｖｏｆｓ以上高いときにＨレベルの信号を出力する。また、コンパレータ３１２は、正相入力端に電圧Ｖ２が逆相入力端に電圧Ｖ１が与えられており、正相入力端の電圧Ｖ２が逆相入力端の電圧Ｖ１よりもオフセット電圧Ｖｏｆｓ以上高いときにＨレベルの信号を出力する。そして、ＯＲゲート３１３は、コンパレータ３１１の出力信号またはコンパレータ３１２の出力信号がＨレベルのとき、すなわち、クランプ回路１２０による積分値信号ＶＤｐまたはＶＤｎのクランプが行われて負荷駆動波形に一定量の歪が生じて、図８に示すように、｜Ｖ１−Ｖ２｜がオフセット電圧Ｖｏｆｓを越えたときに、出力制限指令信号ＣｄｅｔをＨレベル（アクティブレベル）とする。

減衰指令パルス発生部３２０およびミュート制御部３３０は、上記第１実施形態のものと同様である。以上が本実施形態によるＤ級増幅器の構成の詳細である。

本実施形態において、クランプ回路１２０による積分値信号ＶＤｐおよびＶＤｎのクランプが行われない状態では、入力アナログ信号ＶＩｐおよびＶＩｎのレベルに応じたパルス幅のデジタル信号ＶＯｐおよびＶＯｎが得られるため、誤差積分器１１０では、入力信号と帰還信号との釣り合いが保たれ、誤差積分器１１０は、正相入力端のレベルＶ１および逆相入力端のレベルＶ２を同一レベルに維持して動作する。この状態では、出力制限指令信号ＣｄｅｔがＬレベルとなり、減衰指令パルス発生部３２０では、キャパシタＣ３０の電圧ＶＣ１が０Ｖとなるため、減衰指令パルスＳＷは発生されない。このため、減衰器１６０の両端に現れるアナログ信号ＶＩｐ’およびＶＩｎ’の波形は、入力アナログ信号ＶＩｐおよびＶＩｎに対して所定の係数を乗算した相似波形となる。

しかし、入力アナログ信号ＶＩｐおよびＶＩｎのレベルが高くなると、誤差積分器１１０が出力する積分値信号ＶＤｐおよびＶＤｎは、やがてクランプレベルＬＬおよびＵＬに到達し、クランプ回路１２０による積分値信号ＶＤｐおよびＶＤｎのクランプが行われる。このクランプ回路１２０による積分値信号ＶＤｐおよびＶＤｎのクランプが行われると、誤差積分器１１０では、帰還信号に対して入力信号が過剰な状態となり、正相入力端のレベルＶ１および逆相入力端のレベルＶ２との間にレベル差が発生する。そして、クランプ回路１２０によるクランプが行われてレベル差｜Ｖ１−Ｖ２｜がオフセット電圧Ｖｏｆｓを越える度に、出力制限指令信号ＣｄｅｔがＨレベルとなり、減衰指令パルス発生部３２０では、キャパシタＣ３０の電圧ＶＣ１が上昇し、三角波信号ＴＲｐおよびＴＲｎの各ピーク点に同期して減衰指令パルスＳＷが発生される。この結果、減衰器１６０の両端におけるアナログ信号ＶＩｐ’およびＶＩｎ’は、減衰指令パルスＳＷがＬレベルの期間は、元の入力アナログ信号ＶＩｐおよびＶＩｎに対応した信号値、減衰指令信号ＳＷがＨレベルの期間は０Ｖとなり、一定時間間隔で間引きを行った波形となる。従って、誤差積分器１１０に対して実質的に入力されるアナログ信号が減衰し、一定の歪量になるように積分値信号ＶＤｐおよびＶＤｎが縮小される。

さらに詳述すると、入力アナログ信号ＶＩｐおよびＶＩｎの振幅が大きくなり、積分値信号ＶＤｐおよびＶＤｎの振幅を下限クランプレベルＬＬから上限クランプレベルＵＬまでの範囲内に制限するクランプ動作が行われる状況では、入力アナログ信号ＶＩｐおよびＶＩｎの振幅が大きくなる程、減衰指令パルスＳＷのパルス幅を大きくして間引き率を大きくし、Ｄ級増幅器全体としての利得を低下させる、いわば負帰還制御が行われる。このような負帰還制御が働く結果、出力デジタル信号ＶＯｐおよびＶＯｎのパルス幅変調度がある上限値以内に収まるように、Ｄ級増幅器全体としての利得が最適値に調整される。この出力デジタル信号ＶＯｐおよびＶＯｎのパルス幅変調度の上限値は、下限クランプレベルＬＬおよび上限クランプレベルＵＬに依存する。何故ならば、本実施形態によるＤ級増幅器では、誤差積分器１１０が出力する積分値信号ＶＤｐおよびＶＤｎのレベルに応じて出力デジタル信号ＶＯｐおよびＶＯｎのパルス幅変調度が決定される一方、この積分値信号ＶＤｐおよびＶＤｎが下限クランプレベルＬＬから上限クランプレベルＵＬまでの範囲を越えようとするときに積分値信号ＶＤｐおよびＶＤｎのクランプが行われ、間引きのための減衰指令パルスＳＷが発生され、積分値信号ＶＤｐおよびＶＤｎのレベルの増加並びにこれに伴うパルス幅変調度の増加が抑えられるからである。

ミュート制御部３３０の動作は上記第１実施形態と同様である。従って、本実施形態においても上記第１実施形態と同様な効果が得られる。

＜第３実施形態＞
Ｄ級増幅器において、前段からの入力信号の供給がない無信号時は、前段が発生するノイズ（主にホワイトノイズ）がＤ級増幅器により増幅されて負荷であるスピーカに与えられるため、耳障りな音がスピーカから放音される。本実施形態は、このような無信号時に前段からのノイズがＤ級増幅器によって増幅されるのを防止することを目的とするものである。本実施形態によるＤ級増幅器は、この目的を達成するために、上記第１実施形態または第２実施形態によるＤ級増幅器のミュート制御部３３０に対し、図９に示す無信号検出部４００を追加した構成となっている。

この図９に示す無信号検出部４００は、入力信号ＶＩｐの振幅、より具体的には入力信号ＶＩｐの正のピークと負のピークとのピーク間電圧を検出し、このピーク間電圧が所定の閾値Ｖｓｉｌよりも小さくなったとき、減衰指令パルス発生部３２０のキャパシタＣ３０（図１、図７参照）の電圧ＶＣ１を減衰指令パルスＳＷのパルス幅が最大となるミュート電圧Ｖｍｕｔｅに増加させる制御を行う回路である。

図９において、入力増幅部４１０は、入力信号ＶＩｐを増幅する回路であり、差動増幅器４１１と、可変抵抗４１２とにより構成されている。差動増幅器４１１の正相入力端子には、入力信号ＶＩｐが入力される。差動増幅器４１１の出力端子と基準レベルＶＲＥＦの電源との間には可変抵抗４１２が介挿されている。Ｄ級増幅器に対する入力信号ＶＩｐおよびＶＩｎは、この基準レベルＶＲＥＦを中心として対称な波形を有する平衡２相信号である。入力増幅部４１０では、可変抵抗４１２の中間タップの電圧が差動増幅器４１１の逆相入力端子に負帰還される。本実施形態では、図示しない操作子の操作により可変抵抗４１２の中間タップ位置を調整し、入力増幅部４１０のゲインを調整することが可能である。

入力増幅部４１０の出力信号ＶＩｐａは、ピークホールド回路４２０および４３０に入力される。ここで、ピークホールド回路４２０は、入力増幅部４１０の出力信号ＶＩｐａに現れる正のピーク電圧を保持する回路であり、ピークホールド回路４３０は、入力増幅部４１０の出力信号ＶＩｐａに現れる負のピーク電圧を保持する回路である。

まず、ピークホールド回路４２０について説明する。差動増幅器４２１は、ソース同士が接続されて差動トランジスタペアを構成するＮチャネルトランジスタ４２３および４２４と、この差動トランジスタペアの共通ソースと接地線との間に介挿された定電流源４２２と、Ｎチャネルトランジスタ４２３および４２４の各ドレインと電源＋ＶＢとの間に各々介挿されたＰチャネルトランジスタ４２５および４２６とにより構成されている。ここで、Ｐチャネルトランジスタ４２５および４２６の各ゲートは、Ｐチャネルトランジスタ４２６のドレインとＮチャネルトランジスタ４２４のドレインとの接続点に接続されている。

差動トランジスタペアにおいて、Ｎチャネルトランジスタ４２３のゲートには入力増幅部４１０の出力信号ＶＩｐａが与えられ、Ｎチャネルトランジスタ４２４のゲートにはピークホールド用のキャパシタＣ４１の一方の電極が接続されている。そして、キャパシタＣ４１の他方の電極は基準レベルＶＲＥＦに固定されている。そして、差動増幅器４２１では、入力増幅部４１０の出力信号ＶＩｐａがＮチャネルトランジスタ４２４のゲートに接続されたキャパシタＣ４１の電極の電圧ＶＣ４１よりも高い場合にＮチャネルトランジスタ４２３がＯＮ、Ｎチャネルトランジスタ４２４がＯＦＦとなり、逆に入力増幅部４１０の出力信号ＶＩｐａが電圧ＶＣ４１よりも低い場合にＮチャネルトランジスタ４２３がＯＦＦ、Ｎチャネルトランジスタ４２４がＯＮとなる。

Ｐチャネルトランジスタ４２７は、ソースが電源＋ＶＢに接続され、ゲートがＮチャネルトランジスタ４２３のドレインに接続され、ドレインがＮチャネルトランジスタ４２４のゲートとキャパシタＣ４１との接続点に接続されている。そして、ピークホールド回路４２０では、入力増幅部４１０の出力信号ＶＩｐａがキャパシタＣ４１の電圧ＶＣ４１よりも高く、Ｎチャネルトランジスタ４２３がＯＮになっているときにＰチャネルトランジスタ４２７がＯＮとなり、キャパシタＣ４１の電圧ＶＣ４１を入力増幅部４１０の出力信号ＶＩｐａの電圧値に向けて上昇させるアタック動作が行われる。このアタック動作により、入力増幅部４１０の出力信号ＶＩｐａの正のピーク電圧がキャパシタＣ４１に保持されることとなる。

定電流源４２８およびＮチャネルトランジスタ４２９は、Ｎチャネルトランジスタ４２４のゲートおよびキャパシタＣ４１の接続点と接地線との間に介挿されている。ここで、Ｎチャネルトランジスタ４２９のゲートには、リリースクロックＰＧｐが与えられる。そして、ピークホールド回路４２０では、上述したアタック動作が行われるのと並行し、リリースクロックＰＧｐがＨレベルになるのに応じてＮチャネルトランジスタ４２９がＯＮとなって定電流源４２８をキャパシタＣ４１に接続し、キャパシタＣ４１の蓄積電荷（正の電荷）を放電し、キャパシタＣ４１の電圧ＶＣ４１を基準レベルＶＲＥＦに向けて低下させるリリース動作が行われる。

次にピークホールド回路４３０について説明する。差動増幅器４３１は、ソース同士が接続されて差動トランジスタペアを構成するＰチャネルトランジスタ４３３および４３４と、この差動トランジスタペアの共通ソースと電源＋ＶＢとの間に介挿された定電流源４３２と、Ｐチャネルトランジスタ４３３および４３４の各ドレインと接地線との間に各々介挿されたＮチャネルトランジスタ４３５および４３６とにより構成されている。ここで、Ｎチャネルトランジスタ４３５および４３６の各ゲートは、Ｎチャネルトランジスタ４３６のドレインとＰチャネルトランジスタ４３４のドレインとの接続点に接続されている。

差動トランジスタペアにおいて、Ｐチャネルトランジスタ４３３のゲートには入力増幅部４１０の出力信号ＶＩｐａが与えられ、Ｐチャネルトランジスタ４３４のゲートにはピークホールド用のキャパシタＣ４２の一方の電極が接続されている。そして、キャパシタＣ４２の他方の電極は、基準レベルＶＲＥＦに固定されている。このキャパシタＣ４２は、キャパシタＣ４１と同じ容量値を有している。そして、差動増幅器４３１では、入力増幅部４１０の出力信号ＶＩｐａがＰチャネルトランジスタ４３４のゲートに接続されたキャパシタＣ４２の電極の電圧ＶＣ４２よりも低い場合にＰチャネルトランジスタ４３３がＯＮ、Ｐチャネルトランジスタ４３４がＯＦＦとなり、逆に入力増幅部４１０の出力信号ＶＩｐａが電圧ＶＣ４２よりも高い場合にＰチャネルトランジスタ４３３がＯＦＦ、Ｐチャネルトランジスタ４３４がＯＮとなる。

Ｎチャネルトランジスタ４３７は、ソースが接地され、ゲートがＰチャネルトランジスタ４３３のドレインに接続され、ドレインがＰチャネルトランジスタ４３４のゲートとキャパシタＣ４２との接続点に接続されている。そして、ピークホールド回路４３０では、入力増幅部４１０の出力信号ＶＩｐａの電圧がキャパシタＣ４２の電圧ＶＣ４２よりも低く、Ｐチャネルトランジスタ４３３がＯＮになっているときにＮチャネルトランジスタ４３７がＯＮとなり、キャパシタＣ４２の電圧ＶＣ４２を入力増幅部４１０の出力信号ＶＩｐａの電圧値に向けて低下させるアタック動作が行われる。このアタック動作により、入力増幅部４１０の出力信号ＶＩｐａの負のピーク電圧がキャパシタＣ４２に保持されることとなる。

定電流源４３８およびＰチャネルトランジスタ４３９は、Ｐチャネルトランジスタ４３４のゲートおよびキャパシタＣ４２の接続点と電源＋ＶＢとの間に介挿されている。ここで、Ｐチャネルトランジスタ４３９のゲートには、周期的なリリースクロックＰＧｎが与えられる。このリリースクロックＰＧｎおよび上述したリリースクロックＰＧｐは、図示しないクロック発生回路が発生する周期的なリリースクロックＰＧに基づいて発生されるクロックである。さらに詳述すると、本実施形態では、インバータ４６１がリリースクロックＰＧをレベル反転してリリースクロックＰＧｎを出力し、インバータ４６２がこのリリースクロックＰＧｎをレベル反転してリリースクロックＰＧｐを出力する。そして、ピークホールド回路４３０では、上述したアタック動作が行われるのと並行し、リリースクロックＰＧｎがＬレベルになるのに応じてＰチャネルトランジスタ４３９がＯＮとなって定電流源４３８をキャパシタＣ４２に接続し、キャパシタＣ４２の蓄積電荷（負の電荷）を放電し、キャパシタＣ４２の電圧ＶＣ４２を基準レベルＶＲＥＦに向けて上昇させるリリース動作が行われる。

図１０は、以上説明したアタック動作およびリリース動作の様子を示す波形図である。図１０に示すように、入力増幅部４１０の出力信号ＶＩｐａが上昇して正のピークに至るまでの過程では、キャパシタＶＣ４１の電圧ＶＣ４１を信号ＶＩｐａに追従させるアタック動作が行なわれ、入力増幅部４１０の出力信号ＶＩｐａが低下して負のピークに至るまでの過程では、キャパシタＶＣ４２の電圧ＶＣ４２を信号ＶＩｐａに追従させるアタック動作が行なわれる。そして、入力増幅部４１０の出力信号ＶＩｐａが正のピークに到達し、その後、低下する過程では、キャパシタＶＣ４１の電圧ＶＣ４１が、キャパシタＣ４１の容量値と、リリースクロックＰＧｐの周波数およびパルス幅と、定電流源４２８の電流値とにより定まる時定数に従い、基準レベルＶＲＥＦに向けて低下するリリース動作が行なわれる。また、入力増幅部４１０の出力信号ＶＩｐａが負のピークに到達し、その後、上昇する過程では、キャパシタＶＣ４２の電圧ＶＣ４２が、キャパシタＣ４２の容量値と、リリースクロックＰＧｎの周波数およびパルス幅と、定電流源４３８の電流値とにより定まる時定数に従い、基準レベルＶＲＥＦに向けて上昇するリリース動作が行なわれる。

電圧加算転送部４４０は、Ｎチャネルトランジスタ４２４のゲートに接続されたキャパシタＣ４１の電極の電圧ＶＣ４１とＰチャネルトランジスタ４３４のゲートに接続されたキャパシタＣ４２の電極の電圧ＶＣ４２との差（あるいはキャパシタＣ４１の両電極間電圧とキャパシタＣ４２の両電極間電圧の和）に相当する電圧を発生し、レベル比較部４５０に転送する回路であり、Ｎチャネルトランジスタ４４１〜４４４と、キャパシタＣ４３およびＣ４４とにより構成されている。

Ｎチャネルトランジスタ４４１は、キャパシタＣ４１およびＮチャネルトランジスタ４２４の接続点とキャパシタＣ４３の一端との間に介挿されている。また、Ｎチャネルトランジスタ４４２は、キャパシタＣ４２およびＰチャネルトランジスタ４３４の接続点とキャパシタＣ４３の他端との間に介挿されている。ここで、Ｎチャネルトランジスタ４４１および４４２の各ゲートには、周期的な転送クロックＣＫｐが与えられる。

Ｎチャネルトランジスタ４４３は、キャパシタＣ４３の一端とキャパシタＣ４４の一端との間に介挿されている。また、Ｎチャネルトランジスタ４４４は、キャパシタＣ４３の他端とキャパシタＣ４４の他端との間に介挿されており、キャパシタＣ４４の他端は接地されている。ここで、Ｎチャネルトランジスタ４４３および４４４の各ゲートには、周期的な転送クロックＣＫｎが与えられる。

この転送クロックＣＫｎおよび上述した転送クロックＣＫｐは、図示しないクロック発生回路が発生する周期的な転送クロックＣＫに基づいて発生されるクロックである。さらに詳述すると、本実施形態では、インバータ４６３が転送クロックＣＫをレベル反転して転送クロックＣＫｎを出力し、インバータ４６４がこの転送クロックＣＫｎをレベル反転して転送クロックＣＫｐを出力する。

転送クロックＣＫｐがＨレベル、転送クロックＣＫｎがＬレベルになると、電圧加算転送部４４０では、Ｎチャネルトランジスタ４４１および４４２がＯＮ、Ｎチャネルトランジスタ４４３および４４４がＯＦＦとなり、キャパシタＣ４１、Ｃ４２およびＣ４３が閉ループを構成する。この結果、キャパシタＣ４３の電圧値が、閉ループ構成前におけるキャパシタＣ４１の両電極間電圧ＶＣ４１−ＶＲＥＦとキャパシタＣ４２の両電極間電圧ＶＲＥＦ−ＶＣ４２との加算値ＶＣ４１−ＶＲＥＦ＋ＶＲＥＦ−ＶＣ４２＝ＶＣ４１−ＶＣ４２に応じた値、すなわち、入力信号ＶＩｐの正のピークと負のピークのピーク間電圧に応じた値となる。

次に転送クロックＣＫｐがＬレベル、転送クロックＣＫｎがＨレベルになると、電圧加算転送部４４０では、Ｎチャネルトランジスタ４４１および４４２がＯＦＦ、Ｎチャネルトランジスタ４４３および４４４がＯＮとなり、キャパシタＣ４３の電圧がキャパシタＣ４４に転送される。このようにして、入力信号ＶＩｐの正のピークと負のピークのピーク間電圧に応じた電圧であって、接地レベルを基準とした電圧がキャパシタＣ４４に発生する。

図１１は、リリースクロックＰＧｐおよびＰＧｎと転送クロックＣＫｐおよびＣＫｎの波形を示す図である。図示の通り、リリースクロックＰＧｐおよびＰＧｎと転送クロックＣＫｐおよびＣＫｎは同じ周波数のクロックである。リリースクロックＰＧｐおよびＰＧｎは、転送クロックＣＫｐがＬレベルとなり、Ｎチャネルトランジスタ４４１および４４２がＯＦＦとなる期間内に各々ＨレベルおよびＬレベルとなり、Ｐチャネルトランジスタ４２９およびＮチャネルトランジスタ４３９をＯＮ状態とする。

レベル比較部４５０は、コンパレータ４５１とスイッチ４５２とにより構成されている。ここで、スイッチ４５２は、ミュート電圧Ｖｍｕｔｅを発生する電源と減衰指令パルス発生部３２０のキャパシタＣ３０との間に介挿されている。コンパレータ４５１は、電圧加算転送部４４０のキャパシタＣ４４の電圧と所定の閾値電圧Ｖｓｉｌとを比較し、キャパシタＣ４４の電圧が閾値電圧Ｖｓｉｌよりも低くなったとき、スイッチ４５２をＯＮとし、ミュート電圧ＶｍｕｔｅをキャパシタＣ３０に与える。ここで、閾値電圧Ｖｓｉｌの電圧値は、無信号とみなしてよい入力信号ＶＩｐのレベル範囲の上限値に基づいて決定される。

本実施形態によれば、入力信号ＶＩｐのピーク間電圧が無信号とみなしてよい範囲内に低下すると、ミュート電圧Ｖｍｕｔｅが減衰指令パルス発生部３２０のキャパシタＣ３０に与えられ、スイッチである減衰器１６０が定常的にＯＮ状態となり、誤差積分器１１０に対する入力信号がなくなる。従って、本実施形態によれば、前段からの入力信号の供給がない無信号時に、Ｄ級増幅器のゲインを自動的に最低値に下げ、前段が発生するノイズが耳障りな音となってスピーカから放音されるのを防止することができる。また、本実施形態によれば、入力信号ＶＩｐの正のピークと負のピークのピーク間電圧を検出し、このピーク間電圧に基づいて入力信号ＶＩｐが無信号とみなしてよい範囲内に低下したか否かを判定している。従って、入力信号ＶＩｐの基準レベルＶＲＥＦからのドリフトの影響を受けることなく、入力信号ＶＩｐの振幅を示す情報を正確に取得することができ、適切なミュート制御を行うことができる。

＜他の実施形態＞
以上、この発明の実施形態を説明したが、この発明には、他にも各種の実施形態が考えられる。例えば次の通りである。

（１）上記第２実施形態では、誤差積分器１０が出力する積分値信号ＶＤｐおよびＶＤｎのレベルを制限することにより、出力デジタル信号ＶＯｐおよびＶＯｎのパワーを制限したが、パルス幅変調回路１３０からプリドライバ１４０に供給されるパルスＶＯｐ’およびＶＯｎ’のパルス幅を制限することにより出力デジタル信号ＶＯｐおよびＶＯｎのパワーを制限してもよい。この場合も、パルスＶＯｐ’およびＶＯｎ’のパルス幅が制限されたときには、積分値信号ＶＤｐまたはＶＤｎのクランプが行われたときと同様に、負荷駆動波形に歪が生じ、誤差積分器１１０の入力レベルＶ１と入力レベルＶ２との間に負荷駆動波形の歪量に応じたレベル差が発生する。従って、上記第２実施形態のものと同様な出力制限指令発生部３１０Ａにより出力制限指令信号Ｃｄｅｔを発生し、出力デジタル信号ＶＯｐおよびＶＯｎのパワーを制限することができる。

（２）上記第１および第２実施形態では、ミュート指令の発生に応じて積分器であるキャパシタＣ３０の電圧ＶＣ１を増加させ、ミュート解除指令の発生に応じて電圧Ｖ３０を減少させたが、電圧ＶＣ１の制御の態様は他にも考えられる。例えばＤ級増幅器の電源投入時、キャパシタＣ３０の電圧Ｖ３０を三角波信号ＴＲｐおよびＴＲｎの上下のピーク間の中央の電圧またはそれ以上の電圧として、最大のパルス幅の減衰指令パルスＳＷ（すなわち、常時Ｈレベルのパルス）を発生させ、所定時間経過したときから、電圧ＶＣ１を徐々に０Ｖまで低下させてもよい。この態様によれば、Ｄ級増幅器の電源投入時にポップ音が発生するのを防止することができる。

（３）上記各実施形態では、この発明を差動構成の平衡型のＤ級増幅器に適用した例を挙げたが、この発明は差動構成でない非平衡型のＤ級増幅器にも勿論適用可能である。

１１０……誤差積分器、１２０……クランプ回路、１３０……パルス幅変調回路、１４０……プリドライバ、１５０……出力バッファ、２００……フィルタおよび負荷、３００……減衰制御部、３１０，３１０Ａ……出力制限指令発生部、３２０……減衰指令パルス発生部、３３０……ミュート制御部、３３１……ミュート波形発生部、３３２……スイッチ、１６０……減衰器、４００……無信号検出部、４１０……入力増幅部、４２０，４３０……ピークホールド回路、４４０……電圧加算転送部、４５０……レベル比較部。

Claims (4)

1. 入力信号から負荷を駆動するデジタル信号を生成するＤ級増幅器において、
   前記デジタル信号がある制限範囲を越えたことを検出して、出力制限指令信号を出力する出力制限指令発生手段と、
   前記出力制限指令信号を積分する積分器を有し、前記積分器の積分値に応じたパルス幅を持った周期的な減衰指令パルスを出力する減衰指令パルス発生手段と、
   前記入力信号の入力経路に設けられ、前記減衰指令パルスが与えられることにより前記入力信号を減衰させる減衰手段と、
   前記出力制限指令信号とは独立に前記積分器の積分値を制御して、前記減衰手段により前記入力信号に与える減衰量を制御するミュート制御手段と
   を具備することを特徴とするＤ級増幅器。
2. 前記ミュート制御手段は、ミュート指令が与えられたとき、前記積分器の積分値を漸次増加させることを特徴とする請求項１に記載のＤ級増幅器。
3. 前記ミュート制御手段は、前記ミュート指令が与えられた後、ミュート解除指令が与えられたとき、前記積分器の積分値を漸次減少させることを特徴とする請求項２に記載のＤ級増幅器。
4. 前記ミュート制御手段は、前記入力信号の振幅が所定レベル以下になったとき、前記積分器の積分値を増加させる無信号検出部を具備することを特徴とする請求項１〜３のいずれか１の請求項に記載のＤ級増幅器。

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