KR101118865B1 - Ｄ급 증폭기 - Google Patents

Abstract

입력 신호로부터 부하를 구동하기 위한 디지털 신호를 생성하기 위한 D급 증폭기는, 상기 디지털 신호가 제한 범위 외에 있다는 것을 검출하고 출력 제한 명령 신호를 출력하는 출력 제한 명령 생성부, 상기 출력 제한 명령 신호를 적분하기 위한 적분기를 포함하고 상기 적분기에서 적분된 값에 대응하는 펄스폭을 갖는 주기적인 감쇠 명령 펄스를 출력하는 감쇠 명령 펄스 생성부, 상기 입력 신호에 대한 입력 경로에 제공되어, 상기 감쇠 명령 펄스에 기초하여 상기 입력 신호를 감쇠시키는 감쇠부, 및 상기 출력 제한 명령 신호에 관계없이 상기 적분기에서 적분된 값을 제어하여 상기 입력 신호에 가해진 상기 감쇠부의 감쇠량을 제어하는 음소거 제어부를 포함한다.

Description

Ｄ급 증폭기{CLASS-D AMPLIFIER}

본 발명은 오디오 장비 등의 전력 증폭기에 적합한 D급 증폭기에 관한 것이다.

D급 증폭기는 입력 신호에 따라 변조된 펄스폭을 갖는 펄스 트레인을 발생시키기 위한 증폭기이며, 펄스 트레인은 부하를 구동한다. 많은 경우에, 이러한 D급 증폭기는 오디오 장비 등의 스피커를 구동하기 위한 전력 증폭기로서 채용된다. 이러한 종류의 D급 증폭기가 JP-A-2007-124624호에 개시되어 있다.

한편, D급 증폭기가 설치된 오디오 장비에서, 몇몇 경우에 음소거(mute) 기능이 필요하다. 종래 기술에서는, 이러한 요건이 만족되도록, 연산 증폭기에 의해 구현된 감쇠 회로 또는 볼륨 회로가 D급 증폭기의 입력부에 제공되어, 음소거 기능이 실현되었다. 그럼에도 불구하고, 이러한 감쇠 회로 또는 볼륨 회로는 D급 증폭기의 회로 사이즈 및 비용의 증가를 초래한다. 또한, 감쇠 회로 또는 볼륨 회로가 D급 증폭기에서 제어될 필요가 있으므로 그 제어가 복잡해지는 또 다른 문제점이 발생하였다.

본 발명은 이러한 상황의 관점에서 고안되었다. 본 발명의 목적은 회로 사이즈 및 복잡도를 증가시키지 않고도 음소거 기능을 실현하기 위한 D급 증폭기를 제공하는 것이다.

상술한 목적을 달성하기 위해, 본 발명에 따르면, 입력 신호로부터 부하를 구동하기 위한 디지털 신호를 생성하기 위한 D급 증폭기로서,

상기 디지털 신호가 제한 범위 외에 있다는 것을 검출하고 출력 제한 명령 신호를 출력하는 출력 제한 명령 생성부;

상기 출력 제한 명령 신호를 적분하기 위한 적분기를 포함하고 상기 적분기에서 적분된 값에 대응하는 펄스폭을 갖는 주기적인 감쇠 명령 펄스를 출력하는 감쇠 명령 펄스 생성부;

상기 입력 신호에 대한 입력 경로에 제공되어, 상기 감쇠 명령 펄스에 기초하여 상기 입력 신호를 감쇠시키는 감쇠부; 및

상기 출력 제한 명령 신호에 관계없이 상기 적분기에서 적분된 값을 제어하여 상기 입력 신호에 가해진 상기 감쇠부의 감쇠량을 제어하는 음소거 제어부

를 포함하는, D급 증폭기가 제공된다.

바람직하게는, 음소거 명령이 상기 음소거 제어부에 입력되는 경우, 상기 음소거 제어부는 상기 적분기에서 적분된 값을 서서히 증가시킨다.

바람직하게는, 상기 음소거 명령이 상기 음소거 제어부에 입력된 후에 음소거 릴리스 명령이 상기 음소거 제어부에 입력되는 경우, 상기 음소거 제어부는 상기 적분기에서 적분된 값을 서서히 감소시킨다.

바람직하게는, 상기 음소거 제어부는 신호 부존재 검출부를 포함하고, 상기 입력 신호의 진폭이 미리 결정된 레벨 이하인 경우, 상기 신호 부존재 검출부는 상기 적분기에서 적분된 값을 증가시킨다.

바람직하게는, 상기 음소거 제어부는 신호 부존재 검출부를 포함하고, 상기 입력 신호의 진폭이 미리 결정된 레벨 이하인 경우, 상기 신호 부존재 검출부는 상기 입력 신호에 가해진 상기 감쇠부의 감쇠량을 제어하기 위한 명령 신호를 상기 감쇠부에 출력한다.

또한, 본 발명에 따르면, 입력 신호로부터 부하를 구동하기 위한 디지털 신호를 생성하기 위한 D급 증폭기로서,

상기 입력 신호의 진폭을 검출하는 검출부;

상기 입력 신호의 진폭이 미리 결정된 레벨 이하인 경우, 감쇠 명령 신호를 출력하는 신호 부존재 검출부; 및

상기 입력 신호에 대한 입력 경로에 제공되어, 상기 감쇠 명령 신호에 기초하여 상기 입력 신호를 감쇠시키는 감쇠부

를 포함하는, D급 증폭기가 제공된다.

상술한 본 발명의 목적 및 유리한 점은 첨부 도면을 참조하여 그 바람직한 예시적인 실시예들을 상세하게 설명함으로써 보다 명확하게 될 것이다.

본 발명에 따른 D급 증폭기에 따르면, 회로 사이즈 및 복잡도를 증가시키지 않고도 음소거 기능을 실현할 수 있다.

도 1은 본 발명의 제1 실시예에 따른 D급 증폭기의 구성을 도시하는 회로도.
도 2는 본 발명의 제1 실시예에 따른 삼각파 신호의 파형을 도시하는 도면.
도 3a 및 3b는 본 발명의 제1 실시예에 따른 펄스폭 변조 회로(130)의 여러 부분에서의 신호 파형을 도시하는 도면.
도 4는 본 발명의 제1 실시예에 따른 음소거 제어부(330)의 예시적인 구성을 도시하는 회로도.
도 5a 및 5b는 본 발명의 제1 실시예에 따른 여러 부분에서의 신호 파형을 도시하는 도면.
도 6은 본 발명의 제1 실시예에 따른 음소거 동작시에 여러 부분에서의 신호 파형을 도시하는 도면.
도 7은 본 발명의 제2 실시예에 따른 D급 증폭기의 구성을 도시하는 회로도.
도 8은 본 발명의 제2 실시예에 따른 여러 부분에서의 신호 파형을 도시하는 도면.
도 9는 본 발명의 제3 실시예에 따른 D급 증폭기에서의 신호 부존재 검출부(400)의 구성을 도시하는 회로도.
도 10은 신호 부존재 검출부(400)에 의해 수행되는 어택(attack) 동작 및 릴리스(release) 동작의 상태를 도시하는 파형 차트.
도 11은 신호 부존재 검출부(400)에서의 릴리스 클럭 PGp와 PGn 및 전송 클럭 CKp와 Ckn의 파형을 도시하는 도면.
도 12는 본 발명의 제3 실시예의 변형에 따른 D급 증폭기의 신호 부존재 검출부(400)의 구성을 도시하는 회로도.

이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.

<제1 실시예>

도 1은 본 발명의 제1 실시예에 따른 D급 증폭기의 구성을 도시하는 회로도이다. D급 증폭기는 각각 입력 단부(101p, 101n)에 입력되는, 양(positive)과 음(negative)의 2개의 위상의 입력 아날로그 신호 VIp 및 VIn의 레벨에 따라 펄스폭 변조되는, 양과 음의 2개 위상의 출력 디지털 신호 VOp 및 VOn을 각각 생성하여, 출력 단부(102p, 102n)를 통해 취득된 신호를 각각 출력한다. 여기에서, 스피커 코일과 같은 필터 및 부하(200)는 출력 단부들(102p, 102n) 간에 제공된다. 또한, 직렬로 접속된 저항 R11, R12, R13, R14 및 R15는 입력 단부(101p)와 출력 단부(102n) 간에 제공되며, 직렬로 접속된 저항 R21, R22, R23, R24 및 R25는 입력 단부(101n)와 출력 단부(102p) 간에 제공된다. 이러한 저항들의 저항값은 R11=R21, R12=R22, R13=R23, R14=R24, R15=R25이다.

오차 적분기(110)의 양위상(positive phase) 입력 단부(111p)는 저항 R11, R12 및 R13을 통해 양위상의 입력 아날로그 신호 VIp를 수신한다. 오차 적분기(110)의 음위상(negative phase) 입력 단부(111n)는 저항 R21, R22 및 R23을 통해 음위상의 입력 아날로그 신호 VIn을 수신한다. 또한 음위상 출력 디지털 신호 VOn은 저항 R15 및 R14를 통해 오차 적분기(110)의 양위상 입력 단부(111p)로 피드백되며, 양위상 출력 디지털 신호 VOp는 저항 R25 및 R24를 통해 오차 적분기(110)의 음위상 입력 단부(111n)로 피드백된다. 그 후, 오차 적분기(110)는 입력 아날로그 신호 VIp 또는 VIn과 출력 디지털 신호 VOp 또는 VOn 간 오차를 적분하여, 양위상 출력 단부(112p) 및 음위상 출력 단부(112n)를 통해 적분 결과를 나타내는, 양 및 음의 2개 위상의 적분값 신호 VDp 및 VDn을 출력한다.

오차 적분기(110)로의 입력 아날로그 신호 VIp 및 VIn에 대한 입력 경로에서, 커패시터 C10은 저항 R12 및 R13의 공통 접속점과 저항 R22 및 R23의 공통 접속점 간에 제공된다. 커패시터 C10이 제공되는 입력 경로는, 입력 아날로그 신호 VIp 및 VIn이 오차 적분기(110)에 입력되는 경로에서 입력 신호로부터 고주파수 잡음을 제거하기 위한 저역 통과 필터로서의 역할을 한다.

또한, 오차 적분기(110)로의 입력 아날로그 신호 VIp 및 VIn에 대한 입력 경로에서, 감쇠기(160)가 저항 R11 및 R12의 공통 접속점과 저항 R21 및 R22의 공통 접속점 간에 제공된다. 감쇠기(160)는 오차 적분기(110)에 입력되는 입력 신호의 레벨을 감쇠시키는 유닛으로서의 역할을 한다. 본 실시예에 따른 감쇠기(160)는 MOSFET(Metal-Oxide-Semiconductor 구조를 갖는 Field Effect Transistor; 이하, 트랜지스터라 함) 등에 의해 구성되는 스위치이다. 감쇠기(160)는 감쇠 명령 펄스 SW가 능동 레벨(감쇠 명령 펄스 SW에서의 H 레벨)인 각 구간 동안만 ON 상태로 되므로, 입력 아날로그 신호를 단속적으로 감쇠시키는 감쇠 유닛으로서의 역할을 한다. 여기에서, 감쇠 명령 펄스 SW를 생성하는 유닛에 대해서는 후술한다.

다양한 종류의 회로가 오차 적분기(110)로서 채용될 수 있다. 도 1에 도시한 예에서, 차동 증폭기(113), 4개의 커패시터 C1 내지 C4, 2개의 저항 R1 및 R2에 의해 2차 오차 적분기가 오차 적분기(110)로서 채용된다. 여기에서, 차동 증폭기(113)의 양위상 입력 단부("+" 입력 단부) 및 음위상 입력 단부("-" 입력 단부) 또한 각각 오차 적분기(110)의 양위상 입력 단부(111p) 및 음위상 입력 단부(111n)로서의 역할을 한다. 또한, 차동 증폭기(113)의 양위상 출력 단부("+" 출력 단부) 및 음위상 출력 단부("-" 출력 단부) 또한 각각 오차 적분기(110)의 양위상 출력 단부(112p) 및 음위상 출력 단부(112n)로서의 역할을 한다. 또한, 오차를 적분하기 위한 커패시터 C1 및 C2는 직렬로 접속되고 차동 증폭기(113)의 양위상 입력 단부와 음위상 출력 단부 간에 제공된다. 그리고, 이러한 커패시터들의 공통 접속점은 저항 R1을 통해 접지된다. 또한, 오차를 적분하기 위한 커패시터 C3 및 C4는 직렬로 접속되고, 차동 증폭기(113)의 음위상 입력 단부와 양위상 출력 단부 간에 제공된다. 그리고, 이러한 커패시터들의 공통 접속점은 저항 R2를 통해 접지된다.

펄스폭 변조 회로(130)는 오차 적분기(110)로부터 출력되는 적분값 신호 VDp 및 VDn의 레벨에 따른 펄스폭을 갖는, 2개 위상의 펄스 VOp' 및 VOn'을 생성한다. 보다 구체적으로, VDp>VDn인 경우, 펄스폭 변조 회로(130)는 레벨차 VDp-VDn에 따른 펄스폭을 갖는 음의 펄스 VOp'를 출력한다. 또한, VDn>VDp인 경우, 펄스폭 변조 회로(130)는 레벨차 VDn-VDp에 따른 펄스폭을 갖는 음의 펄스 VOn'을 출력한다. 여기에서, 펄스폭 변조 회로(130)의 예시적인 상세한 구성에 대해서는 후술한다.

전치 구동기(predriver)(140)는 펄스폭 변조 회로(130)에 의해 출력된 펄스 VOp' 및 VOn'을 출력 버퍼(150)로 전송하고, 비반전 버퍼 등에 의해 구성된다. 출력 버퍼(150)는 인버터(151) 및 인버터(152)를 갖는다. 도 1에 도시한 바와 같이, 인버터(151, 152)는, 직렬로 접속된 P채널 트랜지스터와 N채널 트랜지스터가 전원 +VB와 접지 사이에 제공되는 공지의 인버터이다. 여기에서, 인버터(151)는 전치 구동기(140)를 통해 펄스폭 변조 회로(130)로부터 출력된 펄스 VOn'의 레벨을 반전시켜, 취득된 펄스를 출력 디지털 신호 VOn으로서 출력 단부(102n)를 통해 출력한다. 또한, 인버터(152)는 전치 구동기(140)를 통해 펄스폭 변조 회로(130)로부터 출력된 펄스 VOp'의 레벨을 반전시켜, 취득된 펄스를 출력 디지털 신호 VOp로서 출력 단부(102p)를 통해 출력한다.

출력 버퍼(150)로부터 오차 적분기(110)로의 출력 디지털 신호 VOp 및 VOn에 대한 피드백 경로에서, 커패시터 C20은 저항 R15 및 R14의 공통 접속점과 저항 R25 및 R24의 공통 접속점 간에 제공된다. 커패시터 C20이 삽입되는 피드백 경로는, 출력 디지털 신호 VOp 및 VOn이 오차 적분기(110)로 피드백되는 경로에서 피드백 신호로부터 고주파 잡음을 제거하기 위한 저역 통과 필터로서의 역할을 한다.

이하, 펄스폭 변조 회로(130)의 예시적인 구성에 대해 설명한다. 도 1에 도시한 예에서, 펄스폭 변조 회로(130)는 삼각파 생성기(131), 비교기(132, 133), 인버터(134, 135) 및 NAND 게이트(136, 137)를 포함한다. 도 2는 삼각파 생성기(131)에 의해 생성된 삼각파 신호 TRp 및 TRn의 파형을 도시하는 도면이다. 또한, 도 3a 및 3b는 펄스폭 변조 회로(130)의 여러 부분에서의 신호 파형을 도시하는 도면이다. 도 3a는 VDp>VDn인 경우에 생성되는 신호 파형을 도시하며, 도 3b는 VDn>VDp인 경우에 생성되는 신호 파형을 도시한다.

도 2에 도시한 바와 같이, 삼각파 생성기(131)는, 0V의 전압에서 +VP의 소정의 전압까지 고정된 기울기로 상승하고 +VP 전압에서 0V 전압으로 고정된 기울기로 하강하는 일정 주기의 삼각파 신호 TRp와, 삼각파 신호 TRp에 비해 음위상을 갖는 삼각파 신호 TRn을 생성한다. 여기에서, 전압 +VP는 전원 +VB와 동일한 전압일 수 있거나, 또는 다른 전압일 수 있다.

도 3a 및 3b에 도시한 바와 같이, 비교기(132)는 삼각파 신호 TRp와 적분값 신호 VDn을 비교하여, 삼각파 신호 TRp가 적분값 신호 VDn을 초과하는 각 구간 동안에는 L 레벨의 신호 VEn을 출력하고, 다른 구간 동안에는 H 레벨의 신호 VEn을 출력한다. 비교기(133)는 삼각파 신호 TRp와 적분값 신호 VDp를 비교하여, 삼각파 신호 TRp가 적분값 신호 VDp를 초과하는 각 구간 동안에는 L 레벨의 신호 VEp를 출력하고, 다른 구간 동안에는 H 레벨의 신호 VEp를 출력한다. 인버터(134)는 신호 VEp가 레벨을 반전시키는 것에 의해 취득된 신호를 출력한다. 인버터(135)는 신호 VEn의 레벨을 반전시키는 것에 의해 취득된 신호를 출력한다.

NAND 게이트(136)는, 펄스 VOn'을 생성하기 위해 신호 VEn과 인버터(134)의 출력 신호 간의 논리곱(logical product)을 연산한다. 여기에서, 신호 VEn은, 삼각파 신호 TRp가 적분값 신호 VDn을 초과하지 않는 각 구간 동안에는 H 레벨에 있다. 또한, 인버터(134)의 출력 신호는, 삼각파 신호 TRp가 적분값 신호 VDp를 초과하는 각 구간 동안에는 H 레벨에 있다. 따라서, 도 3b에 도시한 VDn>VDp의 경우에, NAND 게이트(136)는, 삼각파 신호 TRp의 신호값이 VDn과 VDp 사이에 있는 각 구간 동안에만 L 레벨의 음의 펄스 VOn'을 출력한다. 즉, VDn>VDp의 경우에, NAND 게이트(136)는 레벨차 VDn-VDp에 비례하는 펄스폭을 갖는 펄스 VOn'을 출력한다.

또한, NAND 게이트(137)는 펄스 VOp'를 생성하기 위해 신호 VEp와 인버터(135)의 출력 신호 사이의 논리곱을 연산한다. 여기에서, 신호 VEp는, 삼각파 신호 TRp가 적분값 신호 VDp를 초과하지 않는 각 구간 동안에는 H 레벨에 있다. 또한, 인버터(135)의 출력 신호는, 삼각파 신호 TRp가 적분값 신호 VDn을 초과하는 각 구간 동안에는 H 레벨에 있다. 따라서, 도 3a에 도시한 VDp>VDn의 경우에, NAND 게이트(137)는, 삼각파 신호 TRp의 신호값이 VDn과 VDp 사이에 있는 각 구간 동안에만 L 레벨의 음의 펄스 VOp'를 출력한다. 즉, VDp>VDn의 경우에, NAND 게이트(137)는 레벨차 VDp-VDn에 비례하는 펄스폭을 갖는 펄스 VOp'를 출력한다.

펄스폭 변조 회로(130)의 상세한 설명은 여기에서 완료된다.

이하, 감쇠 제어부(300)의 구성에 대해 설명한다. 감쇠 제어부(300)는 출력 제한 명령 생성부(310), 감쇠 명령 펄스 생성부(320) 및 음소거 제어부(330)를 갖는다. 출력 제한 명령 생성부(310)는 출력 디지털 신호 VOp 및 VOn이 특정 제한 범위 외부에 있는 것을 검출하여, 출력 제한 명령 신호 Cdet를 출력한다. 구체적으로, 본 실시예에 따른 출력 제한 명령 생성부(310)는, 출력 디지털 신호 VOp 및 VOn이 클리핑된 상태 또는 클리핑된 상태에 가까운 상태로 되었는지를 검출한다.

출력 제한 명령 생성부(310)에서, 비교기(311)는 오차 적분기(110)의 적분값 신호 VDp와 기준 레벨 VLEV를 비교하여, 적분값 신호 VDp가 기준 레벨 VLEV를 초과하는 때에 H 레벨의 신호를 출력한다. 또한, 비교기(312)는 오차 적분기(110)의 적분값 신호 VDn과 기준 레벨 VLEV를 비교하여, 적분값 신호 VDn이 기준 레벨 VLEV를 초과하는 때에 H 레벨의 신호를 출력한다. 여기에서, 기준 레벨 VLEV는 삼각파 신호 TR의 상부 피크 전압과 동등하거나 약간 낮은 전압값을 갖는다. 비교기(311)의 출력 신호 또는 비교기(312)의 출력 신호가 H 레벨에 있는 때에, OR 게이트(313)는 출력 제한 명령 신호 Cdet를 액티브 레벨로서의 역할을 하는 H 레벨로 한다.

감쇠 명령 펄스 생성부(320)는 출력 제한 명령 신호 Cdet를 적분하기 위한 적분기를 가지며, 적분기에서의 적분값에 대응하는 펄스폭을 갖는 주기적 감쇠 명령 펄스 SW를 출력한다. 감쇠 명령 펄스 생성부(320)는 직렬로 접속되고 전원 +VB와 접지 사이에 제공되는 정전류원(321), 스위치(322) 및 적분기로서의 역할을 하는 커패시터 C30과, 적분기 C30에 병렬로 접속되는 저항 R30과, 비교기(323, 324)와 로우-액티브 OR 게이트(325)를 포함한다.

출력 제한 명령 신호 Cdet는 스위치(322)에 공급된다. 여기에서, 출력 제한 명령 신호 Cdet가 H 레벨에 있을 때, 스위치(322)는 ON되어, 커패시터 C30은 정전류원(321)으로부터의 출력 전류로 충전된다. 또한, 저항 R30은 커패시터 C30에 축적된 전하의 방전을 야기한다. 비교기(323)에서, 양위상 입력 단부는 삼각파 신호 TRp를 수신하고, 음위상 입력 단부는 커패시터 C30 상의 전압 VC1을 수신한다. 그 후, 삼각파 신호 TRp가 커패시터 C30 상의 전압 VC1보다 낮은 각 구간 동안에, L 레벨의 신호가 로우-액티브 OR 게이트(325)에 출력된다. 또한, 비교기(324)에서, 양위상 입력 단부는 삼각파 신호 TRn을 수신하고, 음위상 입력 단부는 커패시터 C30 상의 전압 VC1을 수신한다. 그 후, 삼각파 신호 TRn이 커패시터 C30 상의 전압 VC1보다 낮은 각 구간 동안에, L 레벨의 신호가 로우-액티브 OR 게이트(325)에 출력된다. 따라서, 삼각파 신호 TRp가 커패시터 C30 상의 전압 VC1보다 낮은 각 구간 동안, 그리고 삼각파 신호 TRn이 커패시터 C30 상의 전압 VC1보다 낮은 각 구간 동안에, 로우-액티브 OR 게이트(325)는 H 레벨의 감쇠 명령 펄스 SW를 생성한다. 이러한 감쇠 명령 펄스 SW는 스위치로서의 역할을 하는 감쇠기(160)를 ON시키기 위하여 감쇠기(160)에 공급된다.

음소거 명령을 수신한 때에, 음소거 제어부(330)는 적분기에서의 적분값, 즉 커패시터 C30 상의 전압 VC1을 소정의 음소거 전압 Vmute를 향해 서서히 증가시킨다. 그리고, 음소거 명령을 받은 후에, 음소거 릴리스 명령을 수신하였을 때, 음소거 제어부(330)는 커패시터 C30 상의 전압 VC1을 서서히 감소시킨다. 여기에서, 음소거 전압 Vmute는, 감쇠 명령 펄스 SW의 펄스폭이 최대로 되었을 때 취득된 커패시터 C30 상의 전압 VC1(즉, 감쇠 명령 펼스 SW를 언제나 H 레벨로 유지시키는 전압 VC1)과 동등하다. 예를 들어, 음소거 명령은, D급 증폭기가 전원 전압 VB가 하강하는 전력-하강 상태로 되었을 때, 또는 D급 증폭기를 채용하는 오디오 장비에 제공된 조작 요소의 조작에 의해 음소거가 명령된 때에 생성된다. 또한, 예를 들어, 음소거 릴리스 명령은, D급 증폭기가 전력-하강 상태로부터 전원 전압 VB가 복구되는 통상 상태로 복구된 후에 소정의 시간이 경과한 때, 또는 D급 증폭기를 채용하는 오디오 장비에 제공된 조작 요소의 조작에 의해 음소거 릴리스가 명령된 때에 생성된다.

도 4는 음소거 제어부(330)의 예시적인 구성을 도시하는 블록도이다. 음소거 제어부(330)는, 음소거 파형 생성부(331)와, 음소거 파형 생성부(331)와 커패시터 C30 사이에 제공되는 스위치(332)를 갖는다. 음소거 명령을 수신한 때에, 음소거 제어부(330)는 스위치(332)를 ON시키도록 제어한다. 그 후에, 음소거 파형 생성부(331)는 커패시터 C30 상의 전압 VC1을 0V로부터 음소거 전압 Vmute까지 소정의 시간에 걸쳐 서서히 증가시키도록 제어한다. 커패시터 C30은 스위치(332)를 통해 음소거 파형 생성부(331)에 접속된다. 또한, 음소거 릴리스 명령을 수신한 때에, 음소거 파형 생성부(331)는 커패시터 C30 상의 전압 VC1을 그 시간에서의 전압값으로부터 0V로 소정의 시간에 걸쳐 서서히 하강하도록 제어한다. 또한, 음소거 파형 생성부(331)가 전압 VC1을 0V로 하강하도록 제어한 후에, 음소거 제어부(330)는 스위치(332)를 OFF시킨다.

본 실시예에 따른 D급 증폭기의 구성의 상세한 설명은 여기에서 종료된다.

이하, 본 실시예에서의 동작에 대해 설명한다. 본 실시예에서, 삼각파 신호 TRp 및 TRn은 0V 내지 +VP의 범위 내에서 변한다. 그리고, 출력 디지털 신호 VOp 및 VOn이 클리핑의 발생 없이 펄스 트레인으로서 취득될 수 있도록, 오차 적분기(110)의 2개의 적분값 신호 VDp 및 VDn은 삼각파 신호 TRp 및 TRn과의 교차가 발생하는 범위(0V 내지 +VP의 범위) 내에 들 필요가 있다. 여기에서, 입력 아날로그 신호 VIp 및 VIn의 진폭이 특정의 적절한 범위 내에 드는 때에, 오차 적분기(110)의 적분값 신호 VDp 및 VDn은 삼각파 신호 TR의 진폭에 대한 범위 내에 든다. 반대로, 이러한 적절한 범위 외에 있는 큰 진폭을 갖는 입력 아날로그 신호 VIp 및 VIn이 D급 증폭기에 인가되는 때에, 특정의 적절한 대책이 채용되지 않는다면, 오차 적분기(110)의 적분값 신호 VDp 또는 VDn은 삼각파 신호 TR의 진폭에 대한 범위(0V 내지 +VP) 외부로 가게 되어, 출력 디지털 신호 VOp 또는 VOn이 지속적으로 H 레벨로 유지되는 클리핑된 상태가 발생할 것이다. 그러나, 본 실시예에 따르면, 감쇠 제어부(300)는 이러한 클리핑의 발생을 방지한다. 이하, 이러한 동작에 대해 도 5a 및 5b를 참조하여 설명한다. 여기에서, 본 설명에서는, 입력 아날로그 신호 VIp 및 VIn의 진폭에 대한 적절한 범위는 출력 디지털 신호 VOp 및 VOn에서 클리핑을 야기하지 않는 범위를 나타내며, 이는 D급 증폭기의 증폭 계수에 의해 D급 증폭기의 출력 버퍼(150)에 대해 전원 전압을 반으로 나눔으로써 취득된 값보다 작은 범위이다.

우선, 도 5a에 도시한 바와 같이, 입력 아날로그 신호 VIp 및 VIn의 진폭이 적절한 범위 내에 들어서, 오차 적분기(110)의 적분값 신호 VDp 및 VDn의 최대값이 기준 레벨 VLEV에 도달하지 않을 때, 출력 제한 명령 생성부(310)는 출력 제한 명령 신호 Cdet가 L 레벨로 되게 한다. 따라서, 감쇠 명령 펄스 생성부(320)에서, 스위치(322)가 OFF되어, 적분기로서의 역할을 하는 커패시터 C30 상의 전압 VC1은 0V로 된다. 따라서, 삼각파 신호 TRp 및 TRn은 전압 VC1과 교차하지 않으므로, 감쇠 명령 펄스 SW는 인액티브(inactive) 레벨으로서의 역할을 하는 L 레벨로 지속적으로 유지된다. 따라서, 감쇠기(160)는 지속적으로 OFF로 있게 된다. 그 결과, 도면에 도시한 바와 같이, 감쇠기(160)의 2개 단부에서의 아날로그 신호 VIp' 및 VIn'은 입력 아날로그 신호 VIp 및 VIn의 파형과 유사한 파형을 갖는다.

반대로, 도 5b에 도시한 바와 같이, 입력 아날로그 신호 VIp 및 VIn의 진폭이 증가하여 오차 적분기(110)의 적분값 신호 VDp 및 VDn 중 적어도 하나가 기준 레벨 VLEV를 초과하는 때에, 출력 제한 명령 생성부(310)는, 적분값 신호 VDp 또는 VDn이 기준 레벨 VLEV보다 높은 구간 동안, 출력 제한 명령 신호 Cdet가 H 레벨이 되게 하고, 스위치(322)가 ON되게 한다. 그 결과, 정전류원(321)은 스위치(322)를 통해 커패시터 C30을 충전한다. 커패시터 C30의 충전은, 적분값 신호 VDp 또는 VDn이 기준 레벨 VLEV를 초과할 때마다 수행된다. 따라서, 파동이 반복되어, 적분값 신호 VDp 또는 VDn이 기준 레벨을 초과할 때, 커패시터 C30 상의 전압 VC1이 우선 상승하고, 그 후에, 적분값 신호 VDp 또는 VDn이 기준 레벨을 다시 초과할 때까지 저항 R30을 통해 커패시터 C20 상의 축적된 전하의 방전에 따라 하강한다. 그 후에, 로우-액티브 OR 게이트(325)는, 삼각파 신호 TRp 및 TRn이 전압 VC1과 교차하고 삼각파 신호 TRp가 전압 VC1보다 낮은 각 구간 동안, 그리고 삼각파 신호 TRn이 전압 VC1보다 낮은 구간 동안, H 레벨(액티브 레벨)로 되는 감쇠 명령 펄스 SW를 출력한다.

여기에서, 감쇠기(160)(스위치)는 감쇠 명령 펄스 SW가 L 레벨에 있는 각 구간 동안 OFF로 되고, H 레벨에 있는 각 구간 동안 ON으로 된다. 따라서, 감쇠 명령 펄스 SW가 L 레벨에 있는 각 구간 동안, 감쇠기(160)(스위치)의 2개 단부에서의 아날로그 신호 VIp' 및 VIn'은 각각 원래의 입력 아날로그 신호 VIp 및 VIn에 대응하는 신호값을 갖는다. 반대로, 감쇠 명령 펄스 SW가 H 레벨에 있는 각 구간 동안, 아날로그 신호 VIp' 및 VIn'은 0V에 있다. 따라서, 도면에 도시한 바와 같이, 고정된 시간 간격으로 단속적인 절단이 수행된 파형이 취득된다. 따라서, 오차 적분기(110)에 실질적으로 입력되는 아날로그 신호는 감쇠되어, 오차 적분기(110)의 출력 신호의 레벨이 0V와 +VP 사이의 적절한 범위 내로 복귀된다. 이는 출력 디지털 신호 VOp 및 VOn에서의 클리핑의 발생을 방지한다.

보다 구체적으로, 입력 아날로그 신호 VIp 및 VIn의 진폭이 커서 이러한 단속적인 절단이 수행되는 상황에서, 입력 아날로그 신호 VIp 및 VIn의 진폭이 증가되어 오차 적분기(110)의 적분값 신호 VDp 및 VDn의 진폭이 증가하면, 단속적인 절단의 속도가 증가되어 D급 증폭기의 전체 이득이 감소되는, 네거티브 피드백과 동등한 제어가 수행된다. 이러한 네거티브 피드백 제어는 왜곡의 발생 없이 입력 아날로그 신호 VIp 및 VIn의 증폭을 가능하게 한다. 또한, 이는, 입력 아날로그 신호 VIp 및 VIn이 피크 레벨에 도달하고, 출력 디지털 신호 VOp 또는 VOn에 대한 펄스폭 변조 계수가 고정된 상한에 도달한 때에 D급 증폭기의 전체 이득이 최적의 값으로 조정될 수 있게 한다. 따라서, 입력 아날로그 신호 VIp 및 VIn의 진폭이 커서 적절한 범위 외부에 있는 영역에서, 입력 아날로그 신호 VIp 및 VIn의 진폭이 증가하는 때에도, 부하에 공급되는 출력 신호 파형(이러한 파형은 출력 디지털 신호 VOp 및 VOn을 적분함으로써 취득된 형태를 가짐)에서 왜곡이 방지된다. 또한, 출력 신호 파형의 피크 레벨은 일정한 값으로 유지된다.

출력 디지털 신호 VOp 또는 VOn의 펄스폭 변조 계수에 대한 상한은 기준 레벨 VLEV에 따른다. 이는, 본 실시예에 따른 D급 증폭기에서, 출력 디지털 신호 VOp 및 VOn에 대한 펄스폭 변조 계수는 오차 적분기(110)의 적분값 신호 VDp 및 VDn의 레벨에 따라 결정되기 때문이며, 오차 적분기(110)의 적분값 신호 VDp 및 VDn이 기준 레벨 VLEV를 초과하는 때에, 오차 적분기(110)의 적분값 신호 VDp 및 VDn의 레벨의 증가와 이와 연관된 펄스폭 변조 계수의 증가를 억제하도록, 삼각파 신호 TRp 및 TRn과 교차하는 레벨에서의 전압 VC1이 생성되어 단속적인 절단을 위한 감쇠 명령 펄스 SW가 생성되기 때문이다.

본 실시예에서, 클리핑의 응답 특성의 조정은 커패시터 C30의 커패시턴스 및 저항 R30의 저항값을 조정함으로써 달성된다. 클리핑의 발생에 따라, 감쇠 명령 신호 SW가 짧은 시간에 생성될 필요가 있을 때에, 이는 커패시터 C30의 커패시턴스를 감소시킴으로써 달성된다. 또한, 클리핑된 상태가 해결된 후에, 감쇠 명령 펄스 SW가 중단될 때까지 경과하는 시간이 증가될 필요가 있을 때, 이는 저항 R30의 저항값을 증가시킴으로써 달성된다.

이하, 본 실시예에 따른 음소거 및 음소거 릴리스 시간에서의 동작을 설명한다. 도 6은 음소거 시에 여러 부분에서의 파형을 도시하는 도면이다. 음소거 제어부(330)가 음소거 명령을 수신한 때에, 스위치(332)는 ON된다. 그리고, 도 6에 도시한 바와 같이, 음소거 제어부(330)의 음소거 파형 생성부(331)가 커패시터 C30 상의 전압 VC1을 제어하여 0V로부터 음소거 전압 Vmute까지 고정된 시간 기울기로 상승시키도록 제어한다. 여기에서, 음소거 저압 Vmute는 삼각파 신호 TRp 및 TRn의 상부와 하부 피크 사이의 중앙 또는 그 위의 레벨에 있다. 전압 VC1이 이와 같이 상승하는 때에, 감쇠 명령 펄스 SW는 삼각파 신호 TRp 및 TRn의 개별 피크 타이밍에 동기화되어 생성된다. 그리고, 감쇠 명령 펄스 SW의 펄스폭은 전압 VC1의 상승과 함께 증가한다. 여기에서, 감쇠기(160)는 감쇠 명령 펄스 SW가 H 레벨에 있는 각 구간 동안에서만 ON으로 되어, 오차 적분기(110)로 입력된 전압은 단속적으로 절단된다(씨닝된다(thinned)). 따라서, 입력 전압에 대한 단속적인 절단의 시간폭은 전압 VC1의 상승에 따른다. 그 결과, D급 증폭기의 출력 전압(필터 및 부하(200)에 공급되는 유효 전압)은 전압 VC1의 상승에 따라 감쇠된다. 그리고, 전압 VC1이 음소거 전압 Vmute에 도달한 후에, 감쇠 명령 펄스 SW는 지속적으로 H 레벨로 유지된다. 따라서, 오차 적분기(110)로 입력된 전압은 0V로 되고, D급 증폭기의 출력 전압도 동일하게 된다.

그 후에, 음소거 릴리스 명령이 제공되는 때에, 음소거 제어부(330)의 음소거 파형 생성부(331)는 커패시터 C30 상의 전압 VC1을 음소거 전압 Vmute로부터 OV로 소정의 시간에 걸쳐 서서히 하강하도록 제어한다. 이와 같이, 도 6에 도시한 것과 반대의 동작이 수행된다. 즉, 전압 VC1의 하강에 따라, 감쇠 명령 펄스 SW의 펄스폭이 서서히 감소되어, 입력 전압에 대한 단속적인 절단의 시간폭이 감소된다. 따라서, D급 증폭기의 출력 전압은 전압 VC1의 하강에 따라 상승한다. 그러면, 전압 VC1이 0V에 도달하는 때에, 감쇠 명령 펄스 SW는 제로 레벨에서 지속적으로 유지된다. 그리고, D급 증폭기는 입력 아날로그 신호 VIp 및 VIn에 대응하는 전압을 출력한다. 그리고, 전압 VC1이 0V로 하강한 후에, 음소거 제어부(330)에서 스위치(332)는 OFF된다.

본 실시예에 따른 음소거 및 음소거 릴리스 동작의 설명은 여기에서 종료된다.

상술한 바와 같이, 본 실시예에 따르면, 클리핑 방지를 위해 감쇠 명령 펄스 생성부(320)를 채용함으로써 음소거 기능이 실현된다. 따라서, 본 실시예에 따르면, 음소거 기능은 회로 사이즈 및 제어 복잡도를 증가시키지 않고도 실현된다.

<제2 실시예>

도 7은 본 발명의 제2 실시예에 따른 D급 증폭기의 구성을 도시하는 회로도이다. 여기에서, 본 도면에서는, 상술한 도 1에 도시된 것과 동일한 부분은 동일한 참조부호에 의해 나타내어지며, 그 설명은 생략한다. 본 실시예에 따른 D급 증폭기에는 부하로서의 역할을 하는 스피커의 볼륨 제어 등의 목적을 위해 출력 전력을 일정한 범위로 제한하는 전력 제한 제어 기능을 실현하기 위한 회로가 제공된다. 구체적으로, 본 실시예에 따른 D급 증폭기에서, 클램핑(clamping) 회로(120)가 오차 적분기(110)와 펄스폭 변조 회로(130) 사이에 제공된다.

클램핑 회로(120)는 오차 적분기(110)로부터 출력된 적분값 신호 VDp 및 VDn이 미리 설정된 상한 클램프 레벨 UL을 초과하지 않도록, 또는 미리 설정된 하한 클램프 레벨 LL 미만이 되지 않도록 출력 디지털 신호 VOp 및 VOn의 전력값을 제한하기 위해 적분값 신호 VDp 및 VDn을 클램핑하기 위한 회로로서의 역할을 한다. 여기에서, 상한 클램프 레벨 UL 및 하한 클램프 레벨 LL은 예를 들어, D급 증폭기를 수용하는 케이스에 제공된 조작 요소(도시 생략)의 조작에 따라 생성된 외부 설정 신호 또는 D급 증폭기의 외부의 장치로부터 제공된 외부 설정 신호에 기초하여 설정된다.

감쇠 제어부(300A)는, 제1 실시예에 따른 감쇠 제어부(300)에서 출력 제한 명령 생성부(310)가 출력 제한 명령 생성부(310A)로 교체된 구성을 갖는다. 제1 실시예에 따른 출력 제한 명령 생성부(310)는 출력 디지털 신호 VOp 및 VOn의 클리핑을 검출하여 출력 제한 명령 신호 Cdet를 출력한다. 반대로, 본 실시예에 따른 출력 제한 명령 생성부(310A)는, 클램핑 회로(120)가 적분값 신호 VDp 및 VDn을 클램핑하는 것을 검출하여, 출력 제한 명령 신호 Cdet를 출력한다. 즉, 본 실시예에 따르면, "디지털 신호가 특정 제한 범위 외부에 있다"라는 표현은, 출력 디지털 신호 VOp 및 VOn의 전력값이 외부로부터 규정된 전력 상한을 초과한다는 것을 의미한다.

오차 적분기(110)의 양위상 입력 단부(111p)의 입력 레벨 V1과 음위상 입력 단부(111n)의 입력 레벨 V2에 기초하여, 출력 제한 명령 생성부(310A)는 클램핑 회로(120)에 의해 적분값 신호 VDp 또는 VDn의 클램핑을 수행함으로써 D급 증폭기로부터 필터 및 부하(200)로의 출력 파형(이하, 부하 구동 파형이라 함)에서 소정량의 왜곡이 발생하는지 여부를 검출한다. 출력 제한 명령 생성부(310A)에 의해 수행되는 왜곡 검출의 원리는 이하와 같다.

우선, 적분값 신호 VDp 및 VDn이 클램핑 회로(120)에 의해 클램핑되지 않는 상태에서, 오차 적분기(110)로 입력된 신호에 대응하는 레벨을 갖는 피드백 신호가 출력측(102n 및 102p)으로부터 오차 적분기(110)의 입력측으로 주입된다. 따라서, 오차 적분기(110)는, 양위상 입력 단부(111p)의 입력 레벨 V1 및 음위상 입력 단부(111n)의 입력 레벨 V2가 동일한 전압으로 유지되는 상태에서 동작한다. 보다 구체적으로, 입력 아날로그 신호 VIp 및 VIn이 오차 적분기(110)의 동작점으로서의 역할을 하는 기준 레벨 VREF에 위치되는 때에, 오차 적분기(110)에서, 양위상 입력 단부(111p)의 입력 레벨 V1은 저항 R11, R12 및 R13과 저항 R14 및 R15 사이의 비율에 기초하여 전압 VIp(=VREF)와 전압 VOn(=0V; 접지 전압) 사이의 전압차(=VREF)를 분압함으로써 취득된 전압 {(R14+R15)/(R11+R12+R13+R14+R15)}VREF와 동등하다. 마찬가지로, 오차 적분기(110)의 음위상 입력 단부(111n)의 입력 레벨 V2는 저항 R21, R22 및 R23과 저항 R24 및 R25 사이의 비율에 기초하여 전압 VIn(=VREF)과 전압 VOp(=0V; 접지 전압) 사이의 전압차(=VREF)의 분압에 의해 취득되는 전압 {(R24+R25)/(R21+R22+R23+R24+R25)}VREF={(R14+R15)/(R11+R12+R13+R14+R15)}VREF=V1과 동등하다. 그리고, 도 8에 도시한 바와 같이, 입력 아날로그 신호 VIp 및 VIn이 기준 레벨 VREF에 대해 서로 음위상으로 진동하고, 입력 아날로그 신호 VIp 및 VIn의 진폭이 작아서 적분값 신호 VDp 및 VDn이 클램핑되지 않는 상태에서, 오차 적분기(110)의 입력 레벨 V1 및 V2는 서로 동일한 레벨로 유지되고, 입력 아날로그 신호 VIp 및 VIn의 진폭에 대응하는 전압에 의해 전압 {(R14+R15)/(R11+R12+R13+R14+R15)}VREF로부터 고전위 방향으로 진동한다.

그럼에도 불구하고, 적분값 신호 VDp 또는 VDn이 클램핑 회로(120)에 의해 클램핑되는 경우, 오차 적분기(110)에 입력된 신호에 대응하는 레벨을 갖는 피드백 신호는 오차 적분기(110)의 입력측에 피드백되지 않는다. 따라서, 입력 신호의 레벨은 피드백 신호에 비해 과도하게 된다. 따라서, 도 8에 도시한 바와 같이, 클램핑에 의해 야기된 부하 구동 파형에서의 왜곡량에 대응하는 레벨차가, 클램핑 회로(120)에 의해 클램핑이 수행되는 각각의 시간에 입력 레벨 V1과 입력 레벨 V2 사이에 발생한다.

출력 제한 명령 생성부(310A)는, 클램핑이 클램핑 회로(120)에 의해 수행되는 때에 출력 제한 명령 신호 Cdet를 출력하여, 소정량의 왜곡이 부하 구동 파형에 발생하여 입력 레벨 V1과 입력 레벨 V2 사이의 레벨차가 고정된 임계값을 초과한다.

본 실시예에서, 출력 제한 명령 생성부(310A)는, 제1 실시예에서 출력 제한 명령 생성부(310)의 비교기(311, 312)가 비교기(311A, 312A)로 대체된 구성을 갖는다. 여기에서, 비교기(311A, 312A)는 양위상 입력 단부와 음위상 입력 단부 사이의 오프셋 전압 Vofs(임계값에 대응함)를 수신한다. 그 후에, 비교기(311A)에서, 전압 V1은 양위상 입력 단부에 공급되고, 전압 V2는 음위상 입력 단부에 공급된다. 그리고, 양위상 입력 단부에서의 전압 V1이 음위상 입력 단부에서의 전압 V2보다 오프셋 전압 Vofs 이상의 양만큼 높을 때에, H 레벨의 신호가 출력된다. 그리고, 비교기(312A)에서, 전압 V2는 양위상 입력 단부에 공급되고, 전압 V1은 음위상 입력 단부에 공급된다. 그리고, 양위상 입력 단부에서의 전압 V2가 음위상 입력 단부에서의 전압 V1보다 오프셋 전압 Vofs 이상의 양만큼 높을 때에, H 레벨의 신호가 출력된다. 그리고, 비교기(311A)의 출력 신호 또는 비교기(312A)의 출력 신호가 H 레벨에 있을 때에, 즉, 클램핑 회로(120)가 적분값 신호 VDp 또는 VDn을 클램핑하고 소정량의 왜곡이 부하 구동 파형에 발생하여, |V1-V2|가 도 8에 도시한 오프셋 전압 Vofs를 초과하는 때에, OR 게이트(313)는 출력 제한 명령 신호 Cdet를 H 레벨(액티브 레벨)로 한다.

감쇠 명령 펄스 생성부(320) 및 음소거 제어부(330)는 제1 실시예와 유사하다. 본 실시예에 따른 D급 증폭기의 구성의 상세한 설명은 여기에서 종료된다.

본 실시예에서는, 적분값 신호 VDp 및 VDn이 클램핑 회로(120)에 의해 클램핑되지 않는 상태에서, 입력 아날로그 신호 VIp 및 VIn의 레벨에 대응하는 펄스폭을 갖는 출력 디지털 신호 VOp 및 VOn이 취득된다. 따라서, 오차 적분기(110)에서 각각의 입력 신호와 각각의 피드백 신호 사이에 균형이 유지된다. 따라서, 오차 적분기(110)는, 양위상 입력 단부의 레벨 V1과 음위상 입력 단부의 레벨 V2가 동일한 레벨로 유지되는 상태에서 동작한다. 이 상태에서, 출력 제한 명령 신호 Cdet는 L 레벨에 있다. 따라서, 감쇠 명령 펄스 생성부(320)에서, 커패시터 C30 상의 전압 VC1은 0V이므로 감쇠 명령 펄스 SW가 생성되지 않는다. 따라서, 감쇠기(160)의 2개 단부에 나타나는 아날로그 신호 VIp' 및 VIn'은 소정의 계수로 입력 아날로그 신호 VIp 및 VIn을 곱함으로써 취득되는 것과 유사한 파형을 갖는다.

그러나, 입력 아날로그 신호 VIp 및 VIn의 레벨이 증가할 때, 오차 적분기(110)에 의해 출력되는 적분값 신호 VDp 및 VDn은 결국 클램프 레벨 LL 및 UL에 도달하여, 적분값 신호 VDp 및 VDn이 클램핑 회로(120)에 의해 클램핑된다. 적분값 신호 VDp 및 VDn이 클램핑 회로(120)에 의해 클램핑되는 때, 오차 적분기(110)에서, 입력 신호는 피드백 신호에 비해 과도하게 되어 양위상 입력 단부의 레벨 V1과 음위상 입력 단부의 레벨 V2 사이에 레벨차가 발생한다. 그리고, 클램핑이 클램핑 회로(120)에 의해 수행되고 레벨차 |V1-V2|가 오프셋 전압 Vofs를 초과하는 각 시간에, 출력 제한 명령 신호 Cdet는 H 레벨이 된다. 따라서, 감쇠 명령 펄스 생성부(320)에서, 커패시터 C30 상의 전압 VC1이 상승하여, 감쇠 명령 펄스 SW가 삼각파 신호 TRp 및 TRn의 개별 피크 포인트에 동기하여 생성된다. 그 결과, 감쇠 명령 펄스 SW가 L 레벨에 있는 각 기간 동안, 감쇠기(160)의 2개 단부에서의 아날로그 신호 VIp' 및 VIn'은 원래의 입력 아날로그 신호 VIp 및 VIn에 대응하는 신호값을 각각 갖는다. 반대로, 감쇠 명령 신호 SW가 H 레벨에 있는 각 기간 동안, 아날로그 신호 VIp' 및 VIn'은 0V에 있다. 따라서, 고정된 시간 간격으로 단속적인 절단이 수행된 파형이 취득된다. 따라서, 오차 적분기(110)에 실질적으로 입력되는 아날로그 신호가 감쇠되므로 왜곡량이 고정된 값을 갖도록 적분값 신호 VDp 및 VDn이 감소된다.

보다 구체적으로, 입력 아날로그 신호 VIp 및 VIn의 진폭이 증가하여, 적분값 신호 VDp 및 VDn의 진폭이 하한 클램프 레벨 LL에서 상한 클램프 레벨 UL까지의 범위 내로 제한되는 클램프 동작이 수행되는 상황에서, 감쇠 명령 펄스 SW의 펄스폭이 입력 아날로그 신호 VIp 및 VIn의 진폭의 증가에 따라 증가되어 단속적인 절단의 속도가 증가됨으로써 D급 증폭기의 전체 이득이 감소되는 네거티브 피드백과 동등한 제어가 수행된다. 이러한 네거티브 피드백 제어의 결과, 출력 디지털 신호 VOp 및 VOn에 대한 펄스폭 변조 계수가 특정의 상한 내에 들도록 D급 증폭기의 전체 이득이 최적값으로 조정된다. 출력 디지털 신호 VOp 및 VOn에 대한 펄스폭 변조의 상한은 하한 클램프 레벨 LL 및 상한 클램프 레벨 UL에 따른다. 이는, 본 실시예에 따른 D급 증폭기에서, 출력 디지털 신호 VOp 및 VOn에 대한 펄스폭 변조 계수가 오차 적분기(110)에 의해 출력된 적분값 신호 VDp 및 VDn의 레벨에 따라 결정되기 때문이며, 적분값 신호 VDp 및 VDn이 하한 클램프 레벨 LL로부터 상한 클램프 레벨 UL까지의 범위를 초과하려 하는 때에, 적분값 신호 VDp 및 VDn이 클램핑되어, 적분값 신호 VDp 및 VDn의 레벨의 증가 및 이러한 레벨의 증가와 연관된 펄스폭 변조 계수의 증가를 억제하기 위해 단속적인 절단을 위한 감쇠 명령 펄스 SW가 생성되기 때문이다.

음소거 제어부(330)의 동작은 제1 실시예에서와 유사하다. 따라서, 본 실시예에서도, 제1 실시예에서와 유사한 효과가 달성된다.

<제3 실시예>

D급 증폭기에서, 입력 신호가 선행 스테이지로부터 공급되지 않는 신호 부존재 상태에서, 선행 스테이지에 의해 생성된 잡음(다수의 경우에, 백색 잡음)이 D급 증폭기에 의해 증폭된 후 부하로서의 역할을 하는 스피커로 공급된다. 따라서, 불쾌한 음향이 스피커로부터 출력된다. 본 실시예의 목적은, 선행 스테이지로부터의 잡음이 신호 부존재 상태에서 D급 증폭기에 의해 증폭되는 상황을 방지하는 것이다. 이러한 목적을 달성하기 위해, 본 실시예에 따른 D급 증폭기는, 도 9에 도시한 신호 부존재 검출부(400)가 제1 실시예 또는 제2 실시예에 따른 D급 증폭기의 음소거 제어부(330)에 부가되는 구성을 갖는다.

도 9에 도시한 신호 부존재 검출부(400)는 입력 아날로그 신호 VIp의 진폭, 보다 구체적으로 입력 아날로그 신호 VIp의 양의 피크와 음의 피크 사이의 피크-투-피크 전압을 검출한다. 그리고, 신호 부존재 검출부(400)는, 감쇠 명령 펄스 생성부(320)의 커패시터 C30 상의 전압 VC1(도 1 및 7 참조)을 음소거 전압 Vmute로 증가시키도록 제어하며, 여기에서 피크-투-피크 전압이 소정의 임계값 Vsi1 미만으로 되는 때에 감쇠 명령 펄스 SW의 펄스폭이 최대로 된다.

도 9에서, 입력 증폭부(410)는 입력 아날로그 신호 VIp를 증폭하기 위한 회로이며, 차동 증폭기(411) 및 가변 저항(412)을 갖는다. 차동 증폭기(411)의 양위상 입력 단자는 입력 아날로그 신호 VIp를 수신한다. 가변 저항(412)은 차동 증폭기(411)의 출력 단자와 전원의 기준 레벨 VREF 사이에 제공된다. D급 증폭기로 입력된 입력 아날로그 신호 VIp 및 VIn은 기준 레벨 VREF에 대하여 대칭적인 파형을 갖는 균형화된 2개 위상의 신호이다. 입력 증폭부(410)에서, 가변 저항(412)의 중앙 탭에서의 전압은 차동 증폭기(411)의 음위상 입력 단자로 네거티브 피드백에 의해 반환된다. 본 실시예에서, 가변 저항(412)의 중앙 탭 위치는 조작 요소(도시 생략)의 조작에 의해 조정되어, 입력 증폭부(410)의 이득이 조정된다.

입력 증폭부(410)의 출력 신호 VIpa는 피크 홀드 회로(420, 430)로 입력된다. 여기에서, 피크 홀드 회로(420)는 입력 증폭부(410)의 출력 신호 VIpa에서 나타나는 양의 피크 전압을 유지하기 위한 회로이다. 피크 홀드 회로(430)는 입력 증폭부(410)의 출력 신호 VIpa에서 나타나는 음의 피크 전압을 유지하기 위한 회로이다.

이하, 피크 홀드 회로(420)에 대해 설명한다. 차동 증폭기(421)는 차동 트랜지스터 쌍이 형성되도록 그 소스가 서로 접속된 N채널 트랜지스터(423, 424); 이러한 차동 트랜지스터 쌍의 공통 소스와 접지 도전체 사이에 제공되는 정전류원(422); 및 N채널 트랜지스터(423 또는 424)의 드레인과 전원 +VB 사이에 각각 제공되는 P채널 트랜지스터(425, 426)를 포함한다. 여기에서, P채널 트랜지스터(425, 426)의 게이트는 P채널 트랜지스터(426)의 드레인과 N채널 트랜지스터(424)의 드레인 사이의 접속점에 접속된다.

차동 트랜지스터 쌍에서, 입력 증폭부(410)의 출력 신호 VIpa는 N채널 트랜지스터(423)의 게이트에 공급된다. 그리고, N채널 트랜지스터(424)의 게이트는 피크 홀드 커패시터 C41의 하나의 전극에 접속된다. 또한, 커패시터 C41의 다른 전극은 기준 레벨 VREF에서 고정된다. 그리고, 차동 증폭기(421)에서, 입력 증폭부(410)의 출력 신호 VIpa가 N채널 트랜지스터(424)의 게이트에 접속된 커패시터 C41의 전극 상의 전압 VC41보다 높을 때, N채널 트랜지스터(423)는 ON되고 N채널 트랜지스터(424)는 OFF된다. 반대로, 입력 증폭부(410)의 출력 신호 VIpa가 전압 VC41 미만인 때에, N채널 트랜지스터(423)는 OFF되고 N채널 트랜지스터(424)는 ON된다.

P채널 트랜지스터(427)에서, 그 소스는 전원 +VB에 접속되고, 그 게이트는 N채널 트랜지스터(423)의 드레인에 접속되고, 그 드레인은 N채널 트랜지스터(424)의 게이트와 커패시터 C41 사이의 접속점에 접속된다. 그리고, 피크 홀드 회로(420)에서, 입력 증폭부(410)의 출력 신호 VIpa가 커패시터 C41 상의 전압 VC41보다 높아서 N채널 트랜지스터(423)가 ON되는 때에, P채널 트랜지스터(427)는 ON되어 커패시터 C41 상의 전압 VC41이 입력 증폭부(410)의 출력 신호 VIpa의 전압값을 향해 상승되는 어택 동작이 수행된다. 어택 동작의 결과로서, 입력 증폭부(410)의 출력 신호 VIpa의 양의 피크 전압이 커패시터 C41에 유지된다.

정전류원(428) 및 N채널 트랜지스터(429)는 N채널 트랜지스터(424)의 게이트와 커패시터 C41 사이의 접속점과 접지 도전체 사이에 제공된다. 여기에서, N채널 트랜지스터(429)의 게이트는 릴리스 클럭 PGp를 수신한다. 그리고, 피크 홀드 회로(420)에서, 어택 동작과 병행하여, 릴리스 클럭 PGp가 H 레벨로 되는 타이밍에 응답하여 정전류원(428)을 커패시터 C41에 접속시키도록 N채널 트랜지스터(429)가 ON되어, 커패시터 C41 상의 축적된 전하(양전하)가 방전됨으로써 커패시터 C41 상의 전압 VC41이 기준 레벨 VREF를 향해 하강하는 릴리스 동작이 수행된다.

이하, 피크 홀드 회로(430)에 대해 설명한다. 차동 증폭기(431)는 그 소스가 서로 접속되어 차동 트랜지스터 쌍이 형성되는 P채널 트랜지스터(433, 434); 차동 트랜지스터 쌍의 공통 소스와 전원 +VB 사이에 제공되는 정전류원(432); 및 P채널 트랜지스터(433 또는 434)의 드레인과 접지 도전체 사이에 각각 제공되는 N채널 트랜지스터(435, 436)를 포함한다. 여기에서, N채널 트랜지스터(435, 436)의 게이트는 N채널 트랜지스터(436)의 드레인과 P채널 트랜지스터(434)의 드레인 사이의 접속점에 접속된다.

차동 트랜지스터 쌍에서, 입력 증폭부(410)의 출력 신호 VIpa는 P채널 트랜지스터(433)의 게이트에 공급된다. 그리고, P채널 트랜지스터(434)의 게이트는 피크 홀드 커패시터 C42의 하나의 전극에 접속된다. 또한, 커패시터 C42의 다른 전극은 기준 레벨 VREF에 고정된다. 커패시터 C42는 커패시터 C41과 동일한 커패시턴스를 갖는다. 그리고, 차동 증폭기(431)에서, 입력 증폭부(410)의 출력 신호 VIpa가 P채널 트랜지스터(434)의 게이트에 접속된 커패시터 C42의 전극 상의 전압 VC42 미만인 때, P채널 트랜지스터(433)는 ON되고 P채널 트랜지스터(434)는 OFF된다. 반대로, 입력 증폭부(410)의 출력 신호 VIpa가 전압 VC42보다 높을 때, P채널 트랜지스터(433)는 OFF되고 P채널 트랜지스터(434)는 ON된다.

N채널 트랜지스터(437)에서, 소스는 접지되고, 게이트는 P채널 트랜지스터(433)의 드레인에 접속된고, 드레인은 P채널 트랜지스터(434)의 게이트와 커패시터 C42 사이의 접속점에 접속된다. 그리고, 피크 홀드 회로(430)에서, 입력 증폭부(410)의 출력 신호 VIpa의 전압이 커패시터 C42 상의 전압 VC42 미만이어서 P채널 트랜지스터(433)가 ON인 때에, N채널 트랜지스터(437)가 ON이므로 커패시터 C42 상의 전압 VC42가 입력 증폭부(410)의 출력 신호 VIpa의 전압값을 향해 감소되는 어택 동작이 수행된다. 어택 동작의 결과로서, 입력 증폭부(410)의 출력 신호 VIpa의 음의 피크 전압이 커패시터 C42에 유지된다.

정전류원(438) 및 P채널 트랜지스터(439)는 P채널 트랜지스터(434)의 게이트와 커패시터 C42 사이의 접속점과 전원 +VB 사이에 제공된다. 여기에서, P채널 트랜지스터(439)의 게이트는 주기적인 릴리스 클럭 PGn을 수신한다. 이러한 릴리스 클럭 PGp 및 릴리스 클럭 PGn은 클럭 생성 회로(도시 생략)에 의해 생성된 주기적인 릴리스 클럭 PG에 기초하여 생성된다. 보다 구체적으로, 본 실시예에서는, 인버터(461)가 릴리스 클럭 PGn을 생성하기 위해 릴리스 클럭 PG의 레벨을 반전시킨다. 그리고, 인버터(462)는 릴리스 클럭 PGp를 생성하기 위해 릴리스 클럭 PGn의 레벨을 반전시킨다. 그리고, 피크 홀드 회로(430)에서, 어택 동작에 병행하여, 릴리스 클럭 PGn이 L 레벨로 되는 것에 응답하여, 정전류원(438)을 커패시터 C42에 접속시키기 위해 P채널 트랜지스터(439)가 ON되어, 커패시터 C42 상의 축적된 전하(음전하)가 방전되어 커패시터 C42 상의 전압 VC42가 기준 레벨 VREF를 향해 상승하는 릴리스 동작이 수행된다.

도 10은 여기에서 설명한 어택 동작 및 릴리스 동작의 상황을 도시하는 파형 차트이다. 도 10에 도시한 바와 같이, 입력 증폭부(410)의 출력 신호 VIpa가 상승하여 양의 피크에 도달하는 경로에서, 커패시터 C41 상의 전압 VC41이 신호 VIpa를 따르게 되는 어택 동작이 수행된다. 반대로, 입력 증폭부(410)의 출력 신호 VIpa가 하강하여 음의 피크에 도달하는 경로에서, 커패시터 C42 상의 전압 VC42가 신호 VIpa를 따르게 되는 어택 동작이 수행된다. 그리고, 입력 증폭부(410)의 출력 신호 VIpa가 양의 피크에 도달한 후에, 출력 신호 VIpa가 하강하는 경로에서, 커패시터 C41의 커패시턴스, 릴리스 클럭 PGp의 펄스폭 및 주파수 및 정전류원(428)으로부터의 전류에 의해 결정되는 시상수에 따라 커패시터 C41의 전압 VC41이 기준 레벨 VREF를 향해 하강하는 릴리스 동작이 수행된다. 또한, 입력 증폭부(410)의 출력 신호 VIpa가 음의 피크에 도달한 후에, 출력 신호 VIpa가 상승하는 경로에서, 커패시터 C42의 커패시턴스, 릴리스 클럭 PGn의 주파수 및 펄스폭 및 정전류원(438)으로부터의 전류에 의해 결정되는 시상수에 따라 커패시터 C42 상의 전압 VC42가 기준 레벨 VREF를 향해 상승하는 릴리스 동작이 수행된다.

전압 가산(addition) 및 전송부(440)는 N채널 트랜지스터(424)의 게이트에 접속된 커패시터 C41의 전극의 전압 VC41과 P채널 트랜지스터(434)의 게이트에 접속된 커패시터 C42의 전극의 전압 VC42 사이의 차(또는, 커패시터 C41의 2개 전극 사이의 전압과 커패시터 C42의 2개 전극 사이의 전압의 합)에 대응하는 전압을 생성하여, 그 전압을 레벨 비교부(450)로 전송한다. 전압 가산 및 전송부(440)는 N채널 트랜지스터(441 내지 444) 및 커패시터 C43 및 C44를 포함한다.

N채널 트랜지스터(441)는 커패시터 C41과 N채널 트랜지스터(424) 사이의 접속점과 커패시터 C43의 일 단부 사이에 제공된다. 또한, N채널 트랜지스터(442)는 커패시터 C42와 P채널 트랜지스터(434) 사이의 접속점과 커패시터 C43의 다른 단부 사이에 제공된다. 여기에서, N채널 트랜지스터(441, 442)의 게이트는 주기적인 전송 클럭 CKp를 수신한다.

N채널 트랜지스터(443)는 커패시터 C43의 일 단부와 커패시터 C44의 일 단부 사이에 제공된다. 또한, N채널 트랜지스터(444)는 커패시터 C43의 다른 단부와 커패시터 C44의 다른 단부 사이에 제공된다. 또한, 커패시터 C44의 다른 단부는 접지된다. 여기에서, N채널 트랜지스터(443, 444)의 게이트는 주기적인 전송 클럭 CKn을 수신한다.

이러한 전송 클럭 CKn 및 전송 클럭 CKp는 클럭 생성 회로(도시 생략)에 의해 생성된 주기적인 전송 클럭 CK를 기초로 생성된다. 보다 구체적으로, 본 실시예에서, 인버터(463)는 전송 클럭 CKn을 생성하기 위해 전송 클럭 CK의 레벨을 반전시킨다. 그리고, 인버터(464)는 전송 클럭 CKp를 생성하기 위해 전송 클럭 CKn의 레벨을 반전시킨다.

전송 클럭 CKp가 H 레벨로 되고 전송 클럭 CKn이 L 레벨로 되는 때, 전압 가산 및 전송부(440)에서, N채널 트랜지스터(441, 442)는 ON되고 N채널 트랜지스터(443, 444)는 OFF된다. 따라서, 커패시터 C41, C42 및 C43은 폐루프를 형성한다. 그 결과, 커패시터 C43 상의 전압은 커패시터 C41의 2개 전극 사이의 전압 VC41-VREF와 폐루프의 형성 전에 취득된 커패시터 C42의 2개 전극 사이의 전압 VREF-VC42를 가산함으로써 취득되는 VC41-VREF+VREF-VC42=VC41-VC42에 대응하는 값, 즉, 입력 아날로그 신호 VIp의 양의 피크와 음의 피크 사이의 피크-투-피크 전압에 대응하는 값이 된다.

그리고, 전송 클럭 CKp가 L 레벨로 되고 전송 클럭 CKn이 H 레벨로 되는 때, 전압 가산 및 전송부(440)에서, N채널 트랜지스터(441, 442)는 OFF되고 N채널 트랜지스터(443, 444)는 ON된다. 따라서, 커패시터 C43 상의 전압이 커패시터 C44에 전송된다. 이와 같이, 입력 아날로그 신호 VIp의 양의 피크와 음의 피크 사이의 피크-투-피크 전압에 대응하고 접지 레벨을 기준으로 측정되는 전압이 커패시터 C44 상에 생성된다.

도 11은 릴리스 클럭 PGp 및 PGn과 전송 클럭 CKp 및 CKn의 파형을 도시하는 도면이다. 도면에 도시한 바와 같이, 릴리스 클럭 PGp 및 PGn과 전송 클럭 CKp 및 CKn은 동일한 주파수를 갖는다. 전송 클럭 CKp가 L 레벨에 있어서 N채널 트랜지스터(441, 442)가 OFF인 각 기간 동안, 릴리스 클럭 PGp 및 PGn은 각각 H 레벨 및 L 레벨이 되어 P채널 트랜지스터(429) 및 N채널 트랜지스터(439)는 ON 상태로 된다.

레벨 비교부(450)는 비교기(451) 및 스위치(452)를 갖는다. 여기에서, 스위치(452)는 음소거 전압 Vmute를 생성하기 위한 전원과 감쇠 명령 펄스 생성부(320)의 커패시터 C30 사이에 제공된다. 비교기(451)는 전압 가산 및 전송부(440)의 커패시터 C44 상의 전압과 소정의 임계 전압 Vsi1을 비교한다. 그리고, 커패시터 C44 상의 전압이 임계 전압 Vsi1 아래로 되는 때, 스위치(452)가 ON되어 음소거 전압 Vmute가 커패시터 C30에 공급된다. 여기에서, 임계 전압 Vsi1의 전압값은 입력 신호가 존재하지 않는 것으로 간주되는 입력 아날로그 신호 VIp에 대한 레벨 범위의 상한을 기초로 결정된다.

본 실시예에 따르면, 입력 아날로그 신호 VIp의 피크-투-피크 전압이 입력 신호가 존재하지 않는 것으로 간주되는 범위 내에 드는 때에, 음소거 전압 Vmute가 감쇠 명령 펄스 생성부(320)의 커패시터 C30에 공급된다. 따라서, 스위치로서의 역할을 하는 감쇠기(160)는 지속적으로 ON되어, 어떠한 신호도 오차 적분기(110)에 입력되지 않는다. 본 실시예에 따르면, 어떠한 입력 신호도 선행 스테이지로부터 공급되지 않는 신호 부존재 상태에서, D급 증폭기의 이득은 자동적으로 최소로 내려간다. 이러한 동작은 선행 스테이지에 의해 유발된 잡음이 불쾌한 음향을 발생시키고 그 음향이 스피커로부터 출력되는 상황을 방지한다. 또한, 본 실시예에 따르면, 입력 아날로그 신호 VIp의 양의 피크와 음의 피크 사이의 피크-투-피크 전압이 검출되어, 피크-투-피크 전압에 기초하여, 입력 아날로그 신호 VIp가 입력 신호가 존재하지 않는 것으로 간주되는 범위 내에 드는지 여부가 판정된다. 따라서, 입력 아날로그 신호 VIp가 기준 레벨 VREF에서의 드리프트(drift)에 의해 받는 영향 없이, 입력 아날로그 신호 VIp의 진폭을 나타내는 정보가 정확하게 획득될 수 있다. 또한, 적절한 음소거 제어가 수행될 수 있다.

본 실시예에서, D급 증폭기는, 도 9에 도시한 신호 부존재 검출부(400)가 제1 실시예 또는 제2 실시예에 따른 D급 증폭기의 음소거 제어부(330)에 부가되는 구성을 갖는다. 그러나, D급 증폭기는, 제1 실시예 또는 제2 실시예에 따른 D급 증폭기에서 도 9에 도시한 신호 부존재 검출부(400)가 추가되고 감쇠 제어부(300)가 생략되는 구성을 가질 수도 있다. 이러한 구성에서, 도 12에 도시한 바와 같이, 비교기(451)의 출력 신호가 감쇠기(160)에 직접 공급되어, 감쇠 명령 펄스 SW가 감쇠기(160)를 ON시킨다. 이러한 변형에서, 입력 아날로그 신호 VIp의 피크-투-피크 전압은 없는 신호로 간주되는 충분히 작은 값으로 설정되므로, 감쇠기(160)의 ON 상태로부터 OFF 상태로 스위칭하는 시간, 또는 감쇠기(160)의 반대 순서로 스위칭하는 시간에서의 파열음과 같은 문제점이 발생할 수 없다.

이러한 변형에서, 감쇠 제어부(300)는 D급 증폭기에서 생략된다. 따라서, 감쇠 제어부(300)의 커패시터를 충전 및 방전시키기 위한 어택 시간 및 릴리스 시간을 설정할 필요가 없으므로 음소거가 보다 신속하게 달성될 수 있다.

<다른 실시예>

지금까지 본 발명의 실시예들을 설명하였다. 그러나, 본 발명은 이하와 같이 다양한 종류의 다른 실시예들로 구현될 수도 있다.

(1) 제2 실시예에서, 오차 적분기(110)에 의해 출력된 적분값 신호 VDp 및 VDn의 레벨이 제한되어, 출력 디지털 신호 VOp 및 VOn의 전력값이 제한되었다. 대신에, 펄스폭 변조 회로(130)로부터 전치 구동기(140)로 공급되는 펄스 VOp' 및 VOn'의 펄스폭이 제한될 수 있어, 출력 디지털 신호 VOp 및 VOn의 전력값이 제한될 수 있다. 이 경우에서도, 펄스 VOp' 및 VOn'의 펄스폭이 제한될 때, 적분값 신호 VDp 또는 VDn이 클램핑되는 경우와 유사하게 부하 구동 파형에 왜곡이 발생한다. 따라서, 부하 구동 파형의 왜곡량에 대응하는 레벨차가 오차 적분기(110)의 입력 레벨 V1과 입력 레벨 V2 사이에 발생한다. 따라서, 제2 실시예에서와 유사한 출력 제한 명령 생성 유닛(310A)이 출력 디지털 신호 VOp 및 VOn의 전력값을 제한하기 위해 출력 제한 명령 신호 Cdet를 생성한다.

(2) 제1 및 제2 실시예에서, 적분기로서의 역할을 하는 커패시터 C30 상의 전압 VC1은 음소거 명령의 생성에 응답하여 증가되었으며, 전압 VC1이 음소거 릴리스 명령의 생성에 응답하여 감소되었다. 그러나, 전압 VC1을 제어하는 다른 모드가 채용될 수 있다. 예를 들어, D급 증폭기의 전력-ON의 시간에, 커패시터 C30 상의 전압 VC1은 삼각파 신호 TRp 및 TRn의 상부 피크와 하부 피크 사이의 중앙 또는 더 높은 전압으로 설정될 수 있다. 그리고, 최대 펄스폭을 갖는 감쇠 명령 펄스 SW(즉, 신호는 지속적으로 H 레벨로 유지됨)가 생성될 수 있다. 그 후에, 소정의 시간이 경과한 때, 전압 VC1은 서서히 0V로 감소될 수 있다. 이러한 모드는 D급 증폭기의 전력-ON의 시간에 파열음의 발생을 방지한다.

(3) 상술한 실시예들은, 본 발명이 차동 구성을 갖는 균형 타입의 D급 증폭기에 적용되는 경우에 대해 설명되었다. 그러나, 명확하게, 본 발명은 차동 구성을 갖지 않는 비균형 타입의 D급 증폭기에 유사하게 적용될 수 있다.

여기에서, 상술한 실시예들의 상세사항을 아래와 같이 요약한다. 부하를 구동하기 위하여 입력 신호로부터 디지털 신호를 생성하는 D급 증폭기는 디지털 신호가 제한 범위 외부에 있는지를 검출하고 출력 제한 명령 신호를 출력하는 출력 제한 명령 생성부; 출력 제한 명령 신호를 적분하기 위한 적분기를 포함하고 적분기에서 적분된 값에 대응하는 펄스폭을 갖는 주기적인 감쇠 명령 펄스를 출력하는 감쇠 명령 펄스 생성부; 입력 신호에 대한 입력 경로에 제공되어 감쇠 명령 펄스에 기초하여 입력 신호를 감쇠시키는 감쇠부; 및 출력 제한 명령 신호에 관계없이 적분기에서 적분된 값을 제어하여 입력 신호에 가해진 감쇠부의 감쇠량을 제어하는 음소거 제어부를 포함한다.

여기에서, "디지털 신호가 제한 범위 외에 있다"라는 표현은 예를 들어, 클리핑된 상태 또는 디지털 신호가 소정의 전력 상한을 초과하는 상태에 대응한다. 본 발명에서, 출력 제한 명령 생성부는, "디지털 신호가 제한 범위의 외부에 있다"라고 하는 상황을 검출하여 출력 제한 명령 신호를 출력한다. 그리고, 적분기는 출력 제한 명령 신호를 적분한다. 그 후에, 감쇠 명령 펄스 생성부는 적분기에서 적분된 값에 대응하는 펄스폭을 갖는 주기적인 감쇠 명령 펄스를 출력함으로써 감쇠부를 제어하여 입력 신호를 단속적으로 감쇠시킨다. 따라서, 예를 들어, 디지털 신호가 클리핑된 상태 또는 디지털 신호가 소정의 전력 상한을 초과하는 상태로 되는 때에, 입력 신호를 감쇠시키기 위한 감쇠 명령 펄스의 펄스폭을 확장하거나 넓히기 위하여 네거티브 피드백 제어가 수행된다. 그 결과, 네거티브 피드백 제어는, 디지털 신호가 클리핑된 상태로 되는 것을 방지한다. 대안적으로, 디지털 신호의 전력은 전력 상한 내에 제한된다. 한편, 음소거 제어부는 출력 제한 명령 신호에 관계없이 적분기에서 적분된 값을 제어한다. 이는 감쇠 명령 펄스 생성부로부터 출력된 감쇠 명령 펄스의 펄스폭의 제어를 가능하게 하여 음소거가 달성된다. 따라서, 본 발명에 따르면, D급 증폭기에서 클리핑된 상태 등을 방지하기 위해 제공되는 적분기, 감쇠 명령 펄스 생성부 및 감쇠부가 음소거 제어를 위해 이용된다. 따라서, 음소거 기능이 회로 사이즈 및 제어 복잡도를 증가시키지 않고도 구현된다.

본 발명이 특정의 바람직한 실시예들에 대하여 예시 및 설명되었지만, 다양한 변경 및 변형이 본 발명의 교시를 기초로 이루어질 수 있음은 본 기술 분야의 당업자에게 명백하다. 이러한 변경 및 변형이 첨부된 청구항에 의해 규정되는 본 발명의 사상, 범위 및 의도 내에 든다는 것은 명백하다.

본 출원은 참조로서 그 내용이 본 명세서에 통합된, 2009년 9월 15일자로 출원된 일본 특허 출원 제2009-213806호에 기초한다.

110: 오차 적분기
130: 펄스폭 변조 회로
131: 삼각파 생성기
140: 전치 구동기
160: 감쇠기
200: 필터 및 부하
300: 감쇠 제어부
330: 음소거 제어부

Claims (6)

1. 입력 신호로부터 부하를 구동하기 위한 디지털 신호를 생성하기 위한 D급 증폭기로서,
   상기 디지털 신호가 제한 범위 외에 있다는 것을 검출하고 출력 제한 명령 신호를 출력하는 출력 제한 명령 생성부;
   상기 출력 제한 명령 신호를 적분하기 위한 적분기를 포함하고 상기 적분기에서 적분된 값에 대응하는 펄스폭을 갖는 주기적인 감쇠 명령 펄스를 출력하는 감쇠 명령 펄스 생성부;
   상기 입력 신호에 대한 입력 경로에 제공되어, 상기 감쇠 명령 펄스에 기초하여 상기 입력 신호를 감쇠시키는 감쇠부; 및
   상기 출력 제한 명령 신호에 관계없이 상기 적분기에서 적분된 값을 제어하여 상기 입력 신호에 가해진 상기 감쇠부의 감쇠량을 제어하는 음소거 제어부
   를 포함하는, D급 증폭기.
2. 제1항에 있어서,
   음소거 명령이 상기 음소거 제어부에 입력되는 경우, 상기 음소거 제어부는 상기 적분기에서 적분된 값을 서서히 증가시키는, D급 증폭기.
3. 제2항에 있어서,
   상기 음소거 명령이 상기 음소거 제어부에 입력된 후에 음소거 릴리스 명령이 상기 음소거 제어부에 입력되는 경우, 상기 음소거 제어부는 상기 적분기에서 적분된 값을 서서히 감소시키는, D급 증폭기.
4. 제1항에 있어서,
   상기 음소거 제어부는 신호 부존재 검출부를 포함하고,
   상기 입력 신호의 진폭이 미리 결정된 레벨 이하인 경우, 상기 신호 부존재 검출부는 상기 적분기에서 적분된 값을 증가시키는, D급 증폭기.
5. 제1항에 있어서,
   상기 음소거 제어부는 신호 부존재 검출부를 포함하고,
   상기 입력 신호의 진폭이 미리 결정된 레벨 이하인 경우, 상기 신호 부존재 검출부는 상기 입력 신호에 가해진 상기 감쇠부의 감쇠량을 제어하기 위한 명령 신호를 상기 감쇠부에 출력하는, D급 증폭기.
6. 삭제

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