JP2010056926A - D/a変換回路およびデジタル入力型d級増幅器 - Google Patents
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Abstract
【解決手段】 ディザ信号発生部505は、交流信号であるディザ信号DITHERとこのディザ信号を反転した反転ディザ信号DITHER_Nを出力する。DEMデコーダ502は、ディザ信号DITHERの成分を含む入力デジタル信号を処理対象とし、処理対象である入力デジタル信号に応じた“1”または“0”の密度を有する複数系列の時系列デジタル信号を出力する。アナログ加算部503は、複数系列の時系列デジタル信号と反転ディザ信号DITHER_Nとをアナログ信号に各々変換して加算し、加算結果であるアナログ信号を出力する。
【選択図】図1
Description
<第1実施形態>
図1は、この発明の第1実施形態であるD/A変換回路を含むオーディオ回路の構成例を示すブロック図である。このオーディオ回路は、ΔΣ変調部501と、DEMデコーダ502と、アナログ加算部503と、アナログ信号処理部504と、ディザ信号発生部505とを有する。ここで、DEMデコーダ502と、アナログ加算部503と、ディザ信号発生部505が本実施形態によるD/A変換回路の主要な構成要素である。
図5はこの発明の第2実施形態であるD/A変換回路を含むオーディオ回路の構成例を示すブロック図である。このオーディオ回路は、上記第1実施形態と同様なΔΣ変調部501と、DEMデコーダ10と、アナログ加算部513Pおよび513Nと、差動入力型のアナログ信号処理部514と、上記第1実施形態と同様なディザ信号発生部505とを有する。ここで、DEMデコーダ10と、アナログ加算部513Pおよび513Nと、ディザ信号発生部505が本実施形態によるD/A変換回路の主要な構成要素である。
a.図6に示すように、入力デジタル信号Dinのサンプルが与えられるサンプリング周期を含む前後Jサンプリング周期に発生する時系列デジタル信号DP(k)(k=0〜M−1)の全ビット(M×L×Jビット)のうちの“1”の密度および同様の期間の時系列デジタル信号DN(k)(k=0〜M−1)の全ビット(M×L×Jビット)のうちの“0”の密度は、各々入力デジタル信号Dinのサンプル値に比例した密度となる。
b.任意のサンプリング周期において、時系列デジタル信号DP(k)(k=0〜M−1)のビット毎の“1”または“0”の出現密度はビット間で均一となり、時系列デジタル信号DN(k)(k=0〜M−1)のビット毎の“1”または“0”の出現密度もビット間で均一となる。
図7はこの発明の第3実施形態であるD/A変換回路を含むデジタル入力型D級増幅器の構成を示す回路図である。本実施形態および後述する第4〜第8実施形態は、上記第2実施形態によるD/A変換回路をデジタル入力型D級増幅器に適用したものである。なお、第3〜第4実施形態によるデジタル入力型D級増幅器は、上記第2実施形態におけるΔΣ変調部501、ディザ信号発生部505に相当する回路を含んでいるが、それらの図示は省略されている。
以上が本実施形態によるデジタル入力型D級増幅器の詳細である。
また、本実施形態によれば、DEMデコーダ10に対する入力デジタル信号Dinに含まれていたディザ信号DITHERの成分が誤差積分器30に入力される前に除去される。従って、負荷100の駆動波形にディザ信号DITHERの成分が現れるのを防止することができる。
上記第3実施形態では、DEMデコーダ10から出力される複数系列の時系列デジタル信号の各々に応じた電流を誤差積分器30の入力端子に各々出力する電圧電流変換部21(k)(k=0〜M−1)、22(k)(k=0〜M−1)、701および702を設け、DEMデコーダ10と誤差積分器30との間に電流加算型D/A変換器を構成した。しかし、このような電流加算型D/A変換器を構成する代わりに、電圧加算型D/A変換器をDEMデコーダ10と誤差積分器30との間に構成してもよい。
本実施形態においても、上記第3実施形態と同様な効果が得られる。
図9に示す例では、図8における電圧加算回路110および120が電圧加算回路110Aおよび120Aに置き換えられている。ここで、電圧加算回路110Aは、電圧加算回路110における抵抗112(k)(k=0〜M−1)および抵抗704を定電流源116(k)(k=0〜M−1)および定電流源707に置き換えたものであり、電圧加算回路120Aは、電圧加算回路120における抵抗122(k)(k=0〜M−1)および抵抗706を定電流源126(k)(k=0〜M−1)および定電流源708に置き換えたものである。この例においても、上記第4実施形態と同様な効果が得られる。
図10に示す例は、DEMデコーダ10と誤差積分器30との間に構成する電圧加算型D/A変換器をより簡素化したものである。この例では、上記第3実施形態(図7)における電圧電流変換部21(k)(k=0〜M−1)および電圧電流変換部701の出力端子が抵抗131の一端に共通接続され、この抵抗131の他端が差動増幅器31の正相入力端子に接続されている。また、上記第3実施形態(図7)における電圧電流変換部22(k)(k=0〜M−1)および電圧電流変換部702の出力端子が抵抗141の一端に共通接続され、この抵抗141の他端が差動増幅器31の逆相入力端子に接続されている。また、この例では、電源電圧をVDDとした場合に、差動増幅器31の正相入力端子および逆相入力端子の仮想接地レベルをVDD/2としている。
図11に示す例は、図10における抵抗131および141をスイッチドキャパシタ回路150および160に各々置き換えたものである。スイッチドキャパシタ回路150は、スイッチ151〜154と、キャパシタ155とを有する。スイッチドキャパシタ回路150の入力端子(電圧電流変換部21(k)(k=0〜M−1)側の端子)と出力端子(差動増幅器31側の端子)との間には、スイッチ151、キャパシタ155およびスイッチ154が順次介挿されている。そして、スイッチ151およびキャパシタ155の一方の電極との接続点と基準レベルVrefを発生する電源との間にはスイッチ152が介挿され、スイッチ154およびキャパシタ155の他方の電極との接続点と基準レベルVrefを発生する電源との間にはスイッチ153が介挿されている。スイッチドキャパシタ回路160も、スイッチドキャパシタ回路150と同様な構成であり、スイッチ161〜164と、キャパシタ165とにより構成されている。
図13は、図7におけるDEMデコーダ10と誤差積分器30との間に電圧電流変換部に代えて容量加算型D/A変換器を構成した例を示すものである。この例において、DEMデコーダ10と誤差積分器30との間には、スイッチドキャパシタ回路170(k)(k=0〜M−1)と、スイッチドキャパシタ回路180(k)(k=0〜M−1)が介挿されている。スイッチドキャパシタ回路170(k)(k=0〜M−1)には、DEMデコーダ10から時系列デジタル信号DP(k)(k=0〜M−1)が各々与えられ、スイッチドキャパシタ回路180(k)(k=0〜M−1)には、DEMデコーダ10から時系列デジタル信号DN(k)(k=0〜M−1)が各々与えられる。スイッチドキャパシタ回路170(k)(k=0〜M−1)は、各々の出力端子が差動増幅器31の正相入力端子に共通接続されている。また、スイッチドキャパシタ回路180(k)(k=0〜M−1)は、各々の出力端子が差動増幅器31の逆相入力端子に共通接続されている。
従って、この例においても、上記第7実施形態と同様な効果が得られる。
以上、この発明の各実施形態を説明したが、この発明には、他にも各種の実施形態が考えられる。例えば次の通りである。
Claims (7)
- 交流信号であるディザ信号と前記ディザ信号を反転した反転ディザ信号を出力するディザ信号発生手段と、
前記ディザ信号の成分を含む入力デジタル信号を処理対象とし、処理対象である入力デジタル信号に応じた“1”または“0”の密度を有する複数系列の時系列デジタル信号を出力するデコーダと、
前記複数系列の時系列デジタル信号と前記反転ディザ信号とをアナログ信号に各々変換して加算し、D/A変換結果であるアナログ信号として出力するアナログ加算手段と
を具備することを特徴とするD/A変換回路。 - 交流信号であるディザ信号と前記ディザ信号を反転した反転ディザ信号を出力するディザ信号発生手段と、
前記ディザ信号の成分を含む入力デジタル信号を処理対象とし、処理対象である入力デジタル信号に応じた“1”または“0”の密度を有する複数系列の正相の時系列デジタル信号と前記複数系列の正相の時系列デジタル信号と平衡した複数系列の逆相の時系列デジタル信号とを出力するデコーダと、
前記複数系列の正相の時系列デジタル信号と前記反転ディザ信号とをアナログ信号に各々変換して加算し、D/A変換結果である正相のアナログ信号として差動入力型のアナログ信号処理部に出力するとともに、前記複数系列の逆相の時系列デジタル信号と前記ディザ信号とをアナログ信号に各々変換して加算し、D/A変換結果である逆相のアナログ信号として前記差動入力型のアナログ信号処理部に出力するアナログ加算手段と
を具備することを特徴とするD/A変換回路。 - 前記アナログ加算手段は、複数の入力信号の各々に応じた電流を各々出力する複数の電圧電流変換部を有し、前記複数の電圧電流変換部の出力電流を加算して出力することを特徴とする請求項1または2に記載のD/A変換回路。
- 前記アナログ加算手段は、複数の入力信号の各々に応じた電圧を加算し、加算結果に応じた電流を出力することを特徴とする請求項1または2に記載のD/A変換回路。
- 前記アナログ加算手段は、複数の入力信号の各々に応じた電荷を発生する複数のスイッチドキャパシタ回路を有し、前記複数のスイッチドキャパシタ回路を介して出力される電流の和を出力することを特徴とする請求項1または2に記載のD/A変換回路。
- 前記デコーダは、ダイナミックエレメントマッチングデコーダであることを特徴とする請求項1〜5のいずれか1の請求項に記載のD/A変換回路。
- 請求項1〜6のいずれか1の請求項に記載のD/A変換回路と、
前記D/A変換回路の出力信号と負荷に与えられる駆動波形との誤差を積分する誤差積分器と、
前記誤差積分器の積分結果によりパルス幅変調またはパルス密度変調されたパルスを発生する変調回路とを具備し、
前記変調回路によって発生されるパルスに基づき前記負荷を駆動することを特徴とするデジタル入力型D級増幅器。
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